TW201824045A - 對電源-接地胞元群組進行分割的方法 - Google Patents
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Abstract
公開一種對電源-接地（PG）胞元群組進行分割的分割方法。所述方法包括：通過從電源-接地胞元群組中選擇至少一個邊界內電源-接地胞元來形成第一分割組；將電源-接地胞元群組中的至少一個邊界外電源-接地胞元添加到第一分割組中；通過選擇電源-接地胞元群組中的剩餘的邊界內電源-接地胞元及剩餘的邊界外電源-接地胞元來形成第二分割組；計算第一分割組中邊界內電源-接地胞元的總面積；計算第一分割組中邊界外電源-接地胞元的總面積；計算第二分割組中邊界內電源-接地胞元的總面積；計算第二分割組中邊界外電源-接地胞元的總面積；及計算第一分割組中邊界內電源-接地胞元的總面積與所述第一分割組中邊界外電源-接地胞元的總面積之間的差。
Description
本發明實施例涉及異質電源-接地結構胞元的區塊級設計方法。
隨著移動裝置、物聯網（internet of things）（“IoT”）及系統晶片（system on a chip）（“SoC”）的迅速發展，對低功率矽晶片的需求已顯著增加。物聯網是對實體裝置、車輛（也稱為“連接裝置（connected device）”及“智慧裝置（smart device）”）、建築及其他物品的網路互聯（internetworking），所述實體裝置、車輛、建築及其他物品嵌有能夠使其收集及交換資訊的電子設備、軟體、感測器、執行器（actuator）及網路連接（network connectivity）。系統晶片是將電腦或其他電子系統的所有元件集成到單一晶片中的積體電路（integrated circuit）（“IC”）。系統晶片可含有全部位於單一晶片襯底上的數位功能（digital function）、模擬功能（analog function）、混合信號功能（mixed-signal function）、及射頻功能（radio frequency function）。系統晶片因其低功耗特性而被廣泛實作於移動電子設備中及物聯網中。
積體電路製造工藝的進步已使得系統晶片設計具有不斷增加的複雜度及功能，所述不斷增加的複雜度及功能會消耗更多的電力。為延長電池壽命、降低總系統成本及提高市場競爭力，移動裝置及物聯網裝置需要低功率晶片設計。
對低功率晶片設計的此種需求要求設計工具以單一標準格式來交流低功率設計參數以實現低功率設計效率。在低功率設計參數的功率域中，電源-接地（power-ground）（“PG”）網及連接（connectivity）是晶片效率的決定因素。如本文中所論述，將具有電源-接地條的胞元稱作電源-接地胞元（PG cell）。
本發明實施例提供一種對電源-接地（PG）胞元群組進行分割的方法，所述方法包括：通過從所述電源-接地胞元群組中選擇至少一個邊界內電源-接地胞元來形成第一分割組；將所述電源-接地胞元群組中的至少一個邊界外電源-接地胞元添加到所述第一分割組中；以及通過選擇所述電源-接地胞元群組中的剩餘的邊界內電源-接地胞元及剩餘的邊界外電源-接地胞元來形成第二分割組。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1說明根據一些實施例的兩個邊界外電源-接地胞元及一個邊界內電源-接地胞元的佈局1000。根據一些實施例，佈局1000包括第一邊界外電源-接地胞元100，第一邊界外電源-接地胞元100具有對胞元100提供第一電源準位VDD的第一電源條101及對胞元100提供第二電源準位VSS的第二電源條102。第一邊界外電源-接地胞元100位於襯底400的頂部上，電源條101對準電源軌條402且電源條102對準電源軌條403以實現恰當的電源配置。根據一些實施例，佈局設計1000更包括第二邊界外電源-接地胞元200，第二邊界外電源-接地胞元200的高度為胞元100的高度的近似兩倍。第二邊界外電源-接地胞元200包括對胞元200提供第二電源準位VSS的第一電源條201、對胞元200提供第一電源準位VDD的第二電源條202、及提供第二電源準位VSS的第三電源條203。第二邊界外電源-接地胞元200也位於襯底400的頂部上，且電源條201、202及203對準對應電源軌條401、402及403以實現恰當的電源配置。佈局設計1000還包括邊界內電源-接地胞元300，邊界內電源-接地胞元300包括VDD電源條301及VSS電源條302，VDD電源條301與VSS電源條302分別對準對應電源軌條402及403以實現電力管理。
胞元100為“邊界外電源-接地胞元”是因為如圖1中所示VDD電源條101及VSS電源條102不被包圍在胞元100的胞元邊界150內。相似地，胞元200為“邊界外電源-接地胞元”是因為VSS電源條201及VSS電源條203不被包圍在胞元邊界250內。相比之下，胞元300為“邊界內電源-接地胞元”是因為VDD電源條301與VSS電源條302均被包圍在胞元300的胞元邊界350內。如圖1中所示，胞元100的VDD電源條101與胞元300的VDD電源條301均對準電源軌條402；相似地，胞元100的VSS電源條102與胞元300的VSS電源條302均對準電源軌條403。由於胞元100為邊界外電源-接地胞元且胞元300為邊界內電源-接地胞元這一事實，胞元300的高度大於胞元100的高度。根據一些實施例，邊界內電源-接地胞元具有比對應邊界外電源-接地胞元大的高度。出於此原因，傳統設計方法無法在同一設計區塊中處理邊界內電源-接地胞元與邊界外電源-接地胞元二者，以下將結合圖2對此進行進一步論述。根據一些實施例，邊界外電源-接地胞元與邊界內電源-接地胞元二者均實作於同一設計區塊中，從而會減小胞元在襯底上所需的面積。
圖2是根據一些實施例的系統設計層次結構的方塊圖。根據一些實施例，系統設計層次結構2000包括系統2101，系統2101還包括多個電路2201、2202、2203等。每一電路還包括多個區塊2301、2302、2303等。根據一些實施例，所述多個區塊中的一或多者包括邊界內電源-接地胞元結構與邊界外電源-接地胞元結構二者會優化總功率效率及性能。另外，包括邊界內電源-接地胞元結構與邊界外電源-接地胞元結構二者的區塊會使晶片面積最小化。
圖3是說明根據一些實施例的異質電源-接地胞元結構的設計方法的方塊圖。根據一些實施例，設計系統3000包括用於處理邊界內電源-接地胞元的邊界內電源-接地胞元工具套件（in-boundary PG cell tool kit）（“IBPG工具套件（IBPG Kit）”）3101、邊界外電源-接地胞元工具套件（out-boundary PG cell tool kit）（“OBPG工具套件（OBPG Kit）”）3102、及設計工具套件3103。根據一些實施例，設計系統為電子設計自動化（Electronic Design Automation）（“EDA”）工具。根據一些實施例，電子設計自動化工具是由鏗騰電子設計自動化軟體（Cadence EDA software）提供。根據一些實施例，設計系統3000亦包括應用程式設計介面（application programming interface）（“API”）3200及幾何形狀設計系統（geometry design system）（“GDS”）3300。根據一些實施例，應用程式設計介面3200包括以下所將進一步詳細闡述的平面圖單元3201、放置單元3202、時鐘樹合成（clock tree synthesis）（“CTS”）單元3203、佈線單元3204、佈線後單元3205、及基於異質電源-接地結構的應用程式設計介面單元3400。
根據一些實施例，邊界內電源-接地工具套件3101、邊界外電源-接地工具套件3102、及設計工具套件3103將設計參數作為輸入提供至應用程式設計介面3200。在接收到此輸入資料時，平面圖單元3201將所接收電路區塊分組成或分割成功能模組。接下來，放置單元3202根據設計規則將模組放置於佈局中。接下來，時鐘樹合成單元3203合成時鐘樹以實現恰當的時序（timing）及時鐘（clocking）。在恰當地排列時序及時鐘之後，佈線單元3204適宜地排列電路佈線。最終，佈線後單元3205進行佈線後處理以實現時序優化。當佈線後處理完成時，檔被以GDS格式保存以供進一步處理。
根據另一實施例，單元3201至3205是基於異質電源-接地結構，此意指在設計過程期間，單一區塊能夠包括邊界內電源-接地胞元與邊界外電源-接地胞元二者以實現改善的性能及功率效率。
根據一些實施例，設計系統3000使用邊界內電源-接地工具套件3101、邊界外電源-接地工具套件3102、設計工具套件3103、應用程式設計介面3200、及幾何形狀設計系統3300以基於輸入資料來創建電路佈局。舉例來說，輸入資料包括與邊界外電源-接地胞元、邊界內電源-接地胞元、及此種邊界外電源-接地胞元和邊界內電源-接地胞元之間的關係資訊有關的資訊。通過使用邊界內電源-接地工具套件3101、邊界外電源-接地工具套件3102、設計工具套件3103、應用程式設計介面3200、及幾何形狀設計系統3300，邊界外電源-接地胞元及/或邊界內電源-接地胞元的部署得到優化以實現功率及佈線的最大化效率。根據一些實施例，接著基於已通過以上所論述的系統及方法而優化的電路佈局來製作積體電路。所製作的積體電路會因此實現功率及佈線的最大化效率。
圖4是根據一些實施例的異質電源-接地胞元結構的分割過程的示意圖。作為非限制性實例，假定在被提供到圖3中的平面圖單元3201的平面圖4100中存在200個邊界內電源-接地胞元及200個邊界外電源-接地結構。基於異質電源-接地結構的應用程式設計介面單元3400執行分割以對功率及性能進行優化且使所消耗面積最小化。根據一些實施例，設計系統3000執行以下優化：其中A(IBPG
)i
及A(OBPG
)i
分別表示邊界內電源-接地佈局設計面積及邊界外電源-接地佈局設計面積。
根據一些實施例，設計系統3000使邊界內電源-接地胞元與邊界外電源-接地胞元之間的面積差最大化。舉例來說，將平面圖4100分割成平面圖4200及4300，其中，平面圖4200包括100個邊界內電源-接地胞元及100個邊界外電源-接地胞元，且平面圖4300包括100個邊界內電源-接地胞元及100個邊界外電源-接地胞元。分割成平面圖4200+4300這一結果不會使邊界內電源-接地胞元與邊界外電源-接地胞元之間的面積差最大化。作為另一實例，將平面圖4100分割成平面圖4400及4500，其中，平面圖4400包括20個邊界內電源-接地胞元及180個邊界外電源-接地胞元，且平面圖4500包括180個邊界內電源-接地胞元及20個邊界外電源-接地胞元。分割成平面圖4400+4500這一結果會使邊界內電源-接地胞元與邊界外電源-接地胞元之間的面積差最大化。在含有100個邊界內電源-接地胞元及100個邊界外電源-接地胞元的分割組4200及分割組4300中，邊界內電源-接地胞元與邊界外電源-接地胞元之間的差為零。在分割組4400及分割組4500中，邊界內電源-接地胞元與邊界外電源-接地胞元之間的差為160。
圖5是根據一些實施例的異質電源-接地胞元結構的合法化過程的示意圖，在所述異質電源-接地胞元結構中初始平面圖5100被重新排列成合法化平面圖5200。根據一些實施例，平面圖5100包括邊界外電源-接地胞元5101、5102、5103、及邊界內電源-接地胞元5104及5105。由於邊界內電源-接地胞元與邊界外電源-接地胞元之間存在大小差異，因此邊界內電源-接地胞元與邊界外電源-接地胞元之間存在片段（fragmentation）5106及5107。根據一些實施例，基於異質電源-接地結構的應用程式設計介面單元3400中的優化過程通過使胞元片段5106及5107最小化來執行胞元合法化。根據一些實施例，舉例來說，如圖5的右側所示，將邊界外電源-接地胞元5201、5202及5203封包於一起，如圖1中所說明，邊界外電源-接地胞元5201、5202及5203的對應電源條恰當地對準襯底上的電源軌條。相似地，如圖5的右側所示，將邊界內電源-接地胞元5204及5205封包於一起，如圖1中所說明，邊界內電源-接地胞元5204及5205的對應電源條恰當地對準襯底上的電源軌條。在經重新排列的平面圖5200中，移除片段5106及5107。根據一些實施例，在重新排列電源-接地胞元時，適宜地使電源-接地胞元的位移最小化，且使所述電源-接地胞元所需的面積減小或最小化。
圖6是根據一些實施例的異質電源-接地胞元結構的優化過程的示意圖。根據一些實施例，初始平面圖6100包括邊界外電源-接地胞元6101、6102及6103，邊界外電源-接地胞元6101、6102及6103的對應電源條恰當地對準襯底的對應電源軌條。平面圖6100還包括邊界內電源-接地胞元6104及6105。根據一些實施例，為了對平面圖的時序進行優化且由於存在不具有用於將小驅動邊界外電源-接地胞元變成大驅動邊界外電源-接地胞元、將邊界外電源-接地胞元6102變成邊界內電源-接地胞元6202而不引入位移的空間這一約束條件，因此將其原始電源條恰當地對準對應電源軌條會優化所述平面圖的功率效率及時序。根據一些實施例，小驅動胞元暗示小面積胞元，且反之亦然。
圖7是根據一些實施例的遵從前端規則來對異質電源-接地胞元結構進行放置的過程的示意圖。根據一些實施例，初始平面圖7100包括邊界外電源-接地胞元7101、7102、7103、7104、7105、7108、7109、7110、7111及7112。平面圖7100還包括邊界內電源-接地胞元7106及7107。根據一些實施例，電壓胞元7102、7106及7109為標準閾值電壓胞元，電壓胞元7104及7107為低閾值電壓胞元，且其餘電壓胞元為超低閾值電壓胞元。根據一些實施例，前端規則（也稱作電壓閾值規則（voltage threshold rule）（“VT規則”））要求佔用至少三個部位的單一胞元具有最小寬度。存在針對離子植入區域的一些製造約束條件，所述製造約束條件被稱作最小植入區域約束條件（minimum implant area constraint）。根據所述約束條件，每一離子植入區域必須具有特定最小寬度。另外，為相同類型的兩個離子植入區域必須通過特定最小間距（spacing）來隔開。為了滿足前端規則，將超低閾值電壓邊界外電源-接地胞元7108向右移位而變成平面圖7200中的胞元7208，從而可插入半行填充體以滿足電壓閾值最小區域規則。將添加另外半行填充體以填充因此種移動而留下的中空空間，以下將在圖8中對此予以詳細論述。填充體為用於佔用佈局中的中空空間的虛擬區塊。根據一些實施例，將胞元的位置移位成滿足如以上所論述的電壓閾值規則可改善所得電路的功耗及時間特性。
圖8是根據一些實施例的在異質電源-接地胞元結構內進行填充體插入的過程的示意圖。根據一些實施例，如圖7中所論述，將胞元7108移位而變成平面圖7200中的胞元7208。在平面圖7300中，插入半行填充體8221、8222、8223、8224及8225以滿足如以上所論述的電壓閾值規則。
根據一些實施例，公開一種對具有至少一個邊界內電源-接地胞元及至少一個邊界外電源-接地胞元的電源-接地胞元群組進行分割的方法。所述方法包括以下步驟：通過從電源-接地胞元群組中選擇至少一個邊界內電源-接地胞元來形成第一分割組；將電源-接地胞元群組中的至少一個邊界外電源-接地胞元添加到第一分割組中；以及，通過選擇電源-接地胞元群組中的剩餘的邊界內電源-接地胞元及剩餘的邊界外電源-接地胞元來形成第二分割組。
根據一些實施例，所述方法還包括以下步驟：計算第一分割組中邊界內電源-接地胞元的總面積。
根據一些實施例，所述方法還包括以下步驟：計算第一分割組中邊界外電源-接地胞元的總面積。
根據一些實施例，所述方法還包括以下步驟：計算第二分割組中邊界內電源-接地胞元的總面積。
根據一些實施例，所述方法還包括以下步驟：計算第二分割組中邊界外電源-接地胞元的總面積。
根據一些實施例，所述方法還包括以下步驟：計算第一分割組中邊界內電源-接地胞元的總面積與所述第一分割組中邊界外電源-接地胞元的總面積之間的差。
根據一些實施例，所述方法還包括以下步驟：計算第二分割組中邊界內電源-接地胞元的總面積與所述第二分割組中邊界外電源-接地胞元的總面積之間的差。
根據一些實施例，所述方法還包括以下步驟：通過調整第一分割組中邊界內電源-接地胞元的數目及所述第一分割組中邊界外電源-接地胞元的數目來將所述第一分割組中所述邊界內電源-接地胞元的總面積與所述第一分割組中所述邊界外電源-接地胞元的總面積之間的差最大化。
根據一些實施例，所述方法還包括以下步驟：通過調整第二分割組中邊界內電源-接地胞元的數目及所述第二分割組中邊界外電源-接地胞元的數目來將所述第二分割組中所述邊界內電源-接地胞元的總面積與所述第二分割組中所述邊界外電源-接地胞元的總面積之間的差最大化。
根據一些實施例，公開一種對具有至少一個邊界內電源-接地胞元及至少一個邊界外電源-接地胞元的電源-接地胞元群組進行分割的方法。所述方法包括：將至少一個邊界外電源-接地胞元放置於襯底上，其中所述至少一個邊界外電源-接地胞元的電源條對準所述襯底上的對應電源軌條；以及，將至少一個邊界內電源-接地胞元放置於襯底上，其中所述至少一個邊界內電源-接地胞元的電源條對準所述襯底上的對應電源軌條。
根據一些實施例，所述方法還包括以下步驟：將所述至少一個邊界外電源-接地胞元保持於其原始位置。
根據一些實施例，所述方法還包括以下步驟：將所述至少一個邊界內電源-接地胞元保持於其原始位置。
根據一些實施例，所述方法還包括以下步驟：通過將所述至少一個邊界外電源-接地胞元的大小增大到與邊界內電源-接地胞元的大小匹配來將所述至少一個邊界外電源-接地胞元變成邊界內電源-接地胞元以形成新的平面圖。
根據一些實施例，所述方法還包括以下步驟：對所述新的平面圖的時序進行優化。
根據一些實施例，公開一種對具有至少一個邊界內電源-接地（PG）胞元及至少一個邊界外電源-接地胞元的電源-接地胞元群組進行分割的電路。所述電路包括：邊界內電源-接地胞元工具單元，用於處理邊界內電源-接地胞元；邊界外電源-接地胞元工具套件，用於處理邊界外電源-接地胞元；設計單元，用於處理ID設計資訊；應用程式設計介面單元，用於與應用程式設計進行介面；以及幾何形狀設計單元，用於設計積體電路幾何形狀。
根據一些實施例，所述應用程式設計介面單元還包括：平面圖單元，用於將多個所接收電路區塊分割成功能模組；放置單元，用於根據設計規則來處理積體電路放置；時鐘樹合成單元，用於合成時鐘樹以實現恰當的時序及時鐘；佈線單元，用於排列佈線；以及佈線後單元，用於佈線後處理以實現時序優化。
根據一些實施例，公開一種對積體電路（IC）的具有至少一個邊界內電源-接地（PG）胞元及至少一個邊界外電源-接地胞元的電源-接地胞元群組進行分割的系統，所述系統包括：邊界內電源-接地胞元工具單元，被配置成確定所述積體電路內至少一個邊界內電源-接地胞元的位置；邊界外電源-接地胞元工具套件，被配置成確定所述積體電路內至少一個邊界外電源-接地胞元的位置；設計單元，被配置成判斷所述至少一個邊界內電源-接地胞元的所述位置及所述至少一個邊界外電源-接地胞元的所述位置是否滿足預定設計規則；應用程式設計介面單元，被配置成從使用者接受輸入；以及幾何形狀設計單元，被配置成基於來自所述用戶的所述輸入來確定所述積體電路的幾何形狀特徵。
根據一些實施例，所述應用程式設計介面單元還包括：平面圖單元，用於將多個所接收電路區塊分割成功能模組。
根據一些實施例，所述應用程式設計介面單元還包括：放置單元，用於根據所述預定設計規則來調整所述至少一個邊界內電源-接地胞元的所述位置及所述至少一個邊界外電源-接地胞元的所述位置以優化所述積體電路的配線及時序。
根據一些實施例，所述應用程式設計介面單元還包括：時鐘樹合成單元，用於合成時鐘樹以為所述積體電路提供優化的時序及時鐘。
根據一些實施例，所述應用程式設計介面單元還包括：佈線單元，被配置成根據所述預定設計規則來排列所述積體電路的配線的佈線。
根據一些實施例，所述應用程式設計介面單元還包括：佈線後單元，用於確定積體電路元件位置及配線的任何進一步調整以實現時序優化。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
100‧‧‧胞元/第一邊界外電源-接地胞元
101‧‧‧電源條/第一電源條/VDD電源條
102‧‧‧電源條/第二電源條/VSS電源條
200‧‧‧胞元/第二邊界外電源-接地胞元
201‧‧‧電源條/第一電源條/VSS電源條
202‧‧‧電源條/第二電源條
203‧‧‧電源條/第三電源條/VSS電源條
250、350‧‧‧胞元邊界
300‧‧‧胞元/邊界內電源-接地胞元
301‧‧‧VDD電源條
302‧‧‧VSS電源條
400‧‧‧襯底
401、402、403‧‧‧電源軌條
1000‧‧‧佈局/佈局設計
2000‧‧‧系統設計層次結構
2101‧‧‧系統
2201、2202、2203‧‧‧電路
2301、2302、2303‧‧‧區塊
3000‧‧‧設計系統
3101‧‧‧邊界內電源-接地胞元工具套件
3102‧‧‧邊界外電源-接地胞元工具套件
3103‧‧‧設計工具套件
3200‧‧‧應用程式設計介面
3201‧‧‧單元/平面圖單元
3202‧‧‧放置單元
3203‧‧‧時鐘樹合成單元
3204‧‧‧佈線單元
3205‧‧‧單元/佈線後單元
3300‧‧‧幾何形狀設計系統
3400‧‧‧基於異質電源-接地結構的應用程式設計介面單元
4100、7200、7300‧‧‧平面圖
4200、4300、4400、4500‧‧‧平面圖/分割組
5100、6100、7100‧‧‧平面圖/初始平面圖
5101、5102、5103、5201、5202、5203、6101、6102、6103、7101、7103、7105、7110、7111、7112‧‧‧邊界外電源-接地胞元
5104、5105、5204、5205、6104、6105、6202‧‧‧邊界內電源-接地胞元
5106、5107‧‧‧片段
5200‧‧‧合法化平面圖
7102、7104、7109‧‧‧邊界外電源-接地胞元/電壓胞元
7106、7107‧‧‧邊界內電源-接地胞元/電壓胞元
7108‧‧‧胞元/邊界外電源-接地胞元/超低閾值電壓邊界外電源-接地胞元
7208‧‧‧胞元
8221、8222、8223、8224、8225‧‧‧填充體
VDD‧‧‧第一電源準位
VSS‧‧‧第二電源準位
結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1說明根據一些實施例的形成異質電源-接地胞元結構的兩個邊界外電源-接地胞元及一個邊界內電源-接地胞元的佈局設計。 圖2是根據一些實施例的電路設計層次結構的方塊圖。 圖3是說明根據一些實施例的異質電源-接地胞元結構的設計方法的方塊圖。 圖4是根據一些實施例的異質電源-接地胞元結構的分割的示意圖。 圖5是根據一些實施例的異質電源-接地胞元結構的合法化的示意圖。 圖6是根據一些實施例的異質電源-接地胞元結構的優化過程的示意圖。 圖7是根據一些實施例的遵從前端規則（front end rule）來對異質電源-接地胞元結構進行放置的過程的示意圖。 圖8是根據一些實施例的基於電壓閾值規則（VT-rule）來對異質電源-接地胞元結構進行填充體插入的過程的示意圖。
Claims (1)
- 一種對電源-接地（PG）胞元群組進行分割的方法，所述方法包括： 通過從所述電源-接地胞元群組中選擇至少一個邊界內電源-接地胞元來形成第一分割組； 將所述電源-接地胞元群組中的至少一個邊界外電源-接地胞元添加到所述第一分割組中；以及 通過選擇所述電源-接地胞元群組中的剩餘的邊界內電源-接地胞元及剩餘的邊界外電源-接地胞元來形成第二分割組。
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