CN112131831B - 多电源域版图布局方法及存储介质 - Google Patents
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Abstract
本发明提供一种多电源域版图布局方法及存储介质，属于电子技术领域。所述方法包括：S1）读入多电源域版图设计数据，根据多电源域版图设计数据设置不同电源区域的PG区域；S2）根据物理设计规则依次执行多电源域版图布局的各个布局阶段，其中每完成一个布局阶段，获取该布局阶段的完成信息并对所述完成信息进行错误单元筛查，得到该布局阶段的错误单元统计信息；根据错误单元统计信息进行设计信息修改；S3）在完成所有布局阶段的设计信息修改之后，对修改后的设计信息进行静态时序分析和物理验证，判断是否存在时序和设计规则错误，并在发现错误时执行错误修复，直到所有错误修复完成。解决了当前非UPF下多电源域设计无法保证所有cell都处于设计位置的问题。
Description
技术领域
本发明涉及电子技术领域，具体地涉及一种多电源域版图布局方法以及一种计算机可读存储介质。
背景技术
多电源域设计对于集成电路中降低功耗具有很强的实际意义，现有主要通过 EDA（Electronic design automation，电子设计自动化）工具基于UPF（Unified PowerFormat，统一功耗模式）流程进行多电源域设计，但是某些工艺库中不包含针对UPF流程所需的隔离单元，无法采用UPF的电源关断设计方法，此时需要在前端设计中手工例化隔离单元，物理设计阶段检查隔离单元相连的逻辑单元的物理位置，使芯片在不同工作模式下正常合理的控制电源关断，保证芯片在不同工作模式下的功能。在没有UPF的情况下，隔离单元的实现是通过逻辑门加控制信号的形式产生，在物理设计阶段，EDA工具无法完全保证所有的单元（下称cell，例如与门、或门和D触发器）都放置在对应的设计区域内，使得设计出来的芯片往往存在功能缺失或完全失效的情况。针对当前非UPF下多电源域设计无法保证所有cell都处于设计位置的问题，需要一种能够判断是否存在逻辑单元放置不合理，并进行针对性修改的多电源域版图布局方法。
发明内容
本发明实施方式的目的是提供一种多电源域版图布局方法，以至少解决上述的当前非UPF下多电源域设计无法保证所有cell都处于设计位置的问题。
为了实现上述目的，本发明提供一种多电源域版图布局方法，应用于非UPF流程下的多电源域版图布局，所述方法包括：S1）读入多电源域版图设计数据，根据所述多电源域版图设计数据设置不同电源区域的PG区域（pg region，电源地蓝图区域）；S2）根据物理设计规则依次执行多电源域版图布局的各个布局阶段，其中每完成一个布局阶段，获取该布局阶段的完成信息并对所述完成信息进行错误单元筛查，得到该布局阶段的错误单元统计信息；根据所述错误单元统计信息进行设计信息修改；S3）在完成所有布局阶段的设计信息修改之后，对修改后的设计信息进行静态时序分析和物理验证，判断是否存在时序和设计规则错误，并在发现错误时执行错误修复，直到所有错误修复完成。
可选的，步骤S2）中，所述布局阶段包括：数字后端版图设计的布局阶段，用于将各单元放入版图中的适当位置；数字后端版图设计的时钟树综合阶段，用于完成时钟布局和初步连线；数字后端版图设计的布线阶段，用于完成版图中各单元之间的连线。
可选的，所述根据物理设计规则依次执行多电源域版图布局的各个布局阶段，包括：运行电子设计自动化工具，按照所述数字后端版图设计的布局阶段、所述数字后端版图设计的时钟树综合阶段和所述数字后端版图设计的布线阶段的顺序进行各布局阶段的布局布线工作。
可选的，所述电子设计自动化工具为以下任意一种：ICC、ICC2、Encounter和Innovus。
可选的，步骤S2）中，所述获取该布局阶段的完成信息，包括：获取完成所述数字后端版图设计的布局阶段后各单元在版图中的位置信息；获取完成所述数字后端版图设计的时钟树综合阶段后的时钟布局信息和初步连线信息；获取完成所述数字后端版图设计的布线阶段后版图中各单元之间的连线信息。
可选的，步骤S2）中，所述对所述完成信息进行错误单元筛查，包括：在所述电子设计自动化工具上运行预设错误筛查脚本；对比所述各单元在版图中的位置信息与各单元对应的设计位置信息，判断各单元是否处于对应设计位置，将不处于对应设计位置的单元列入所述错误单元统计信息。
可选的，所述错误单元统计信息至少包括：错误单元的单元信息和错误单元的现处位置信息。
可选的，步骤S2）中，所述根据所述错误单元统计信息进行工程修改，包括：将不处于对应设计位置的单元移动到对应设计位置；根据设计连线重新连接所述版图中各单元之间的连线。
可选的，步骤S3）中，所述对修改后的设计信息进行静态时序分析，包括：获取修改后的多电源域版图布局；将根据修改后的多电源域版图布局得到的数字电路进行时序运行计算和工作流程模拟，判断所述数字电路是否正常工作。
另一方面，本发明提供一种计算机可读存储介质，该计算机可读存储介质上储存有指令，其在计算机上运行时使得计算机执行上述的多电源域版图布局方法。
通过上述技术方案，在非UPF下进行多电源域版图布局设计时，每完成一个多电源域设计阶段便进行一次设计信息判断，通过运行错误筛查脚本查询是否存在位置错误的cell，并实时将错误信息进行统计，后续根据错误统计信息执行各个位置错误cell的位置移动，将位置错位的cell移动到设计位置上，保证在非UPF下设计的最终多电源域版图布局无位置错误的cell。解决了当前非UPF下多电源域设计无法保证所有cell都处于设计位置的问题。
本发明实施方式的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施方式的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施方式，但并不构成对本发明实施方式的限制。在附图中：
图1是本发明一种实施方式提供的多电源域版图布局方法的方法流程图；
图2是本发明一种实施方式提供的EDA工具进行多电源域设计各个阶段的方法流程图；
图3是本发明一种实施方式提供的电源区域的设计结构图；
图4是本发明一种实施方式提供的电源区域的设计的电源布局结构图；
图5是本发明一种实施方式提供的电源区域的设计的不同电源域之间信号交互通道结构图；
图6是本发明一种实施方式提供的实施例一的错误情况及更正图；
图7是本发明一种实施方式提供的实施例一的check.tcl脚本运行的流程图；
图8是本发明一种实施方式提供的实施例二的错误情况及更正图；
图9是本发明一种实施方式提供的实施例二的check.tcl脚本运行的流程图；
图10是本发明一种实施方式提供的实施例三的错误情况及更正图；
图11是本发明一种实施方式提供的实施例三的check.tcl脚本运行的流程图；
图12是本发明一种实施方式提供的实施例四的错误情况及更正图；
图13是本发明一种实施方式提供的实施例四的check.tcl脚本运行的流程图；
图14是本发明一种实施方式提供的实施例五的错误情况及更正图；
图15是本发明一种实施方式提供的实施例五的check.tcl脚本运行的流程图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
图1是本发明一种实施方式提供的多电源域版图布局方法的方法流程图。如图1所示，本发明实施方式提供一种多电源域版图布局方法，所述方法包括：
步骤S10：读入多电源域版图设计数据，根据所述多电源域版图设计数据设置不同电源区域的PG区域。
具体的，在进行多电源设计时，主要通过电子设计自动化EDA工具进行自动设计，例如ICC、ICC2、Encounter和Innovus，这些EDA工具针对多电源域设计的标准流程是统一功耗模式UPF流程，在基于UPF的设计过程中，UPF文件包括电压域的创建、电源端口、电源线的创建、电源线与电源端口的连接、隔离单元、电平转换单元、电源开关单元的设置和电源状态表。EDA工具通过这些信息能够准确的识别不同的电压域和按照一定策略放置的隔离单元，并且EDA工具能够保证隔离单元的前后不会插入非隔离单元。但是，在某些工艺库中，不包含针对UPF流程所需要的隔离单元，也就无法采用UPF的电源关断设计方法。在这种时候，需要在前端设计中进行手工例化隔离单元，然后在物理设计阶段检查隔离单元相连的逻辑单元的物理位置，使得芯片在不同工作模式下能够正常合理的控制电源进行关断保证芯片在不同工作模式下的功能需求。在没有UPF流程的情况下，隔离单元的实现是通过逻辑门加控制信号的形式产生，在物理设计阶段中，EDA工具无法完全保证所有的单元都放置在对应的设计区域内。例如，在常开区域内的逻辑单元若放在了关断区域，将会导致整个芯片的功能失效。因此，需要检查隔离单元是否存在放置不合理的cell。首先，EDA工具基于UPF流程读入多电源版图设计数据，根据预设流程设置不同电源区域的PG区域，即定义一个PG区域，用来创建电源和地的网络，创建的区域将用来作为电源环、电源网格线的布线区或屏蔽区。这些区域作为多电源版图布局的初步蓝图，便于后续执行cell布置和连线步骤。
步骤S20：根据EDA工具进行版图设计的基本规则依次执行设计流程。具体的，如图2，包括以下步骤：
步骤S201：执行数字后端版图设计的布局阶段。
具体的，数字后端版图设计的布局阶段（下称Place阶段），是EDA工具进行多电源版图实际布局设计过程中的第一个阶段，用于将cell、IO和IP等放入到版图中的适当位置。
步骤S202：执行数字后端版图设计的时钟树综合阶段。
具体的，完成各个单元的位置布置后，需要执行数字后端版图设计的时钟树综合阶段（Clock Tree Synthesis，下称cts阶段）。cts阶段包括时钟布局阶段和初步连线阶段，即完成多电源版图设计中的时钟布局，然后对放置在各个区域的时钟树单元进行初步连线。
步骤S203：执行数字后端版图设计的布线阶段。
具体的，完成时钟布局和初步连线后，进入EDA工具进行多电源版图实际布局设计过程中的最后一个阶段，即数字后端版图设计的布线阶段（下称Route阶段），此阶段的主要任务是完成芯片内各单元之间的连线工作，将各个单元连接起来，形成完整的芯片内部工作通路。
步骤S30：运行预设错误筛查脚本，进行各个阶段完成后的错误筛查。
具体的，通过步骤S10可以知道，在非UPF流程下，无法保证所有的cell均放置在设计区域内，若存在不合理cell，会导致芯片使用受限或失效。所以在自动执行EDA工具进行多电源版图布局设计过程中，需要判断各个阶段的布局信息是否均符合设计。为了进行错误筛查，优选的，创造一个错误筛查脚本记为check.tcl脚本，check.tcl脚本可在EDA工具中运行，用于自动筛查检测各PG区域内是否存在错误信息。例如，在数字后端版图设计的布局阶段，EDA工具将某个本来应该在常开区域的cell放置到了关断区域，若不进行错误筛查，在后续使用过程中，本该常开的某功能将会出现被关断的概率，从而使得芯片的该功能失效。完成数字后端版图设计的布局阶段后，输出该阶段已完成的触发信息，EDA工具开始自动运行check.tcl脚本，获取该阶段的完成信息，即各个单元此时的实际位置。运行信息获取到当前cell单元本应该出现在常开区域中，却在关断区域发现了该cell，则判断该cell位置有误，则将此cell的错误信息进行统计。因为部分cell的位置判断需要通过信号通信才能发现，所以往往需要在芯片完全连线过程后才能准确获知某些cell的实际位置，所以EDA工具主要还是需要在route阶段后进行check.tcl脚本筛查，此阶段完成后，EDA工具将会准确获知各个cell的实际位置，所以大多错误信息是在本阶段完成后发现并统计的。为了减少该阶段完成后的错误发现量，优选的，在前两个阶段完成后同样运行check.tcl脚本，能够将前两个阶段信息发现的错误预先统计出来，在完成route阶段后这部分已经统计的错误信息将不被筛查，仅进行其余信息筛查，较少信息筛查量，提高错误筛查效率。
步骤S40：获得错误cell信息，根据统计信息将错误布局的cell移动到正确位置，并进行工程修改。
具体的，通过步骤S30中EDA工具运行check.tcl脚本，发现并统计了EDA工具进行电源版图布局自动设计过程中的错误信息，通过统计信息可以知悉发生错误的单元信息和错误原因，根据统计信息显示的cell实际位置，将cell移动到设计信息显示的该cell本该处于的位置，并将出现错误连线的单元信息进行重新连线，直到所有的错误均修复到预设设计状态，完成多电源版图布局的单元设计和连线设计。
步骤S50：对完成多电源版图布局的设计进行静态时序分析和物理验证。
具体的，完成多电源版图布局设计后，理论上芯片已经完成了设计，但是依旧存在设计错误或错误筛查遗漏导致芯片失效的可能，为了避免残次芯片出现，优选的，在完成多电源版图布局的设计后，还将进行静态时序分析和物理验证。优选的，将完成多电源版图布局设计的芯片进行时序运算和工作流程模拟，分别测试芯片的各个预设功能，判断芯片是否遵照设计进行时序运行和达到功能要求。若发现测试过程中出现违背设计设想的运行状态，判定芯片存在设计规则错误，对芯片进行适应设计规则的错误修复，直到芯片运行状态符合预设，完成多电源版图布局设计。
在一种可能的实施方式中，如图3，某多电源版图布局设计包含了Digital（数字）区域和IP（Intellectual Property，此处指第三方提供的具有知识产权的电路模块）区域，其中，数字区域包含两个电源域：常开的always on区域和可关断的shutdown区域。其中，如图4，IP内部包含产生电源的regulator（稳压器），常开的always on1区域和可关断的shutdown1区域。其中always on区域与always on1区域的电源是同一个，shutdown区域与shutdown1区域的电源为同一个，均来自regulator，由同一个开关控制开启和关断。其中，always on区域、shutdown区域、always on1区域、shutdown1区域之间存在信号交流，可能的信号交流方式如图5。通过以上多电源版图布局设计进行多种可能错位信息统计解释。
实施例一：如图6所示，示出了IP内部always on1区域与Digital内部的always on区域信号交互可能出现的错误情况及更正。针对此问题，如图7，EDA工具运行check.tcl脚本来检查是否有cell放置错误，统计shutdown区域边界，统计always on1区域连接到always on区域的pin，用if语句判断pin的方向，输入pin使用all_fanin命令追踪所有该输入链上的pin，输出pin使用all_fanout命令追踪所有该输出链上的pin，再由pin追踪到相应的cell（不包含该IP本身），两种cell均逐一统计出边界信息和名称信息，将统计出的cell边界与shutdown区域边界做逻辑与运算，用if语句判断，如果结果不等于0，打印出错误cell的信息。
实施例二：如图8所示，示出了IP内部shutdown1区域与Digital内部的shutdown区域信号交互可能出现的错误为：EDA工具将两个区域之间通信的cell放置在了always on区域内，正确位置应该在shutdown区域内。针对此错误，如图9，EDA工具运行check.tcl脚本，统计shutdown区域边界，统计shutdown1区域连接到shutdown区域的pin，用if语句判断pin的方向，输入pin使用all_fanin命令追踪所有该输入链上的pin，输出pin使用all_fanout命令追踪所有该输出链上的pin，再由pin追踪到相应的cell（不包含该IP本身），两种cell均逐一统计出边界信息和名称信息，将统计出的cell边界与shutdown区域边界做逻辑与运算，用if语句判断，如果结果等于0，打印出错误cell的信息。
实施例三：如图10，示出了IP内部always on1区域与Digital内部的shutdown区域信号交互可能出现的错误为：EDA工具将两个区域之间通信的cell放置在了always on区域内，正确位置应该在shutdown区域内。针对此问题，如图11，EDA工具运行check.tcl脚本，统计shutdown区域边界，统计always on1区域连接到shutdown区域的pin，用if语句判断pin的方向，输入pin使用all_fanin命令追踪所有该输入链上的pin，输出pin使用all_fanout命令追踪所有该输出链上的pin，再由pin追踪到相应的cell（不包含该IP本身），两种cell均逐一统计出边界信息和名称信息，将统计出的cell边界与shutdown区域边界做逻辑与运算，用if语句判断，如果结果等于0，打印出错误cell的信息。
实施例四：如图12，示出了IP内部shutdown1区域与Digital内部的always on区域信号交互可能出现的错误为：EDA工具将两个区域pin端口之间的cell放置在了shutdown区域内，正确位置应该在always on区域内。针对此问题，如图13，EDA工具运行check.tcl脚本，统计shutdown区域边界，统计shutdown1区域连接到always on区域的pin，用if语句判断pin的方向，输入pin使用all_fanin命令追踪所有该输入链上的pin，输出pin使用all_fanout命令追踪所有该输出链上的pin，再由pin追踪到相应的cell（不包含该IP本身），两种cell均逐一统计出边界信息和名称信息，将统计出的cell边界与shutdown区域边界做逻辑与运算，用if语句判断，如果结果不等于0，打印出错误cell的信息。
实施例五：如图14，示出了Digital内部shutdown区域与Digital内部的always on区域信号交互，主要查看从shutdown到always on区域方向的通信，在always on区域边缘设置有隔离单元（isolation cell），隔离单元的输入pin A用于传输信号至always on区域。EDA工具可能出现的错误为：将隔离单元之前的cell放置在always on区域，正确位置应该在shutdown区域内。针对此问题，如图15，EDA工具运行check.tcl脚本，统计shutdown区域边界，抓取always on区域内所有isolation cell，使用all_fanin命令追踪所有isolation cell的pin A的输入链上的所有pin，根据pin追踪cell（isolation cell本身本除外），逐一统计cell的边界信息和名称信息，将cell边界与shutdown区域边界做逻辑与运算，用if语句判断，如果结果等于0，打印出错误cell的信息。
另一方面，本发明实施方式还提供一种计算机可读存储介质，该计算机可读存储介质上储存有指令，其在计算机上运行时使得计算机执行上述的多电源域版图布局方法。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、系统和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。
Claims (7)
1.一种多电源域版图布局方法，应用于非UPF流程下的多电源域版图布局，该版图包括数字区域和IP区域，所述数字区域和所述IP区域均包括常开区域和可关断区域，其特征在于，所述方法包括：S1）读入多电源域版图设计数据，根据所述多电源域版图设计数据设置不同电源区域的PG区域；S2）根据物理设计规则依次执行多电源域版图布局的各个布局阶段，其中每完成一个布局阶段，获取该布局阶段的完成信息并对所述完成信息进行错误单元筛查，得到该布局阶段的错误单元统计信息；根据所述错误单元统计信息进行设计信息修改；S3）在完成所有布局阶段的设计信息修改之后，对修改后的设计信息进行静态时序分析和物理验证，判断是否存在时序和设计规则错误，并在发现错误时执行错误修复，直到所有错误修复完成；
步骤S2）中，所述对所述完成信息进行错误单元筛查，得到该布局阶段的错误单元统计信息，包括：每完成一个布局阶段，在电子设计自动化工具上运行一次预设错误筛查脚本；通过所述预设错误筛查脚本对比各单元在版图中的位置信息与各单元对应的设计位置信息，判断各单元是否处于对应设计位置，将不处于对应设计位置的单元列入所述错误单元统计信息；
其中，所述通过所述预设错误筛查脚本对比各单元在版图中的位置信息与各单元对应的设计位置信息，判断各单元是否处于对应设计位置，包括：
统计所述数字区域内的可关断区域的边界，统计所述IP区域内的常开区域连接到所述数字区域内的常开区域的引脚、所述IP区域内的可关断区域连接到所述数字区域内的可关断区域的引脚、所述IP区域内的常开区域连接到所述数字区域内的可关断区域的引脚或者所述IP区域内的可关断区域连接到所述数字区域内的常开区域的引脚；
判断统计出的引脚的方向，对于输入引脚使用all_fanin命令追踪其输入链上的所有引脚，对于输出引脚使用all_fanout命令追踪其输出链上的所有引脚，根据追踪到的引脚追踪相应的单元；
统计追踪到的单元的边界，将该单元的边界与所述数字区域内的可关断区域的边界做逻辑运算，根据逻辑运算结果判断该单元是否处于对应设计位置；
步骤S2）中，所述根据所述错误单元统计信息进行设计信息修改，包括：将不处于对应设计位置的单元移动到对应设计位置；根据设计连线重新连接所述版图中各单元之间的连线。
2.根据权利要求1所述的多电源域版图布局方法，其特征在于，步骤S2）中，所述布局阶段包括：数字后端版图设计的布局阶段，用于将各单元放入版图中的适当位置；数字后端版图设计的时钟树综合阶段，用于完成时钟布局和初步连线；数字后端版图设计的布线阶段，用于完成版图中各单元之间的连线。
3.根据权利要求2所述的多电源域版图布局方法，其特征在于，所述根据物理设计规则依次执行多电源域版图布局的各个布局阶段，包括：运行电子设计自动化工具，按照所述数字后端版图设计的布局阶段、所述数字后端版图设计的时钟树综合阶段和所述数字后端版图设计的布线阶段的顺序进行各布局阶段的布局布线工作。
4.根据权利要求3所述的多电源域版图布局方法，其特征在于，所述电子设计自动化工具为以下任意一种：ICC、ICC2、Encounter和Innovus。
5.根据权利要求2所述的多电源域版图布局方法，其特征在于，步骤S2）中，所述获取该布局阶段的完成信息，包括：获取完成所述数字后端版图设计的布局阶段后各单元在版图中的位置信息；获取完成所述数字后端版图设计的时钟树综合阶段后的时钟布局信息和初步连线信息；获取完成所述数字后端版图设计的布线阶段后版图中各单元之间的连线信息。
6.根据权利要求1所述的多电源域版图布局方法，其特征在于，步骤S3）中，所述对修改后的设计信息进行静态时序分析，包括：
获取修改后的多电源域版图布局；将根据修改后的多电源域版图布局得到的数字电路进行时序运行计算和工作流程模拟，判断所述数字电路是否正常工作。
7.一种计算机可读存储介质，该计算机可读存储介质上储存有指令，其在计算机上运行时使得计算机执行权利要求1至6中任一项权利要求所述的多电源域版图布局方法。
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