CN109786371A - 集成电路结构 - Google Patents

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Abstract

一集成电路结构包含半导体基材、主动区域、栅电极以及毗连接触。此主动区域朝向第一方向，且具有至少一个齿状部位，此齿状部位在半导体基材中沿着第二方向延伸。此栅电极覆盖在主动区域上，并沿着第二方向延伸。毗连接触具有位于栅电极上方的第一部位及位于主动区域上方的第二部位。毗连接触的第二部位的一部分着陆于齿状部位上。

Description

集成电路结构
技术领域
本案是关于一种集成电路结构，且关于一种使用一处理器配置一集成电路布局的方法。
背景技术
对于低功率集成电路，尤其对于更复杂的电池供电的可携式装置的持续增长的需求，要求静态随机存取记忆体(static random access memory；SRAM)单元具有较佳功耗特性。功耗的一个量度是备用漏电流Isb。当不使用静态随机存取记忆体单元时，静态随机存取记忆体阵列可处于备用模式。备用期间所耗的漏电流Isb应降至最低。为静态随机存取记忆体单元提供低Isb值具有显著优势。然而，由于因装置尺寸缩小而日益加重的制程差异及其他约束，很难以可靠方式对6T储存单元实施此操作。例如，触点材料常会泄露至浅沟槽隔离处。栅极与主动区域之间的重叠区域导致栅极泄露。
由此，对某种静态随机存取记忆体位元格结构存在持续性需求，这些结构具有更低备用漏电流Isb以实现更低备用功率，且具有改良的存取速度，特别是读取操作期间的存取速度，同时保持与最先进的用于制造集成电路的半导体制程相容，无须添加显著步骤或显著附加成本。
发明内容
于一或多个实施方式中，一集成电路结构包含半导体基材、主动区域、栅电极以及毗连接触。此主动区域朝向第一方向，且具有至少一个齿状部位，此齿状部位在半导体基材中沿着第二方向延伸。此栅电极覆盖在主动区域上，并沿着第二方向延伸。毗连接触具有位于栅电极上方的第一部位及位于主动区域上方的第二部位。毗连接触的第二部位的一部分着陆于齿状部位上。
附图说明
本揭示案的态样在结合附图阅读以下详细说明时得以最清晰地理解。应注意，依据产业中的标准实务，各种特征并非按比例绘制。事实上，各种特征的尺寸可任意增大或减小，以便于论述明晰。
图1绘示依据本揭示案的一些实施例的6T SRAM位元的电路图；
图2绘示依据本揭示案的一些实施例的静态随机存取记忆体位元格电路布局的简单布局图；
图3A以及图3B绘示依据本揭示案的一些实施例的主动区域配置的示意图；
图4绘示图2中区域C的放大视图；
图5是一流程图，此图绘示依据本揭示案的一些实施例的制造集成电路结构的方法；
图6至图11是依据本揭示案的一些实施例的静态随机存取记忆体位元格电路沿图2中线AA'的一部分在毗连接触形成制程中的各个阶段的横截面视图；
图12绘示依据本揭示案的一些实施例的静态随机存取记忆体位元格电路沿线BB'的一部分；
图13绘示一处理系统，此系统用以产生上述布局实施例中的一或更多者。
具体实施方式
以下揭示案提供众多不同实施例或实例以用于实施本案提供标的的不同特征。下文描述组件及配置的特定实例以简化本揭示案。当然，此仅是实例，并非意欲限制。例如，下文描述中第一特征于第二特征上方或之上的形成可包含第一特征与第二特征直接接触而形成的实施例，及亦可包含第一特征与第二特征之间可能形成额外特征，以使得第一特征与第二特征不可直接接触的实施例。此外，本揭示案可在各种实例中重复参考数字及/或字母。此重复是以简单与明晰为目的，且其自身不规定本文论述的各种实施例及/或配置之间的关系。
而且，本案可能使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等等空间相对术语以便于描述，以描述一个元件或特征与另一(或更多个)元件或特征的关系，如附图中所示。除附图中绘示的定向之外，空间相对术语意欲包含装置在使用或操作中的不同定向。设备可能以其他方式定向(旋转90度或其他定向)，且本案所使用的空间相对描述词可由此进行同样理解。
图1是电路图1000，且图2是示例性6T(晶体管)静态随机存取记忆体(staticrandom access memory；SRAM)位元的布局1100。(应注意，在包含此实施例的实际布局中，静态随机存取记忆体位元上的几何形状可能显著不同于图2中所示。)为明晰起见，图1以及图2中皆以相同数字引用等效元件。6T SRAM位元包含6个晶体管：两个n通道金氧半导体(n-channel metal-oxide-semiconductor；NMOS)通路栅极晶体管PG-1及PG-2、两个NMOS下拉(驱动器)晶体管PD-1及PD-2以及两个p通道金氧半导体(p-channel metal-oxide-semiconductor；PMOS)上拉(负载)晶体管PU-1及PU-2。NMOS下拉晶体管PD-1及PMOS上拉晶体管PU-1形成第一反相器，且NMOS下拉晶体管PD-2及PMOS上拉晶体管PU-2形成第二反相器。储存节点(storage node；SN)(由图2中虚线框指示)是由第一反相器的NMOS下拉晶体管PD-1及PMOS上拉晶体管PU-1的源极/漏极形成的。毗连接触1034使储存节点SN对第二反相器的栅电极1024短路。因此，储存节点SN上的电压控制第二反相器的栅极1024上的电压。
同样，储存节点条(storage node bar；SNB)(由图2中虚线框指示)是由NMOS下拉晶体管PD-2及PMOS上拉晶体管PU-2的源极/漏极形成的。毗连接触1036使储存节点条SNB对第一反相器的栅电极1026短路。因此，储存节点条SNB上的电压控制第一反相器的栅电极1026电压。
仍请参看图1。PMOS上拉(负载)晶体管PU-1及PU-2的源极连接至阵列电压Vdd(通常为电源电压，可自0.6伏特至3.0伏特或更高)。NMOS下拉(驱动器)晶体管PD-1及PD-2的源极连接至Vss(通常接地)。NMOS通路栅极晶体管PG-1的源极连接至储存节点SN，且漏极连接至位元线BL。NMOS通路栅极晶体管PG-2的漏极连接至储存节点条SNB，且NMOS通路栅极晶体管PG-2的源极连接至位元线条BLB。通路栅极晶体管PG-1及PG-2的栅极皆连接至字线WL。6TSRAM位元格是锁存器，只要供应功率足以正常操作电路，则此锁存器将无限期保留其数据状态。由PU-1、PD-1及PU-2、PD-2形成的两个CMOS反相器是交叉耦接，且这些反相器操作以连续强化储存节点SN及存节点条SNB上所储存的电荷。此两个储存节点互相经反相。当储存节点SN为逻辑“1”(通常为高电压)时，储存节点条SNB同时为逻辑“0”(通常为低电压)，反之亦然。
请参看图2，此图绘示静态随机存取记忆体单元布局1100。在图2中，N型井可形成于半导体基材中，此基材可例如为P型基材，或经P型掺杂磊晶形成的绝缘体上硅层(silicon layer over an insulator；SOI)。图2绘示用于NMOS及PMOS晶体管的栅电极1022、1024、1026、1028以及主动区域1012、1014、1016、1018。这些晶体管在栅极处进行标记；PG-1、PG-2、PU-1、PU-2、PD-1及PD-2形成6T单端口静态随机存取记忆体位元格布局1100。以相应信号标记这些触点，针对PG-1及PG-2晶体管而形成字线触点，且单元区经定义以包含这些触点及位元线与电源触点。两个储存节点形成于位元格中。此布局对应于图1的静态随机存取记忆体位元的电路图1000。
仍请参看图2。主动区域1012、1014、1016、1018形成于数个隔离特征1004之间，这些隔离特征可例如为浅沟槽隔离(shallow trench isolation；STI)或硅局部氧化(LocalOxidation of Silicon；LOCOS)隔离。主动区域1012、1014、1016及1018包含延伸至半导体基材内的扩散，且可经掺杂以形成n型或p型区域和轻微掺杂的漏极区域。主动区域1012、1014、1016、1018亦可包含额外植入物，以形成源极及漏极区域。主动区域1012、1014、1016及1018可位于半导体晶圆的表面中，或位于磊晶形成于绝缘体上的硅(silicon over aninsulator；SOI)层。主动区域1012、1014、1016及1018大体上在第一方向延伸，并彼此间隔开。主动区域1012、1014、1016，与1018之间的距离并不均匀。为便于紧密装填装置，主动区域1014与1016之间的距离小于主动区域1012与1014之间的距离及主动区域1018与1016之间的距离。上拉晶体管PU-1及PU-2彼此更靠近，而上拉晶体管PU-1与下拉晶体管PD-1，或上拉晶体管PU-2与下拉晶体管PD-2彼此更远离，此归因于主动区域的排列。此外，主动区域1012、1014、1016及1018不具有均匀宽度。下文将仔细研究此特征。
通过使用沉积于覆盖在主动区域1012、1014、1016及1018上的介电材料上方且经图案化的栅电极1022、1024、1026、1028，使晶体管形成于位元格区中。栅极介电层在此视图中不可见。栅电极1022、1024、1026、1028大体上在第二方向延伸，此方向大体上垂直于第一方向。主动区域1012、1014、1016、1018与栅电极1022、1024、1026、1028之间的相交处是晶体管。形成与金属层的触点，亦形成覆盖在栅电极及主动区域上的毗连接触1034及1036。
请参看图3A，此图绘示主动区域1014的全视图以及主动区域1016与另一主动区域的平视图。主动区域1014具有柄状部位1014a、一对翼状部位1014b以及一对齿状部位1014t。主动区域1014具有位于柄状部位1014a任一侧的一对翼状部位1014b。柄状部位1014a及翼状部位1014b具有大体上相同的宽度，而翼状部位1014b短于柄状部位1014a，且自柄状部位1014a略微偏移。翼状部位1014b朝向同一方向位移离开柄状部位1014a，从而形成类似于帽子的形状的主动区域1014，在此主动区域中，柄状部位1014a抬起，高于翼状部位1014b。此帽型配置实现了更紧密装填的PMOS区域。齿状部位1014t分别自翼状部位1014b延伸。如图3A中绘示，齿状部位1014t可视作翼状部位1014b的延伸部分，此部分进一步伸展离开柄状部位1014a。于一些实施方式中，齿状部位1014t可为翼状部位1014b的额外边缘，如图3A所示。通过添加齿状部位1014t，产生三个额外侧壁。请参看图3B。于一些实施方式中，齿状部位1014t'可为翼状部位1014b的膨胀的弯曲角。齿状部位1014t'可视作自翼状部位1014b向外延伸的圆凸块。齿状部位1014t/1014t'使翼状部位1014b朝向一侧的宽度加宽。
同样，主动区域1016具有柄状部位1016a、一对翼状部位1016b以及一对齿状部位1016t。在图3A中，其他翼状部位1016b未绘示。翼状部位1016b位移离开柄状部位1014a。齿状部位1016t自翼状部位1016b延伸，且进一步伸展远离柄状部位1014a。齿状部位1016t亦使翼状部位1016b朝向一侧的宽度加宽。
请参看图4，此图绘示图2的区域C的放大视图。栅电极1024覆盖在主动区域1014的一部位上，并横跨主动区域1016以形成上拉晶体管PU-2。栅电极1024与主动区域1014之间的重叠区域出现在主动区域1014的翼状部位1014b处。翼状部位1014b与栅电极1024重叠的宽度占栅电极的宽度WG的约0与50％之间(0<重叠区域≤50％)。例如，若翼状部位1014b与栅电极1024分离(亦即翼状部位1014b与栅电极1024之间无重叠)，则毗连接触1034可着陆于翼状部位1014b与栅电极1024之间的隔离特征1004的一部分上。隔离特征1004与毗连接触1034之间的重叠将导致接点泄露加剧，从而不利地影响静态随机存取记忆体效能。此外，若翼状部位1014b与栅电极1024的重叠宽度占据的宽度超过栅电极1024宽度WG的约50％，则栅电极1024与主动区域1014之间将发生程度严重的栅极泄露。因此，若主动区域1014与栅电极1024之间的重叠区域大于0且小于栅电极1024宽度的一半，则不仅可以减少由隔离特征1004与毗连接触1034之间的重叠所导致的接点泄露，亦可减少由栅电极1024与主动区域1014之间的重叠所导致的栅极泄露。在此上下文中，本案所用的术语“接点泄露”是指电流从用于主动区域的触点，流经意外路径，穿过隔离特征1004(例如，浅沟槽隔离(shallowtrench isolation；STI))，而本案所用的术语“栅极泄露”是指经由栅电极与主动区域之间的栅极介电层，从栅电极流通至主动区域的意外电流。换言之，主动区域1014的翼状部位1014b具有与栅电极1024重叠的一重叠区域。重叠区域具有沿第一方向的第一宽度。栅电极1024具有沿第一方向的第二宽度。第一宽度大于0且小于第二宽度的50％。于一些实施方式中，占据栅电极宽度WG的约20％与30％范围的小重叠区域保留在栅电极1024与主动区域1014之间，以留出充足的制程窗口。在栅电极沉积之后，进行一系列制程(如图7-11所示)，且栅电极1024与主动区域1014之间的重叠区域为处理偏差预留更多空间。与主动区域1014相比，栅电极1024有更大一部分着陆于隔离特征1004上。主动区域1014的齿状部位1014t不与栅电极1024重叠。齿状部位1014t定位在栅电极1024与1026之间。齿状部位1014t与栅电极1026相隔开一段距离。栅电极1026(PU-1)任一侧的主动区域1014具有大体上相同宽度。如图4所示，柄状部位1014a横跨栅电极1026。于一些实施方式中，如图4所示，齿状部位1014t距离栅电极1024更近。齿状部位1014t的一个边缘与栅电极1024的一个边缘并排。
仍请参看图4。毗连接触1034使储存节点SN对第二反相器的栅电极1024短路。毗连接触1034具有着陆于栅电极1024上的第一部位1034a以及着陆于主动区域1014上的第二部位1034b。于一些实施方式中，毗连接触1034的第一部位1034a自毗连接触1034的第二部位1034b偏移。毗连接触1034的第一部位1034a持续延伸至第二部位1034b。第一部位1036a与栅电极1026重叠的宽度占栅电极的宽度WG的约30％与100％之间(30％≤重叠区域≤100％)。于一些实施方式中，如图4所示，毗连接触1034的第一部位1034a的宽度占据WG的约90％。第一部位1034a与栅电极1024略微相隔一段距离，留下间隙J与间隙K。间隙J与间隙K可具有相同宽度。于一些实施方式中，间隙J与间隙K的宽度不同。例如，如图4中所示，间隙J大于间隙K。于一些实施方式中，间隙J占据毗连接触1034宽度WC的约0至70％(0≤间隙J<宽度WC的70％)。例如，若毗连接触1034的第一部位1034a着陆于隔离特征1004上(亦即，间隙J为负(小于零))，则毗连接触1034与隔离特征1004之间可能发生更大的接点泄露。此外，若间隙J大于毗连接触1034的宽度WC的约70％，毗连接触1034可定位于邻近于另一触点之处(例如，位于毗连接触1034右侧的毗连接触1036。因此，若间隙J在毗连接触1034的宽度WC的约0与70％之间，则毗连接触1034与隔离特征1004之间的接点泄露可减少，且相邻的毗连接触1034与1036之间可以实现适合的距离。换言之，毗连接触1034的第一部位1034a具有一边缘，此边缘与栅电极1024重叠并在第一方向延伸(图4中的垂直方向)。从毗连接触1034的第一部位1034a的边缘到栅电极1024边界沿第二方向(图4中的水平方向)的最小距离大于0且小于第一部位1034a沿第二方向的约70％宽度。
于一些实施方式中，间隙K占据栅电极1024宽度WG的约0至70％(宽度WG的0≤间隙J<70％)。例如，若毗连接触1034的第一部位1034a延伸穿过栅电极1024上边缘，着陆于隔离特征1004上(亦即，间隙K为负(小于零))，则毗连接触1034与隔离特征1004之间可能发生更大的接点泄露。此外，若间隙K大于栅电极1024的宽度WG的约70％，毗连接触1034与栅电极1024之间的接触电阻可能不利地高。因此，若间隙K在栅电极1024的宽度WG的约0与70％之间，则毗连接触1034与隔离特征1004之间的接点泄露可减少，且毗连接触1034与栅电极1024之间的接触电阻亦可减少。换言之，毗连接触1034的第一部位1034a具有一边缘，此边缘与栅电极1024重叠并在第二方向延伸(图4中的水平方向)。从毗连接触1034的第一部位1034a的边缘到栅电极1024边界沿第一方向(图4中的垂直方向)的最小距离大于0且小于或等于栅电极1024沿第一方向的约70％。
仍请参看图4。毗连接触1034自栅电极1024横跨至主动区域1014。毗连接触1034的第二部位1034b着陆于直接相邻的主动区域1014上。更具体而言，第二部位1034b着陆于翼状部位1014b及齿状部位1014t上。毗连接触1034的第二部位1034b具有一宽度WC，此宽度小于齿状部位1014t与翼状部位1014b的组合宽度WA。齿状部位1014t使翼状部位1014b宽度加宽，且第二部位1034b着陆于主动区域1014的此区域中。由于主动区域1014在齿状部位1014t的膨胀，毗连接触1034第二部位1034b进一步与隔离特征1004相隔开，从而在第二部位1034b任一侧留下间隙L及间隙M。间隙L出现在齿状部位1014t，且是从毗连接触1034的第二部位1034b的一侧起量测至隔离特征1004。间隙M出现在翼状部位1014b，且是从第二部位1034b的另一侧起量测至隔离特征1004。间隙L经量测在约0与30nm之间(0<间隙L<30nm)。例如，若间隙L小于0，则毗连接触1034将延伸穿过主动区域1014的齿状部位1014t的左侧边缘，着陆于隔离特征1004上，从而导致接点泄露。另一方面，若间隙L大于30nm，则主动区域1014与主动区域1012之间可能出现漏电流，如图2中所示。因此，若间隙L在约0与30nm之间，则可预防由于主动区域1012与1014的致密排列而导致的漏电流，亦可预防毗连接触1034与隔离特征1004之间的接点泄露。换言之，自毗连接触1034的第二部位1034b至主动区域1014的齿状部位1014t的边界沿第二方向的最小距离(图4中的水平距离)大于0且小于或等于30nm。间隙M经量测在约0与20nm之间(0<间隙M<20nm)。例如，若间隙M小于0，则毗连接触1034将延伸穿过主动区域1014的齿状部位1014t的右侧边缘，着陆于隔离特征1004上，从而导致接点泄露。另一方面，若间隙M大于20nm，则主动区域1014与主动区域1016之间可能出现漏电流。因此，若间隙M在约0与20nm之间，则可预防由于主动区域1014与1016的致密排列而导致的漏电流，亦可预防毗连接触1034与隔离特征1004之间的接点泄露。换言之，自毗连接触1034的第二部位1034b至主动区域1014的翼状部位1014b的边界沿第二方向的最小距离(图4中的水平距离)大于0且小于或等于20nm。毗连接触1034的第二部位1034b着陆于主动区域1014界定的围封体内，毗连接触1034与隔离特征1004之间有足够的间隙。间隙L及间隙M提供了缓冲区域，此区域防止接触与隔离特征发生重叠。接点泄露路径得以减至最小，因为毗连接触1034的第二部位1034b被各侧都有缓冲间隙的主动区域1014所围封。
同样，栅电极1026覆盖在主动区域1016的一部分上，并横跨主动区域1014以形成上拉晶体管PU-1。栅电极1026与主动区域1016之间的重叠区域出现在主动区域1016的翼状部位1016b处。翼状部位1016b与栅电极1026重叠的宽度占栅电极的宽度WG的约0与50％之间(0<重叠区域≤50％)。与主动区域1016相比，栅电极1026有更大一部分着陆于隔离特征1004上。主动区域1016的齿状部位1016t不与栅电极1026重叠。齿状部位1016t定位于栅电极1024与1026之间，且与栅电极1024(PU-2)相隔开一段距离。
仍请参看图4。毗连接触1036使储存节点条SNB对第一反相器的栅电极1026短路。毗连接触1036具有着陆于栅电极1026上的第一部位1036a以及着陆于主动区域1016上的第二部位1036b。毗连接触1036的第一部位1036a持续延伸至第二部位1036b。第一部位1036a与栅电极1026重叠的宽度占栅电极的宽度WG的约30％与100％之间(30％≤重叠区域≤100％)。第一部位1036a边缘与栅电极1026边缘相隔一段距离。
仍请参看图4。毗连接触1036自栅电极1026横跨至主动区域1016。第二部位1036b着陆于翼状部位1016b及齿状部位1016t上。毗连接触1036的第二部位1036b具有一宽度WC，此宽度小于齿状部位1016t与翼状部位1016b的组合宽度WA。第二部位1036b着陆于主动区域1016的此区域内，此区域在毗连接触1036与隔离特征1004之间有足够的间隙。主动区域1014及1016、栅电极1024及1026以及毗连接触1034及1036的排列可视作彼此的反相镜像。
本案以说明为目的而使用6T SRAM位元，但应理解，此示例性实施例同等且有效适用于其他静态随机存取记忆体位元设计。例如，此示例性实施例可在8T或10T静态随机存取记忆体位元设计中实施。
请参看图5，此图绘示依据本揭示案的一些实施例的集成电路结构制作方法100的流程图。此方法始于操作110，其中在半导体基材中形成主动区域。在操作110中形成主动区域的柄状部位、翼状部位以及齿状部位。翼状部位位于柄状部位任一侧，并自柄状部位偏移。齿状部位自翼状部位延伸，且进一步远离柄状部位。随后，执行操作120。形成栅极结构，此栅极结构覆盖在半导体基材上的主动区域上。此方法继续进行操作130，其中层间介电层沉积于栅极结构及主动区域上方。此方法继续进行操作140，其中毗连接触形成于层间介电层中，此毗连接触自栅极结构上方的一位置起延伸至主动区域上方的一位置。以下论述说明了可根据图5中方法100而制造的半导体装置的实施例。尽管下文中将方法100绘示及描述为一系列动作或事件，但将理解，这些动作或事件的绘示次序不应从限制意义理解。例如，一些动作可以不同次序发生，及/或与除了本案绘示及/或描述者之外的其他动作或事件同时发生。此外，并非必需所有绘示动作来实施本案描述的一或更多个态样或实施例。此外，绘示的动作中一或更多者可在一或更多个单独动作及/或阶段中执行。
图6至图11是静态随机存取记忆体位格布局1100沿图2的线AA'的一部分在毗连接触形成制程中各个阶段的横截面视图。
请参看图6及图5中的操作110。半导体基材1002包含硅。或者，半导体基材1002包含锗、硅锗，或其他适合的半导体材料。半导体基材1002可包含其他适合特征或结构。于一些实施方式中，半导体基材1002在用于隔离的整块支撑晶圆上采用形成于绝缘层上方的半导体材料层。此技术及结构称作隔离体上半导体(semiconductor on isolation；SOI)。SOI结构可通过不同技术而形成，包含注氧隔离(separation by implanted oxygen；SIMOX)、搭接与回蚀(bonding and etching back；BESOI)以及区熔再结晶(zone melting andrecrystallization；ZMR)。主动区域1012、1014、1016及1018通过隔离特征1004而定义在半导体基材1002中，且通过隔离特征1004而彼此隔离。隔离特征1004利用适合的技术形成于半导体基材1002中。于一些实施方式中，隔离特征1004可通过浅沟槽隔离(shallow trenchisolation；STI)技术而形成。在替代性实施例中，隔离特征可替代地通过硅局部氧化(local oxidation of silicon；LOCOS)技术而形成。在又一些其他实施例中，STI特征的形成包含：在基材中蚀刻沟槽以及用一或更多个绝缘体材料填充沟槽，如氧化硅、氮化硅，或氧氮化硅。经填充的沟槽可具有多层结构，如利用氮化硅填充沟槽的热氧衬垫层。隔离特征1004形成之后，主动区域1012、1014、1016及1018在半导体基材1002中界定。
请结合图6来参看图4。图6绘示隔离特征1004的一部分与主动区域1014。主动区域1014包含柄状部位1014a以及位于柄状部位1014a任一侧的翼状部位1014b。翼状部位1014b自柄状部位1014a偏移，且齿状部位1014t自翼状部位延伸并进一步移离柄状部位1014a，以产生不规则主动区域1014。
请参看图7及图5中的操作120。栅极结构形成于半导体基材1002之上。栅极结构包含栅极介电层1044及1046(如，氧化硅)及安置在栅极介电层1044及1046上的栅电极1024及1026(如，掺杂多晶硅)。在替代性实施例中，栅极结构替代性地或额外地包含适合电路效能及制造整合的其他材料。例如，栅极介电层1044及1046包含高介电常数介电材料层。栅电极1024及1026包含金属，如铝、铜、钨，或其他适合的导电材料。栅电极1024及1026朝向第一方向，并配置有主动区域1014及1016以形成上拉装置及下拉装置。
仍请参看图7。栅极介电层1044与栅电极1024位于隔离特征1004与主动区域1014的接点上。覆盖在隔离特征1004上的栅极结构大于覆盖在主动区域1014上的栅极结构。更具体而言，栅电极1024(栅极介电层1044)与主动区域1014之间的重叠区域的范围在栅电极1024宽度WG的平方(WG 2)的0与50％之间(0≤重叠区域<50％)。通过使栅极介电层1044与主动区域1014之间的重叠区域减至最小，栅极泄露路径缩小。栅电极1026及位于主动区域1014上方的栅极介电层1046将形成上拉晶体管PU-1。
请参看图8。侧壁间隔物1054a及1054b在栅电极1024与栅极介电层1044的任一侧邻接。侧壁间隔物1056a及1056b在栅电极1026与栅极介电层1046的任一侧邻接。主动区域1014与栅电极1024之间的边界(栅极介电层1044)不触碰侧壁间隔物1054b，但已在栅电极1024(栅极介电层1044)下完全移动。
请参看图9及图5中的操作110。源极及漏极区域1064及1066通过布植主动区域1014而形成。布植期间，杂质被引入源极及漏极区域1064及1066。
请参看图10及图5中的操作130。层间介电层1072沉积于栅极结构及主动区域上方的半导体基材1002上。形成源极/漏极区域1066的触点开口1076。亦形成主动区域1014中的栅电极1024、侧壁间隔物1054b及源极/漏极区域1064的毗连接触开口1074。于一些实施方式中，光阻层(未绘示)形成于层间介电层1072上，随后经图案化以定义毗连接触开口1074与触点开口1076的定位。随后，层间介电层1072根据经图案化的光阻层而经蚀刻，以形成毗连接触开口1074及触点开口1076。
请参看图11及图1中的操作140。形成用于栅电极1024及主动区域1014的毗连接触1034及用于源极/漏极区域1066的触点1032。金属沉积制程可用以在毗连接触开口1074及触点开口1076中填充导电触点材料，如铜、钛、钽、钨、铝，或上述各者的合金。随后，可在半导体基材表面上执行诸如化学机械研磨(chemical mechanical polishing；CMP)制程的平坦化制程，以移除半导体基材表面上形成的多余钨形成，从而提高大体上平坦的半导体基材表面，更佳地用于后续处理步骤。毗连接触1034的第一部位1034a着陆于栅电极1024之上。毗连接触1034的第二部位1034b着陆于主动区域1014的齿状部位1014t之上，如图4所示。随着第一部位1034a延伸至第二部位1034b，毗连接触1034的约5％与40％之间的部位着陆于侧壁间隔物1054b上，而非着陆于隔离特征1004上，以避免毗连接触1034的第一部位1034a与隔离特征1004之间发生接点泄露。毗连接触1034的此过渡部位1034c不与栅电极1024及主动区域1014直接接触。整个毗连接触1034的约10％与60％之间的部位着陆于栅电极1024上。亦即，毗连接触1034的第一部位1034a占据整个毗连接触1034的约10％与60％之间。此比率对于静态随机存取记忆体效能而言是有利的(例如，与利用其他方法相比，毗连接触1034与栅电极1024之间的接触电阻得到改良)。整个毗连接触1034的约10％与80％之间的部位着陆于主动区域1014上。亦即，毗连接触1034的第二部位1034b占据整个毗连接触1034的约10％与80％之间。此比率对于静态随机存取记忆体效能而言是有利的(例如，与利用其他方法相比，毗连接触1034与主动区域1014之间的接触电阻得到改良)。
请参看图12，此图绘示布局1100沿图2的线BB'的横截面视图。包含翼状部位1014b与齿状部位1014t的主动区域1014的宽度WA比毗连接触1034的宽度WC更宽。毗连接触1034的一侧与隔离特征1004相隔达至少间隙L。毗连接触1034的另一侧与隔离特征1004相隔达至少间隙M。形成源极/漏极接触1038以将源极及漏极区域1066电性连接至上层。
请查看图13，此图绘示用以产生上述布局实施例中的一或更多者的处理系统。处理系统800包含处理器802，此处理器可包含中央处理单元、输入/输出电路系统、信号处理电路系统以及挥发性及/或非挥发性记忆体。处理器802接收来自输入装置804的输入，如使用者输入。输入装置804可包含键盘、鼠标、平板、接触敏感表面、尖笔、微音器等中的一或更多者。处理器802亦可接收来自机器可读取永久储存媒体808的输入，如标准单元、单元程序库、模型等。机器可读取永久储存媒体可在处理器802本端，或可在处理器802远端，在此情况下，处理器802与机器可读取永久储存媒体808之间的通信经由网络发生，如电话网络、网际网络、区域网络、广域网络等。机器可读取永久储存媒体808可包含硬盘、磁性储存器、光储存器、非挥发性记忆体储存器等中的一或更多者。机器可读取永久储存媒体808中可包含数据库软件，以用于整理机器可读取永久储存媒体808中储存的数据及指令。处理系统800可包含输出装置806，如显示装置、扬声器等中的一或更多者，用于向使用者输出信息。如上所述，处理器802产生集成电路的布局(例如，如图2中所示布)。此布局可储存在机器可读取永久储存媒体808中。诸如光罩产生器810的一或更多个集成电路制造机器可以本端或经由网络的方式，直接或经由中间处理器(如处理器802)与机器可读取永久储存媒体808通信。于一些实施方式中，光罩产生器810依照机器可读取永久储存媒体808内储存的布局而产生一或更多个光罩，这些光罩将用于集成电路的制造。
于一些实施方式中，布局1100由通过一或更多个处理器而产生的多个遮罩表示以及/或储存在一或更多个非暂时性计算机可读取媒体中。用于表示布局1100的其他格式在各种实施例的范畴内。非暂时性计算机可读取记录媒体的实例包含但不限于外部/可移动及/或内部/内建式储存器或记忆体单元，例如光盘(如数字化通用光盘(DigitalVersatile Disk；DVD))、磁盘(如硬盘)、半导体记忆体(如只读记忆体(Read Only Memory；ROM)、随机存取记忆体(random access memory；RAM)、记忆卡)等中的一或更多者。例如，布局1100由对应于主动区域1012、1014、1016及1018的至少一个第一遮罩、对应于栅电极1022、1024、1026、1028的至少一个第二遮罩以及对应于毗连接触1034及/或源极/漏极接触1038的至少一个第三遮罩表示。
利用此配置，主动区域与栅电极之间缩小的重叠区域使栅极泄露路径减至最小，且毗连接触与隔离特征之间的增大距离防止毗连接触与隔离特征之间发生接点泄露。包含齿状部位的主动区域不规则形状使主动区域中毗连接触所位于的位置加宽，并在毗连接触与隔离特征之间提供缓冲区域。因此，备用电流(Isb)呈现大幅降低，与习用主动区域设计相比降幅为约50％，并在装置操作全程中保持稳定。
于一些实施方式中，集成电路结构包含半导体基材、主动区域、栅电极以及毗连接触。此主动区域朝向第一方向，且具有至少一个齿状部位，此齿状部位在半导体基材中沿第二方向延伸。此栅电极覆盖在主动区域上，并沿第二方向延伸。毗连接触具有位于栅电极上方的第一部位及位于主动区域上方的第二部位。毗连接触的第二部位的一部分着陆于齿状部位上。
于一些实施方式中，主动区域包含柄状部位以及位于柄状部位任一侧并自柄状部位偏移的翼状部位。齿状部位自翼状部位偏移，且远离柄状部位的方向。
于一些实施方式中，沿第二方向自第二部位到齿状部位边界的最小距离大于0，且小于30nm。
于一些实施方式中，沿第二方向自第二部位到翼状部位边界的最小距离大于0，且小于20nm。
于一些实施方式中，翼状部位具有覆盖在栅电极上的一重叠区域。重叠区域具有沿第一方向的第一宽度。栅电极具有沿第一方向的第二宽度。第一宽度大于0且小于第二宽度的50％。
于一些实施方式中，毗连接触的第一部位具有与栅电极重叠的一边缘，并在第二方向延伸。沿第一方向自第一部位边缘到栅电极边界的最小距离大于0，且小于栅电极沿第一方向的宽度的约70％。
于一些实施方式中，毗连接触的第一部位具有一边缘，此边缘与栅电极重叠，并在第一方向延伸。沿第二方向自第一部位边缘到栅电极边界的最小距离大于0，且小于第一部位沿第二方向的宽度的约70％。
于一些实施方式中，集成电路结构进一步包含与栅电极相邻的间隔物。毗连接触中约5％至40％的部分着陆于间隔物上。
于一些实施方式中，毗连接触的第一部位自第二部位偏移。
于一些实施方式中，齿状部位具有凸起侧壁。
于一些实施方式中，集成电路结构包含半导体基材、隔离特征、主动区域、栅电极以及毗连接触。隔离特征位于半导体基材中。主动区域在半导体基材中朝向第一方向。栅电极覆盖在主动区域及隔离特征上，并朝向第二方向。主动区域与栅电极之间的重叠区域具有沿第一方向测得的第一宽度。栅电极具有沿第一方向测得的第二宽度。第一宽度小于第二宽度的一半。毗连接触电性连接栅电极与主动区域。
于一些实施方式中，主动区域具有柄状部位、位于柄状部位任一侧的翼状部位以及自翼状部位延伸的齿状部位。
于一些实施方式中，翼状部位自柄状部位偏移。
于一些实施方式中，与翼状部位相比，齿状部位进一步远离柄状部位。
于一些实施方式中，齿状部位具有弯曲侧壁。
于一些实施方式中，一种配置集成电路布局的方法使用处理器。此方法包含使用处理器来产生一主动区域，此主动区域包含柄状部位、位于柄状部位任一侧上且自柄状部位偏移的翼状部位以及自翼状部位延伸且与翼状部位相比更远离柄状部位的齿状部位；使用处理器来产生一栅极结构，此栅极结构与主动区域重叠；使用处理器来产生一毗连接触，此毗连接触自栅极结构上方的第一部位延伸至主动区域上方的第二部位；产生一组指令，以用于基于集成电路布局制造一集成电路；及将此组指令储存在非暂时性机器可读取储存媒体中。
于一些实施方式中，执行产生毗连接触的步骤，以使得毗连接触与主动区域的齿状部位重叠。
于一些实施方式中，执行产生毗连接触的步骤，以使得主动区域的齿状部位中的一区域不被毗连接触覆盖。
于一些实施方式中，执行产生栅极结构及主动区域的步骤，以使得重叠区域在主动区域与栅极结构之间的宽度小于栅极结构宽度的一半。
于一些实施方式中，此方法进一步包含使用处理器来产生与主动区域的柄状部位重叠的源极/漏极接触。
前述内容概括数个实施例的特征，以使得熟悉此技术者可理解本揭示案的态样。彼等熟悉此技术者应理解，其可将本揭示案用作设计或修饰其他制程与结构的基础，以实现与本案介绍的实施例相同的目的及/或获得相同的优势。彼等熟悉此技术者亦应认识到，此种同等构成不脱离本揭示案的精神与范畴，且这些构成可在本案中进行各种变更、替换以及改动，而不脱离本揭示案的精神及范畴。

Claims (1)

1.一种集成电路结构，其特征在于，包含：
一半导体基材；
一主动区域，朝向一第一方向，且包含至少一个齿状部位，该齿状部位在该半导体基材中沿一第二方向延伸；
一栅电极，覆盖在该主动区域上，并沿该第二方向延伸；以及
一毗连接触，具有位于该栅电极上方的一第一部位及位于该主动区域上方的一第二部位，其中该毗连接触的该第二部位的一部分着陆于该齿状部位上。
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