CN109427408B - 用于物理不可克隆功能安全的otp存储器单元 - Google Patents

Abstract

本文公开了用于物理不可克隆功能(PUF)安全的OTP存储器单元。OTP(一次性可编程)存储器单元的编程元件中的栅极氧化物击穿可以广泛地变化。OTP存储器单元阵列中编程的存储器单元的导电性的所得到的大的变化被用于PUF(物理不可克隆功能)。描述了一种从OTP存储器单元阵列获取PUF值的方法。

Description

用于物理不可克隆功能安全的OTP存储器单元

技术领域

本发明涉及OTP(一次性可编程)存储器单元及其存储器阵列，并且具体地涉及使用阵列中的OTP存储器单元的可编程性的固有变化以用于PUF(物理不可克隆功能)安全。

背景技术

一些半导体器件参数的随机可变性已经被用于或者被考虑用于安全应用。这些参数包括MOSFET(金属氧化物半导体场效应晶体管)的阈值电压V_T、导通电流和金属电阻。然而，由于诸如热载流子注入(HCI)、时间相关电介质击穿(TDDB)、电迁移(EM)等各种半导体机制，这些参数随时间的恒定性是有问题的并且相应地可以引起半导体器件中的PUF的劣化。此外，随着半导体工艺控制的不断改进，工艺变化减少，使得基于这些参数的PUF信号越来越难以区分。

因此，期望的是一种随着PUF信号而变化的半导体器件参数，该PUF信号基于不太可能随时间而劣化的那个参数。本发明提供了可以用于生成不太可能改变的PUF信号的这样的半导体器件参数。

发明内容

本发明提供了一种具有阵列OTP(一次性可编程)存储器单元的集成电路。每个OTP存储器单元通过破坏OTP存储器单元中的栅极氧化物层而可编程。OTP存储器单元的阵列具有的大约一半的存储器单元响应于OTP存储器单元阵列中的栅极氧化物层变化而被编程。OTP存储器单元的阵列响应于输入信号而发送阵列的编程的存储器单元的内容作为输出信号。输入信号形成到集成电路的PUF(物理不可克隆功能)质询信号，并且输出信号形成对质询信号的PUF(物理不可克隆功能)响应信号。

本发明还提供了一种具有OTP存储器单元的阵列的集成电路，其中每个OTP存储器单元具有用于对存储器单元进行编程的栅极氧化物。该阵列具有的大约一半的存储器单元通过以下步骤而作为编程的单元：利用第一电压对OTP存储器单元的阵列进行初始编程，第一电压被预定为对大约一半的存储器单元进行编程；验证初始编程的存储器单元的状态，以将初始编程的存储器单元分成编程的存储器单元和未编程的存储器单元；对编程的存储器单元进行重新编程；验证重新编程的存储器单元的状态，以将重新编程的存储器单元分成良好编程的存储器单元和弱编程的存储器单元；以及针对弱编程的存储器单元重复重新编程步骤。响应于OTP存储器单元中的栅极氧化物变化的编程的OTP存储器单元和未编程的OTP存储器单元的所得到的模式形成PUF信号。

本发明进一步提供了一种在具有OTP存储器单元阵列的集成电路中的操作方法。该方法具有以下步骤：以一组电信号的形式接收PUF质询信号；利用OTP存储器单元阵列的内容进行响应，OTP存储器单元阵列具有的大约一半的存储器单元响应于阵列中的OTP存储器单元中的栅极氧化物变化而被编程；以及传输OTP存储器单元阵列的内容。传输的内容对应于对PUF质询信号的PUF响应信号。

通过考虑以下详细描述和附图，本发明的其他目的、特征和优点将变得明显，其中相同的附图标记在整个附图中表示相似的特征。

附图说明

图1A是典型的OTP存储器单元的代表性的截面侧视图；图1B示出了这样的OTP存储器单元的阵列。

图2表示了根据本发明的一个实施例的用于对阵列中的大约一半的OTP存储器单元进行编程的步骤的处理流程。

图3示出了根据本发明的一个实施例的在对OTP存储器单元阵列的适当编程之后的单元电流分布的示例。

图4是在图2编程完成之后的存储器阵列中的编程的存储器单元和未编程的存储器单元的位置的表示。

图5示出了根据本发明的用于PUF集成电路的质询信号和响应信号的通用交换。

具体实施方式

本发明使用OTP存储器单元中的栅极氧化物的击穿以用于PUF信号的生成。由于氧化物的厚度以及氧化物的形状和质量的随机性，氧化物击穿在阵列中的单元上是高度可变的。一旦氧化物已被击穿，它保持其状态而没有太多变化。在足够低的读取操作电压下，未击穿的氧化物也可以保持其状态而不会随时间而劣化。

图1A以截面侧视图示出了广义的双晶体管OTP存储器单元的示例。存储器单元具有传输MOSFET(金属氧化物半导体场效应晶体管)和第二(MOSFET)晶体管的形式的可编程元件。传输或选择晶体管通过栅电极17从位于P导电性的半导体本体12中的两个N+源极/漏极区域13和14稍微移开并且跨越这两个N+源极/漏极区域13和14来形成。诸如电极17等栅电极可以由很多不同的导电材料形成，包括例如掺杂多晶硅、金属(诸如钨和钽)、金属和硅(多晶或单晶)的合金以及其他材料以及半导体加工领域公知的材料组合。被称为栅极氧化物的薄的绝缘氧化物层19将本体12以及N+区域13和14与作为读取字线WR的一部分的栅电极17分开。两个源极/漏极区域13和14以及栅电极17针对传输晶体管而在本体12的顶部上限定沟道区域。N+源极/漏极区域13连接到位线BL，并且N+源极/漏极区域14形成第二MOSFET晶体管(可编程元件)的源极/漏极区域。电浮置的第二N+源极/漏极区域15是第二MOSFET晶体管的一部分，第二MOSFET晶体管具有的栅电极16从两个N+源极/漏极区域14和15稍微移开并且跨越这两个N+源极/漏极区域14和15。栅电极16是编程字线WP的一部分。薄的绝缘栅氧化层18将本体12以及N+区域14和15与栅电极16分开。两个源极/漏极区域14和15以及栅电极16针对可编程元件而在本体12的顶部上限定沟道区域。

不同的双晶体管OTP存储器单元结构的进一步细节没有示出，但是可以在很多参考文献中找到，诸如美国专利号7,471,540和7,623,368，该两个专利转让给本受让人并且出于所有目的通过引用并入本文。

图1B示出了作为较大的单元阵列的一部分并且用于解释阵列中的存储器单元的编程的示例性的OTP存储器单元阵列。阵列中示出了六个存储器单元，其具有三条垂直位线BL1至BL3和两对水平字线：读取字线WR1至WR2和编程字线WP1至WP2。应当注意，“垂直”和“水平”是指用于更好地解释存储器单元阵列的绘图方向。每个OTP存储器单元具有的传输晶体管的栅电极连接到WR线，并且其编程元件晶体管的栅电极连接到WP线。成对的存储器单元共同连接到位线。因此，存储器单元C11和C21共同连接到位线BL1。如上所述，编程元件晶体管的一个源极/漏极悬置并且被示出为没有连接。另一源极/漏极也是存储器单元的传输晶体管的源极/漏极。

附图示出，三个存储器单元C11、C22和C23已经被编程。为了对存储器单元进行编程，所选择的编程字线WP升高到某个高的正电压Vpp，所选择的单元的读取字线WR被设置为大约二分之一Vpp的电压，其被称为Vpp2，并且所选择的存储器单元的位线BL被设置为接地，0伏特。在图2的示例中，被选择用于编程的单元是存储器单元C12。附图中没有示出电压源(在这种情况下为接地)和选择晶体管(典型地在将所选择的存储器单元连接到电压源以进行编程的解码器电路中)。在一个示例中，编程字线WP1上的电压升高到+6.5伏，针对传输晶体管的栅电极的读取字线WR1升高到+3.0V，并且位线BL2设置为接地，0伏。编程电流源或宿向所选择的存储器单元提供编程电流Ipgm。

当所选择的存储器单元的位线被设置为0伏时，针对其他单元的位线被设置为Vpp2以防止通过编程的存储器单元(在这个示例中为C11)的泄漏或者防止扰乱未编程的存储器单元(在这个示例中为C13)，这些存储器单元全部连接到与所选择的单元相同的编程字线。针对未选择的存储器单元(在这个示例中为单元C21、C22和C23)的编程字线和读取字线被设置为0伏。注意，所有电压都是0或正值。

在读取存储器单元的逻辑状态时，所选择的存储器单元的MOSFET编程元件的栅电极升高到通常在0到2.5伏之间的小的正电压，而所选择的存储器单元的位线被设置为接地。MOSFET传输晶体管的栅电极也导通，并且流过所选择的存储器单元的位线电流决定单元的逻辑状态。如果所选择的存储器单元已经被编程，则应当有确定的位线电流；如果单元还没有被编程，则应当没有电流，除了或许小的泄漏电流。

取决于单元是否已被编程，每个存储器单元存储信息位，“1”或“0”。位的值与单元是否被编程之间的特定对应关系是任意定义的。如上所述，通过编程元件的栅极16与其本体12和源极/漏极区域14之间的大的电压来执行编程，这引起编程元件的栅极氧化物18的击穿或破裂。随着栅极氧化物18的击穿，穿过栅极氧化物18形成导电插塞，以在栅电极16与N+源极/漏极区域14和/或下面的本体12之间形成编程连接。由于单元通过建立电连接来被编程，所描述的存储器单元有时被称为“反熔丝”OTP单元。

OTP存储器单元的问题在于编程的连接的质量的可变性。随着不受欢迎的降低的导电性，栅极氧化物击穿能够广泛地变化，并且导致阵列的编程的存储器单元的导电性的巨大变化。利用所选择的编程的存储器单元的栅极上的特定读取电压，位线电流根据由存储器单元的编程元件的栅极氧化物的破裂而形成的导电插塞的质量而变化。如果编程的连接是良好的，即，导电插塞在读取电路中提供低电阻(或阻抗)，则在读取操作期间位线电流为高。如果编程的连接不良，即，导电插塞在读取电路中提供高电阻，则位线电流为低。本发明利用氧化物击穿的栅极的这种可变性以用于PUF(物理不可克隆功能)集成电路。因此，标准的反熔丝OTP存储器单元阵列被用作PUF的基础。利用施加到所有阵列单元的预定电压和脉冲数目来执行总括的编程操作，其步骤在图2中示出。该电压针对特定的半导体工艺技术是预定的，使得存储器单元阵列中的大约一半的位被编程为“1”。其他位保持未编程(“0”)。当然，“1”与编程的单元以及“0”与未编程的单元的关联关系是任意的，并且可以很好地颠倒。“1”和“0”的模式、或者更精确地说是编程的单元和未编程的单元被用作PUF指纹。

用于对阵列中的大约一半的存储器单元进行编程的编程电压和脉冲数目通过电特性来被预先确定。图3的曲线是在单元阵列完成适当编程之后的单元电流分布的示例。如图所示，利用5.25V的电压进行编程持续5μs并且重复5次。结果是阵列中的一半的存储器单元保持未编程状态，如图的左侧的标绘的垂直线所示，并且一半的存储器单元被编程，如图的右侧的标绘的上升线所示。最弱的编程的单元的电流幅度与未编程的单元的电流幅度(其理想地应当为零)显著分离，如编程的存储器单元与未编程的单元的垂直线的右侧的水平分离所示。这种差异允许OTP存储器单元阵列的电子电路清楚地区分编程的单元与未编程的单元。图4是OTP存储器单元阵列的如上所述已被编程的一部分的表示。左边的图将编程的和未编程的存储器单元示出为垂直布置的不同阴影元件。右方的图是左边的图的“放大”或扩大，以更好地说明编程的和未编程的各个存储器单元。

其步骤在图2中示出的程序处理流程对阵列的所有OTP存储器单元进行操作。处理流程从步骤31开始以检查阵列中的所有坏单元，即，在制造过程中已经被编程的故障单元。这些单元被筛选出来，即，从随后的编程过程中被排除。然后在足够低以便并不在一个脉冲中对阵列的所有单元进行编程的预定的编程电压下执行第一编程步骤32。一旦执行了第一编程步骤32，则执行第一验证读取操作步骤33，以将已经变为编程的单元与在步骤32之后保持未编程的单元分开。读取电压被设置为足够高以揭露所有编程的位，包括被弱编程的那些编程的位。在一个示例中，读取电压被设置为2.5V，并且每个单元的电流根据5μA的预定值被测试。如果通过正在被读取的单元的电流高于预定值，则该单元被认为编程。如果该电流低于预定值，则该单元被认为未编程。根据验证读取步骤33而被编程的那些单元通过步骤34来接收附加脉冲，以确保该单元被真正编程。未通过读取验证的那些单元通过步骤37来被认为是未编程的(“0”)并且不接收另外的脉冲。

在编程步骤34中，利用大于步骤32的预定编程电压的电压来对通过步骤33被认为编程的那些单元进行编程，以固化那些存储器单元的编程。编程电压的幅度和编程脉冲的持续时间取决于用于制造OTP存储器单元阵列的特定OTP存储器单元结构和半导体工艺。一个示例性组的编程值具有脉冲宽度为5μs的6.5V的编程电压。

在步骤34之后，执行第二验证读取步骤35。利用预定电压(例如，2.0V)读取单元，该预定电压提供余裕以将良好地编程的单元与弱编程的单元分开。在这个示例中，读取电压是2.0V，比步骤33的读取电压低0.5V。降低的读取电压确保针对弱编程的存储器单元(即，带有具有高电阻/阻抗的导电插塞的那些存储器单元)的降低的位线电流，并且导致这些单元在读取步骤35中失败。失败的存储器单元返回到步骤34以继续编程，直到单元被良好地编程并且满足步骤35的标准。对于已经通过步骤35的测试的单元，单元转到步骤36而没有进一步的编程。

在所有的编程的单元已经满足由步骤35设置的标准之后，单元的编程已经完成(步骤36)。然后，在步骤38的条件下读取所有编程的和未编程的单元，其中读取电压介于步骤33和步骤35的读取电压之间，在这个示例中为2.3V(和5μA的位线单元电流界限(cut-off))。在这个中间读取电压下，针对要被读取为编程的(通过前一段的操作被良好地编程的)或者未编程的存储器单元存在一定的余裕。通过可选步骤39，由该步骤38读出的位形成PUF信号，并且OTP存储器单元阵列被锁定以免进一步编程。

在上面的描述中，读取电压在步骤33、步骤35和步骤38中变化，其中所选择的存储器单元的位线单元电流根据相同的值被测试。可替代地，电路参数可以针对各读取操作而被不同地使用。例如，针对读取操作和感测的电压，固定电流可以被驱动通过所选择的存储器单元。当然，关于OTP存储器单元阵列的电路系统必须改变，以适应不同操作和不同参数的感测。

应当注意，在前进到下一操作或步骤之前，已经在对所有相关存储器单元执行的操作或步骤方面描述了处理流程。图2也可以用于描述对单个存储器单元重复地执行直到从所有编程的存储器单元和未编程的存储器单元记录了PUF信号的处理流程。还应当理解，用于PUF信号的存储器单元阵列不必是单独的阵列，而可以是较大的OTP存储器单元阵列的子集。

在PUF术语中，来自OTP存储器单元阵列的位是对存储器阵列提出的质询的响应。由于阵列中每个单元的栅极氧化物击穿的不可预测性，在位数足够大的情况下，即使相同的存储器单元阵列也不会产生相同的响应。可以使用至少128位来产生相当安全的PUF信号。因此，进入保持阵列的集成电路中以读取阵列的内容的信号以对阵列和集成电路唯一的模式(即，PUF(物理不可克隆功能))生成至少128位的响应。

编程的OTP存储器单元阵列允许制造具有PUF功能的集成电路。例如，PUF集成电路可以被包含到像信用卡或借记卡那样简单的设备中，或者像计算机系统一样复杂的设备中。图5示出了PUF集成电路如何在一般水平上运行。作为设备或系统的一部分的集成电路接收PUF质询信号并且发送回包括编程的OTP存储器阵列的内容的PUF响应信号。例如，PUF集成电路可以用于认证和加密密码的密钥生成。所描述的编程的OTP存储器单元依赖于半导体参数，该半导体参数是随机的但是稳定的物理效应。编程的OTP存储器单元阵列是唯一的、稳定的，具有低的实现成本和低的建模风险。

已经出于说明和描述的目的呈现了本发明的这种描述。其目的不是穷举或将本发明限制到所描述的精确形式，并且鉴于上述教导，很多修改和变化是可能的。选择和描述实施例是为了最好地解释本发明的原理及其实际应用。本描述将使得本领域其他技术人员能够在各种实施例中和以适合于特定用途的各种修改来最佳地利用和实践本发明。本发明的范围由所附权利要求限定。

Claims (22)

1.一种集成电路，包括：

一次性可编程OTP存储器单元的阵列，每个OTP存储器单元通过破坏所述OTP存储器单元中的栅极氧化物层而可编程，所述OTP存储器单元的阵列包括响应于所述OTP存储器单元的阵列中的栅极氧化物层变化而被编程的所述OTP存储器单元的子集，所述OTP存储器单元的阵列响应于输入信号而发送所述OTP存储器单元的阵列的编程的所述OTP存储器单元的子集的内容作为输出信号；以及

编程电路，被耦合到所述OTP存储器单元的阵列，所述编程电路被配置为产生具有不同的电压值的多个电压脉冲、并且将所述多个电压脉冲施加到所述OTP存储器单元的编程字线，以用于对所述OTP存储器单元进行编程并且对编程的所述OTP存储器单元进行至少一次重新编程，

其中所述输入信号形成到所述集成电路的物理不可克隆功能PUF质询信号，并且所述输出信号形成对所述质询信号的物理不可克隆功能PUF响应信号。

2.根据权利要求1所述的集成电路，其中所述PUF响应信号包括至少128位。

3.根据权利要求2所述的集成电路，其中所述OTP存储器单元的阵列包括较大的OTP存储器单元的阵列的子集。

4.根据权利要求3所述的集成电路，其中所述OTP存储器单元中的每个OTP存储器单元包括双晶体管OTP存储器单元。

5.根据权利要求1所述的集成电路，其中所述OTP存储器单元的阵列包括较大的OTP存储器单元的阵列的子集。

6.根据权利要求1所述的集成电路，其中所述OTP存储器单元中的每个OTP存储器单元包括双晶体管OTP存储器单元。

7.一种具有OTP存储器单元的阵列的集成电路，每个OTP存储器单元具有用于编程所述OTP存储器单元的栅极氧化物，所述阵列包括通过以下步骤而被编程的所述OTP存储器单元的子集：

利用第一编程电压，对所述OTP存储器单元的阵列进行初始编程，所述第一编程电压被预定为对所述OTP存储器单元的子集进行编程；

验证初始编程的OTP存储器单元的状态，以将所述初始编程的OTP存储器单元分成编程的OTP存储器单元和未编程的OTP存储器单元；

利用第二编程电压，对所述编程的OTP存储器单元进行重新编程，所述第二编程电压大于所述第一编程电压；

验证重新编程的OTP存储器单元的状态，以将所述重新编程的OTP存储器单元分成良好编程的OTP存储器单元和弱编程的OTP存储器单元；以及

针对所述弱编程的OTP存储器单元，重复所述重新编程步骤，

其中响应于所述OTP存储器单元中的栅极氧化物变化的所述编程的OTP存储器单元和所述未编程的OTP存储器单元的模式形成物理不可克隆功能PUF信号。

8.根据权利要求7所述的集成电路，其中验证所述初始编程的OTP存储器单元的状态的步骤包括：

在第一读取操作中，根据第一组预定参数值来测试每个OTP存储器单元的性能，以确定所述OTP存储器单元是编程的还是未编程的。

9.根据权利要求8所述的集成电路，其中验证所述重新编程的OTP存储器单元的状态的步骤包括：

在第二读取操作中，根据第二组预定参数值来测试每个OTP存储器单元的性能，以确定所述OTP存储器单元是良好编程的还是弱编程的。

10.根据权利要求9所述的集成电路，其中根据所述第一组预定参数值来测试每个OTP存储器单元的性能以确定所述OTP存储器单元是编程的还是未编程的步骤包括：

利用第一读取电压，根据第一预定电流值来测试每个OTP存储器单元的单元电流，高于所述第一预定电流值的电流幅度指示编程的OTP存储器单元，并且低于所述第一预定电流值的电流幅度指示未编程的OTP存储器单元。

11.根据权利要求10所述的集成电路，其中利用第一读取电压根据所述第一预定电流值来测试每个OTP存储器单元的单元电流的步骤包括：

利用2.5V的所述第一读取电压根据5μA的所述第一预定电流值来测试每个OTP存储器单元的单元电流。

12.根据权利要求9所述的集成电路，其中根据所述第二组预定 参数值来测试每个OTP存储器单元的性能以确定所述OTP存储器单元是良好编程的还是弱编程的步骤包括：

利用第二读取电压，根据第二预定电流值来测试每个OTP存储器单元的单元电流，高于所述第二预定电流值的电流幅度指示良好编程的OTP存储器单元，并且低于所述第二预定电流值的电流幅度指示弱编程的OTP存储器单元。

13.根据权利要求12所述的集成电路，其中利用第二读取电压根据所述第二预定电流值来测试每个OTP存储器单元的单元电流的步骤包括：

利用2.0V的所述第二读取电压根据5μA的所述第二预定电流值来测试每个OTP存储器单元的单元电流。

14.根据权利要求12所述的集成电路，其中所述步骤进一步包括：

利用介于所述第一读取电压和所述第二读取电压中间的读取电压，根据第三预定电流值来读取每个OTP存储器单元的状态，以确定响应于所述OTP存储器单元中的栅极氧化物变化的编程的OTP存储器单元和未编程的OTP存储器单元的所述模式。

15.根据权利要求14所述的集成电路，其中利用介于所述第一读取电压和所述第二读取电压中间的读取电压来读取每个OTP存储器单元的状态的步骤包括：

利用2.3V的所述读取电压根据5μA的所述第三预定电流值来读取每个OTP存储器单元的状态。

16.根据权利要求9所述的集成电路，其中在根据所述第二组预定 参数值来测试每个OTP存储器单元的性能以确定所述OTP存储器单元是良好编程的还是弱编程的步骤中，所述第二组预定 参数值关于所述第一组预定 参数值来被选择，以便在针对所述弱编程的OTP存储器单元重复所述重新编程步骤的步骤之后，提供介于所述未编程的OTP存储器单元的性能与所述弱编程的OTP存储器单元的性能之间的性能余裕。

17.根据权利要求16所述的集成电路，其中所述步骤进一步包括：

利用第三组参数值来读取每个OTP存储器单元的状态，所述第三组参数值关于所述第一组预定 参数值和所述第二组预定 参数值来被确定，使得在未编程的OTP存储器单元的性能与在所述第三组参数值下的OTP存储器单元的性能之间存在余裕，并且在编程的OTP存储器单元的性能与在所述第三组参数值下的OTP存储器单元的性能之间存在余裕。

18.根据权利要求7所述的集成电路，其中所述步骤进一步包括：

在对所述OTP存储器单元的阵列进行初始编程的步骤之前，筛选出所述OTP存储器单元的阵列中的一个或多个无功能OTP存储器单元。

19.一种操作集成电路的方法，所述方法包括：

将具有不同电压值的多个电压脉冲施加到所述集成电路的一次性可编程OTP存储器单元的阵列中的至少一个OTP存储器单元的编程字线，以用于对所述至少一个OTP存储器单元进行编程并且对至少一个编程的所述OTP存储器单元进行一次或多次重新编程，所述OTP存储器单元的阵列包括响应于所述OTP存储器单元的阵列中的栅极氧化物层变化而被编程的所述OTP存储器单元的子集；

在所述OTP存储器单元的阵列处，接收包括一组电信号的物理不可克隆功能PUF质询信号；以及

响应于所述PUF质询信号，发送被编程的所述OTP存储器单元的子集的内容作为输出信号，

其中所述输出信号形成对所述PUF质询信号的PUF响应信号。

20.根据权利要求19所述的方法，其中编程的所述OTP存储器单元的子集的所述内容包括至少128位。

21.根据权利要求19所述的方法，其中所述PUF质询信号包括m位，并且所述PUF响应信号包括n位。

22.根据权利要求21所述的方法，其中所述PUF响应信号的所述n位包括至少128位。

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