TWI715850B - 用於程式化積體電路中otp記憶體單元之方法及裝置 - Google Patents

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Abstract

一OTP(一次可程式化)記憶體單元之程式化元件中之閘極氧化物崩潰可廣泛地變化。將在一OTP記憶體單元陣列中之經程式化記憶體單元之導電性上所得的大幅變化用於一PUF(物理不可複製功能)。闡述一種自一OTP記憶體單元陣列獲得一PUF值之方法。

Description

用於程式化積體電路中OTP記憶體單元之方法及裝置
本發明係關於OTP(一次可程式化)記憶體單元及其記憶體陣列，且特定而言，係關於將一陣列中之OTP記憶體單元之可程式性之固有變化用於PUF(物理不可複製功能)安全。
某些半導體裝置參數之隨機可變性已被用於或被考量用於安全應用。此等參數包含MOSFET(金屬氧化物半導體場效電晶體)之臨限電壓VT、接通電流及金屬電阻。然而，由於各種半導體機制(諸如熱載子注入(HCI)、時間相依介電質崩潰(TDDB)、電子遷移(EM))，因此此等參數隨時間之恆定性係成問題的且相應地可導致半導體裝置中之PUF之一劣化。此外，隨著半導體處理程序控制之不斷改良，處理程序變化減少，從而使基於此等參數之PUF信號變得愈來愈難以區分。
因此，期望一半導體裝置參數，該半導體裝置參數可隨基於彼參數之PUF信號變化，該等PUF信號不可能隨時間劣化。本發明提供可用於產生不可能改變之PUF信號之此一半導體裝置參數。
本發明提供一種積體電路，其具有一OTP(一次可程式化)記憶體單元陣列。可藉由使每一OTP記憶體單元中之一閘極氧化物層破裂而程式化該OTP記憶體單元。回應於該OTP記憶體單元陣列中之閘極氧化物層變化，該OTP記憶體單元陣列中之該等記憶體單元之大約一半被程式化。該OTP記憶體單元陣列回應於輸入信號而發送該陣列之該等經程式化記憶體單元之內容作為輸出信號。該等輸入信號形成至該積體電路之一PUF(物理不可複製功能)查問信號且該等輸出信號形成對該查問信號之一PUF(物理不可複製功能)回應信號。
本發明亦提供一種積體電路，其具有一OTP記憶體單元陣列，每一OTP記憶體單元具有一閘極氧化物以用於程式化該記憶體單元。藉由以下步驟，該陣列中之該等記憶體單元之大約一半被程式化：最初利用一第一電壓來程式化該OTP記憶體單元陣列，該第一電壓經預定以程式化該等記憶體單元之大約一半；驗證該等最初經程式化記憶體單元之狀態以將該等最初經程式化記憶體單元分離成經程式化記憶體單元及未經程式化記憶體單元；重新程式化該等經程式化記憶體單元；驗證該等經重新程式化記憶體單元之狀態以將該等經重新程式化記憶體單元分離成經良好程式化記憶體單元及經弱程式化記憶體單元；及針對該等經弱程式化記憶體單元重複該重新程式化步驟。回應於該等OTP記憶體單元中之閘極氧化物變化而得到的經程式化OTP記憶體單元及未經程式化OTP記憶體單元之所得型樣形成一PUF信號。
本發明進一步提供一種在具有一OTP記憶體單元陣列之一積體電路中之操作方法。該方法具有以下步驟：接收呈一組電信號之形式之一PUF查問信號；以該OTP記憶體單元陣列之內容來進行回應，回應於 該OTP記憶體單元陣列中之該等OTP記憶體單元中之閘極氧化物變化，該陣列中之該等記憶體單元之大約一半被程式化；及傳輸該OTP記憶體單元陣列之該等內容。該等所傳輸內容對應於對該PUF查問信號之一PUF回應信號。
在考量以下詳細說明及隨附圖式後將明瞭本發明之其他目標、特徵及優點，其中貫穿各圖，相似參考名稱表示相似特徵。
12:半導體主體/主體/下伏主體
13:N+源極/汲極區域/N+區域/源極/汲極區域
14:N+源極/汲極區域/N+區域/源極/汲極區域
15:第二N+源極/汲極區域/N+源極/汲極區域/N+區域/源極/汲極區域
16:閘極電極/閘極
17:閘極電極/電極
18:薄絕緣閘極氧化物層/閘極氧化物
19:薄絕緣氧化物層
31:步驟
32:第一程式化步驟/步驟
33:第一驗證讀取操作步驟/驗證讀取步驟/步驟
34:程式化步驟/步驟
35:第二驗證讀取步驟/讀取步驟/步驟
36:步驟
37:步驟
38:步驟
39:選用步驟
BL1:垂直位元線/位元線
BL2:垂直位元線/位元線
BL3:垂直位元線
C11:記憶體單元/經程式化記憶體單元
C12:記憶體單元
C13:未經程式化記憶體單元
C21:記憶體單元/單元
C22:記憶體單元/單元
C23:記憶體單元/單元
Ipgm:程式化電流
WP:程式化字線
WP1:程式化字線
WP2:程式化字線
WR:讀取字線
WR1:讀取字線
WR2:讀取字線
圖1A係一典型OTP記憶體單元之一代表性剖面側視圖；圖1B圖解說明此等OTP記憶體單元之一陣列。
圖2表示根據本發明之一項實施例之用以程式化一陣列中之OTP記憶體單元之大約一半之步驟的一處理程序流程。
圖3展示根據本發明之一項實施例之在對OTP記憶體單元陣列進行一恰當程式化之後的一單元電流分佈之一實例。
圖4係在完成一圖2程式化之後的經程式化記憶體單元及未經程式化記憶體單元在一記憶體陣列中之位置之一表示。
圖5圖解說明根據本發明之PUF積體電路之查問信號及回應信號之一個一般化交換。
本發明使用OTP記憶體單元中之閘極氧化物之崩潰來產生PUF信號。由於氧化物之厚度以及氧化物之形狀及品質之隨機性質，因此氧化物崩潰在陣列中之單元上係高度可變的。一旦氧化物已崩潰，其便維持其狀態而無很大改變。在一充分低讀取操作電壓下，未破損氧化物亦可維持其狀態而不會隨時間降級。
圖1A以一剖面側視圖展示一個一般化雙電晶體OTP記憶體單元之一實例。記憶體單元具有一傳送MOSFET(金屬氧化物半導體場效電晶體)及呈一第二(MOSFET)電晶體之形式之一可程式化元件。傳送電晶體或選擇電晶體由一閘極電極17形成，該閘極電極自位於P導電性之一半導體主體12中之兩個N+源極/汲極區域13及14稍微移出且橫跨該兩個N+源極/汲極區域。閘極電極(諸如電極17)可由諸多不同導電材料(例如，包含經摻雜多晶矽、金屬(諸如鎢及鉭)、金屬與矽(多晶或單晶)之合金以及半導體處理領域中眾所周知之其他材料及材料組合)形成。被稱作一閘極氧化物之一薄絕緣氧化物層19將主體12以及N+區域13及14與閘極電極17分離，該閘極電極係一讀取字線WR之一部分。兩個源極/汲極區域13及14以及閘極電極17針對傳送電晶體而在主體12之頂部上界定一通道區域。N+源極/汲極區域13連接至一位元線BL且N+源極/汲極區域14形成一第二MOSFET電晶體(可程式化元件)之一源極/汲極區域。一第二N+源極/汲極區域15(其係電浮動的)係第二MOSFET電晶體之一部分，該第二MOSFET電晶體具有一閘極電極16，該閘極電極自兩個N+源極/汲極區域14及15稍微移出且橫跨該兩個N+源極/汲極區域。閘極電極16係程式化字線WP之一部分。一薄絕緣閘極氧化物層18將主體12以及N+區域14及15與閘極電極16分離。兩個源極/汲極區域14及15以及閘極電極16針對可程式化元件而在主體12之頂部上界定一通道區域。
不同雙電晶體OTP記憶體單元結構之其他細節未展示，但可在諸多參考(諸如美國專利第7,471,540號及第7,623,368號，該兩者受讓於本發明受讓人且出於所有目的以引用之方式併入)中找到。
圖1B展示OTP記憶體單元之一例示性陣列，該例示性陣列 係一較大單元陣列之一部分且用於解釋一陣列中之記憶體單元之程式化。在陣列中展示六個記憶體單元，具有三個垂直位元線BL1至BL3以及兩對水平字線一讀取字線WR1至WR2及程式化字線WP1至WP2。應注意，「垂直」及「水平」係指用以較佳解釋記憶體單元陣列之圖式方向。每一OTP記憶體單元使其傳送電晶體之閘極電極連接至一WR線且使其程式化元件電晶體之閘極電極連接至一WP線。記憶體單元對共同連接至位元線。因此，記憶體單元C11及C21共同連接至位元線BL1。如上文所闡述，程式化元件電晶體之一個源極/汲極係左浮動的且展示為不具有一連接。另一源極/汲極亦係記憶體單元之傳送電晶體之一源極/汲極。
圖式展示三個記憶體單元C11、C22及C23已被程式化。為程式化一記憶體單元，將所選擇單元之程式化字線WP升高至某一高正電壓Vpp、將所選擇單元之讀取字線WR設定為約一半Vpp(稱作Vpp2)之一電壓且將所選擇記憶體單元之位元線BL設定為接地0伏特。在圖2之實例中，被選擇用於程式化之單元係記憶體單元C12。圖式未展示一電壓源(在此情形中，接地)及選擇電晶體，該(等)選擇電晶體通常在一解碼器電路中，該解碼器電路將所選擇記憶體單元連接至電壓源以用於程式化。在一項實例中，將程式化字線WP1之電壓升高至+6.5伏特、將傳送電晶體之閘極電極之讀取字線WR1升高至+3.0V且將位元線BL2設定為接地0伏特。一程式化電流源或槽將一程式化電流Ipgm提供至所選擇記憶體單元。
儘管將所選擇記憶體單元之位元線設定為0伏特，但將其他單元之位元線設定為Vpp2以防止藉由經程式化記憶體單元(在此實例中，C11)之洩漏或防止干擾未經程式化記憶體單元(在此實例中，C13)， 該等其他單元全部連接至與所選擇單元相同之一程式化字線。將未選擇記憶體單元(在此實例中，單元C21、C22及C23)之程式化字線及讀取字線設定為0伏特。注意，所有電壓係0或正的。
在讀取一記憶體單元之邏輯狀態時，將所選擇記憶體單元之MOSFET程式化元件之閘極電極升高至通常介於0伏特與2.5伏特之間的一小的正電壓，同時將所選擇記憶體單元之位元線設定為接地。亦接通MOSFET傳送電晶體之閘極電極且流動穿過所選擇記憶體單元之位元線電流判定單元之邏輯狀態如何。若所選擇記憶體單元已被程式化，則應存在一確切位元線電流；若該單元並未被程式化，則不應存在任何電流，惟可能存在小的洩漏電流除外。
每一記憶體單元儲存一資訊位元：一「1」或一「0」，此取決於該單元是否已被程式化。一位元之值與單元是否被程式化之間的特定對應性係任意界定的。如上文所解釋，程式化由程式化元件之閘極16與該程式化元件之主體12及源極/汲極區域14之間的一大的電壓執行，該程式化導致程式化元件之閘極氧化物18之一崩潰或破裂。隨著閘極氧化物18之崩潰，穿過閘極氧化物18而形成一傳導插塞以在閘極電極16與N+源極/汲極區域14及/或下伏主體12之間形成一經程式化連接。由於藉由形成一電連接而程式化一單元，因此所闡述記憶體單元有時稱為「反熔絲」OTP單元。
OTP記憶體單元之一問題係經程式化連接之品質之可變性。閘極氧化物崩潰可廣泛地變化，其中一陣列之經程式化記憶體單元發生不受歡迎之導電性降低以及在導電性上所得的大幅變化。在一所選擇經程式化記憶體單元之閘極上具有一特定讀取電壓之情況下，位元線電流根 據藉由記憶體單元之程式化元件之閘極氧化物之破裂而形成之傳導插塞的品質而變化。若經程式化連接係好的，亦即，傳導插塞在讀取電路中提供一低電阻(或阻抗)，則位元線電流在一讀取操作期間係高的。若經程式化連接係差的，亦即，傳導插塞在讀取電路中提供一高電阻，則位元線電流係低的。本發明利用一PUF(物理不可複製功能)積體電路之閘極氧化物崩潰之此可變性。因此，將一標準反熔絲OTP記憶體單元陣列用作PUF之基礎。在對所有陣列單元施加一預定電壓及若干脈衝之情形下來執行一毯覆式(blanket)程式化操作(在圖2中展示其步驟)。針對一特定半導體處理技術而預定該電壓，使得記憶體單元陣列中之位元之大約一半被程式化為「1」。其他位元保持未被程式化(「0」)。當然，「1」與一經程式化單元及「0」與一未經程式化單元之關聯性係任意的且可被極好地反轉。將「1」及「0」(或更精確地，經程式化單元及未經程式化單元)之型樣用作PUF指紋。
藉由電表徵而預定用以程式化陣列中之記憶體單元之大約一半之程式化電壓及脈衝數目。圖3之圖係在單元陣列完成一恰當程式化之後的單元電流分佈之一實例。如該圖中所展示，利用被保持達5μs並被重複5次之5.25V之一電壓來執行程式化。結果係陣列中之記憶體單元之一半保持未被程式化(如由在圖表左邊之經標繪垂直線所指示)且記憶體單元之一半被程式化(如由在圖表右邊之經標繪上升線所指示)。最弱經程式化單元之電流量值與未經程式化單元之電流量值(其理想地應係零)顯著分離，如由在未經程式化單元之垂直線右邊之經程式化記憶體單元之水平分離所展示。此差異允許OTP記憶體單元陣列之電子電路將被程式化之單元與未被程式化之單元明確區分開。圖4係已被程式化之一OTP記憶體單元 陣列之一部分之一表示，如上文所闡述。左邊之圖式將經程式化記憶體單元及未經程式化記憶體單元展示為垂直配置之不同陰影元件。右邊之圖式係對左邊之圖式之一「放大(blow-up)」或擴大以較佳地圖解說明個別經程式化記憶體單元及未經程式化記憶體單元。
程序處理程序流程(在圖2中圖解說明其步驟)對陣列之所有OTP記憶體單元進行操作。處理程序流程以一步驟31開始，以檢查陣列中之所有壞的單元，亦即，已在製造處理程序中被程式化之有故障單元。將此等單元被篩選出，亦即，從後續程式化處理程序消除。然後在預定程式化電壓下執行一第一程式化步驟32，該預定程式化電壓足夠低以便不在一個脈衝中程式化陣列之所有單元。一旦執行第一程式化步驟32，便在步驟32之後執行一第一驗證讀取操作步驟33以將已被程式化之單元與保持未被程式化之單元分離。將讀取電壓設定為足夠高的以揭露所有經程式化位元，包含被弱程式化之位元。在一項實例中，將讀取電壓設定為2.5V且對照5μA之一預定值而測試每一單元之電流。若穿過正被讀取之一單元之電流高於預定值，則將該單元視為被程式化。若該電流低於預定值，則將該單元視為未被程式化。根據驗證讀取步驟33被程式化之彼等單元藉由步驟34而接收額外脈衝以確保單元被真正地程式化。未通過讀取驗證之彼等單元藉由步驟37而視為未被程式化(「0」)且不再接收其他脈衝。
在程式化步驟34中，藉由步驟33而視為被程式化之彼等單元利用比步驟32之預定程式化電壓大之電壓來程式化以鞏固彼等記憶體單元之程式化。程式化電壓之量值及程式化脈衝之持續時間取決於在製造OTP記憶體單元陣列中所使用之特定OTP記憶體單元結構及半導體處理程序。一組例示性組程式化值具有6.5V之一程式化電壓、具有5μs之一脈 衝寬度。
在步驟34之後，執行一第二驗證讀取步驟35。單元利用一預定電壓(例如，2.0V)來讀取，此提供一裕度以將經良好程式化單元與經弱程式化單元分離。在此實例中，讀取電壓係2.0V，比步驟33之讀取電壓低0.5V。經降低讀取電壓確保經弱程式化記憶體單元(亦即，具有帶有高電阻/阻抗之傳導插塞之記憶體單元)之一經降低位元線電流且致使此等單元未通過讀取步驟35。未通過的記憶體單元返回至步驟34以進行繼續程式化直至該等單元被良好程式化且滿足步驟35之準則為止。對於已通過步驟35之測試之單元，該等單元轉至步驟36而無需進一步程式化。
在所有程式化單元已滿足由步驟35設定之準則之後，已完成單元之程式化(步驟36)。然後，在步驟38之條件下讀取所有單元(經程式化及未經程式化)，其中讀取電壓係介於步驟33之讀取電壓與步驟35之讀取電壓中間，在此實例中係2.3V(且一5μA位元線單元電流截止)。在此中間讀取電壓下，存在使記憶體單元被讀取為被程式化(藉由先前段落之操作而被良好程式化)或未被程式化之裕度。藉由此步驟38而讀出之位元形成PUF信號且藉由選用步驟39而鎖定OTP記憶體單元陣列以免進一步被程式化。
在上文說明中，在步驟33、35及38中使讀取電壓變化，其中對照相同值而測試所選擇記憶體單元之位元線單元電流。替代地，可針對讀取操作以不同方式使用電路參數。舉例而言，可針對一讀取操作將一固定電流驅動穿過所選擇記憶體單元，並感測電壓。當然，關於OTP記憶體單元陣列之電路必須經改變以適應不同操作以及不同參數之感測。
應注意，已就在繼續進行下一操作或步驟之前對所有相關 記憶體單元執行之一操作或步驟來闡述處理程序流程。圖2亦可用於闡述在已自所有經程式化記憶體單元及未經程式化記憶體單元記錄PUF信號之前對單個記憶體單元重複執行之處理程序流程。亦應理解，用於PUF信號之記憶體單元陣列不需要係一單獨陣列，而是可為一較大OTP記憶體單元陣列之一子集。
在PUF術語中，來自OTP記憶體單元陣列之位元係對記憶體陣列提出之查問之回應。由於陣列中之每一單元之閘極氧化物崩潰之不可預測性，因此若位元數目係充分大的，則即使相同記憶體單元陣列亦不會產生相同回應。可使用至少128個位元來建立一相當安全PUF信號。因此，至保持陣列之一積體電路中以讀取陣列之內容之信號產生至少128個位元之一回應，該回應呈為陣列及積體電路特有之一型樣，亦即，一PUF(物理不可複製功能)。
經程式化OTP記憶體單元陣列允許製造具有一PUF功能之一積體電路。舉例而言，PUF積體電路可像一信用卡或轉帳卡一樣簡單地或者像一電腦系統一樣複雜地併入至裝置中。圖5展示PUF積體電路可如何在一個一般位準處操作。作為一裝置或系統之一部分之積體電路接收一PUF查問信號且往回發送一PUF回應信號，該PUF回應信號包括經程式化OTP記憶體陣列之內容。舉例而言，PUF積體電路可用於加密密碼之鑑認及密鑰產生。如所闡述之經程式化OTP記憶體單元依賴於一半導體參數，該半導體參數係一隨機但穩定之物理效應。經程式化OTP記憶體單元陣列係獨特、穩定的，具有低實施成本及低模型化風險。
已出於圖解說明及說明目的呈現對本發明之此說明。其並非意欲係窮盡性的或將本發明限制於所闡述之精確形式，且鑒於上文教示 內容可能進行諸多修改及改變。選擇並闡述實施例以便最佳解釋本發明之原理及其實際應用。此說明將使得熟習此項技術者能夠在各種實施例中且利用如適於一特定使用之各種修改來最佳利用及實踐本發明。本發明之範疇由隨附申請專利範圍界定。
31:步驟
32:第一程式化步驟/步驟
33:第一驗證讀取操作步驟/驗證讀取步驟/步驟
34:程式化步驟/步驟
35:第二驗證讀取步驟/讀取步驟/步驟
36:步驟
37:步驟
38:步驟
39:選用步驟

Claims (23)

  1. 一種積體電路，其包括：一OTP(一次可程式化)記憶體單元陣列，可藉由使每一OTP記憶體單元中之一閘極氧化物層破裂而程式化該OTP記憶體單元，回應於該OTP記憶體單元陣列中之閘極氧化物層變化，該OTP記憶單元陣列中之該等OTP記憶體單元之一子集被程式化，該OTP記憶體單元陣列回應於輸入信號而發送該陣列之該等經程式化記憶體單元之內容作為輸出信號；及耦合至該OTP記憶體單元陣列之一程式化電路，該程式化電路經組態以產生具有不同電壓值之複數個電壓脈衝並將該複數個電壓脈衝施加至該OTP記憶體單元之一程式化字線以程式化該OTP記憶體單元，其中該等輸入信號形成至該積體電路之一PUF(物理不可複製功能)查問信號且該等輸出信號形成對該PUF查問信號之一PUF(物理不可複製功能)回應信號。
  2. 如請求項1之積體電路，其中該PUF回應信號包括至少128個位元。
  3. 如請求項2之積體電路，其中該OTP記憶體單元陣列係另一OTP記憶體單元陣列之一部分。
  4. 如請求項3之積體電路，其中該等OTP記憶體單元中之每一者包括一雙電晶體OTP記憶體單元。
  5. 如請求項1之積體電路，其中該OTP記憶體單元陣列係另一OTP記憶體單元陣列之一部分。
  6. 如請求項1之積體電路，其中該等OTP記憶體單元中之每一者包括一雙電晶體OTP記憶體單元。
  7. 一種積體電路，其具有一OTP(一次可程式化)記憶體單元陣列，每一OTP記憶體單元具有一閘極氧化物以用於程式化該記憶體單元，藉由以下步驟，該陣列中之該等記憶體單元之一子集被程式化：最初利用一第一電壓來程式化該OTP記憶體單元陣列，該第一電壓經預定以程式化該等記憶體單元之該子集；驗證該等最初經程式化記憶體單元之狀態以將該等最初經程式化記憶體單元分離成經程式化記憶體單元及未經程式化記憶體單元；重新程式化該等經程式化記憶體單元；驗證該等經重新程式化記憶體單元之狀態以將該等經重新程式化記憶體單元分離成經良好程式化記憶體單元及經弱程式化記憶體單元；及針對該等經弱程式化記憶體單元重複該重新程式化步驟；其中回應於該等OTP記憶體單元中之閘極氧化物變化而得到的經程式化OTP記憶體單元及未經程式化OTP記憶體單元之型樣形成一PUF(物理不可複製功能)信號。
  8. 如請求項7之積體電路，其中驗證該等最初經程式化記憶體單元之該等狀態之該步驟包括： 在一讀取操作中對照一第一組預定參數值而測試每一記憶體單元之效能以判定該記憶體單元是被程式化還是未被程式化。
  9. 如請求項8之積體電路，其中驗證該等經重新程式化記憶體單元之該等狀態之該步驟包括：在一讀取操作中對照一第二組預定參數值而測試每一記憶體單元之效能以判定該記憶體單元是被良好程式化還是被弱程式化。
  10. 如請求項9之積體電路，其中對照該第一組預定參數值而測試每一記憶體單元之該效能以判定該記憶體單元是被程式化還是未被程式化之該步驟包括：利用一第一電壓對照一第一預定電流值而測試每一記憶體單元之單元電流，高於該第一預定電流值之一電流量值指示一經程式化記憶體單元且低於該第一預定電流值之一電流量值指示一未經程式化記憶體單元。
  11. 如請求項10之積體電路，其中利用一第一電壓對照一第一預定電流值而測試每一記憶體單元之該單元電流之該步驟包括：利用2.5V之一第一電壓對照5μA之一第一預定電流值而測試每一記憶體單元之該單元電流。
  12. 如請求項9之積體電路，其中對照該第二組參數值而測試每一記憶體單元之該效能以判定該記憶體單元是被良好程式化還是被弱程式化之該步驟包括： 利用一第二電壓對照一第二預定電流值而測試每一記憶體單元之單元電流，高於該第二預定電流值之一電流量值指示一經良好程式化記憶體單元且低於該第二預定電流值之一電流量值指示一經弱程式化記憶體單元。
  13. 如請求項12之積體電路，其中利用一第二電壓對照一第二預定電流值而測試每一記憶體單元之該單元電流之該步驟包括：利用2.0V之一第二設定電壓對照5μA之一第二預定電流值而測試每一記憶體單元之該單元電流。
  14. 如請求項12之積體電路，其進一步包括：利用該第一電壓與該第二電壓中間的一電壓對照一第三預定電流值而讀取每一記憶體單元之該狀態以判定回應於該等OTP記憶體單元中之閘極氧化物變化而得到的經程式化OTP記憶體單元及未經程式化OTP記憶體單元之該型樣。
  15. 如請求項14之積體電路，其中利用該第一電壓與該第二電壓中間的一電壓來讀取每一記憶體單元之該狀態之該步驟包括：利用2.3V之一電壓對照5μA之一第三預定電流值而讀取每一記憶體單元之該狀態。
  16. 如請求項9之積體電路，其中在對照該第二組參數值而測試每一記憶體單元之該效能以判定該記憶體單元是被良好程式化還是被弱程式化之該 步驟中，該第二組參數值係相對於該第一組參數值而選擇以便在針對該等經弱程式化記憶體單元重複該重新程式化步驟之該步驟之後在該等未經程式化記憶體單元之效能與該等經弱程式化記憶體單元之效能之間提供一效能裕度。
  17. 如請求項16之積體電路，其進一步包括：利用一第三組參數值來讀取每一記憶體單元之該狀態，該第三組參數值係相對於該第一組參數值及該第二組參數值而判定，使得在該第三組參數值下，在一未經程式化記憶體單元之該效能與一記憶體單元之該效能之間存在一裕度，且在該第三組參數值下，在一經程式化記憶體單元之該效能與一記憶體單元之該效能之間存在一裕度。
  18. 如請求項7之積體電路，其中重新程式化該等經程式化記憶體單元之該步驟包括：利用一第二電壓來重新程式化該等經程式化記憶體單元，該第二電壓大於該第一電壓。
  19. 如請求項7之積體電路，其進一步包括：在最初程式化該OTP記憶體單元陣列之該步驟之前篩選出該OTP記憶體單元陣列中之一或多個不工作之記憶體單元。
  20. 一種操作一積體電路之方法，該方法包括：將具有不同電壓值之複數個電壓脈衝施加至一OTP(一次可程式化)記 憶體單元陣列中至少一OTP記憶體單元之一程式化字線以程式化該至少一OTP記憶體單元，該OTP記憶體單元陣列包含回應於該OTP記憶體單元陣列中之閘極氧化物層變化而經程式化之該等OTP記憶體單元之一子集；在該OTP記憶體單元陣列接收包含一組電信號之一PUF查問信號；及回應於該PUF查問信號，發送該陣列中該等經程式化記憶體單元之內容作為輸出信號，其中該等輸出信號形成對該PUF查問信號之一PUF回應信號。
  21. 如請求項20之方法，其中該等經程式化記憶體單元之該等內容包括至少128個位元。
  22. 如請求項20之方法，其中該PUF查問信號包括m個位元且該PUF回應信號包括n個位元。
  23. 如請求項22之方法，其中該PUF回應信號之該等n個位元包括至少128個位元。
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