CN109192657A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供基底；在所述基底上依次形成若干层层叠的旋涂层，每层旋涂层的形成方法包括：在所述基底上形成初始旋涂层；对初始旋涂层进行烘烤。所述方法能够提高半导体器件的性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。
背景技术
光刻是集成电路制造领域的关键技术之一。掩膜图形的精度、光刻进行的速度，光刻所消耗的成本等因素，都影响着集成电路最终的品质和制造成本。因此，对光刻工艺的改进，是集成电路制造领域始终关注的热点问题。
在半导体工艺中，光刻掩膜图形被用于刻蚀工艺中的阻挡层、离子注入工艺的阻挡层或者晶圆封装的保护层。光刻胶的厚度直接影响光刻胶掩膜图形在后续步骤中对光刻胶掩膜图形底部的保护能力。
然而，现有工艺难以制备厚度较厚的光刻胶。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高半导体结构的性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成若干层层叠的旋涂层；每层旋涂层的形成方法包括：在所述基底上形成初始旋涂层；对所述初始旋涂层进行烘烤。
可选的，所述旋涂层的材料包括：感光树脂、增光剂和溶剂；所述溶剂包括：乙腈，正戊酯，苯甲醚，异丁醇，醋酸丁酯，苯甲酸丁酯，氯苯和环己酮中的一种或者多种组合。
可选的，所述旋涂层的形成工艺包括：旋涂工艺。
可选的，形成若干层层叠的旋涂层的方法包括：在基底上形成第一旋涂层；在所述第一旋涂层表面的第二旋涂层；所述第一旋涂层的形成方法：在所述基底上形成第一初始旋涂层；对所述第一初始旋涂层进行烘烤；所述第二旋涂层的形成方法包括：在所述第一旋涂层表面形成第二初始旋涂层；对所述第二初始旋涂层进行烘烤。
可选的，若干层层叠的旋涂层的层数为两层。
可选的，所述第一旋涂层的厚度为：4微米～9微米；第二旋涂层的厚度为3微米～8微米。
可选的，对所述第一初始旋涂层进行烘烤的参数包括：第一烘烤温度为80摄氏度～110摄氏度，第一烘烤时间为：50秒～200秒；对所述第二初始旋涂层进行烘烤的参数包括：第二烘烤温度为120摄氏度～200摄氏度，第二烘烤时间为：100秒～200秒。
可选的，若干层层叠的旋涂层的层数为三层；形成若干层层叠的旋涂层的方法还包括：在第二旋涂层表面形成第三旋涂层；所述第三旋涂层的形成方法包括：在所述第二旋涂层表面形成第三初始旋涂层；对所述第三初始旋涂层进行烘烤。
可选的，所述基底包括复合层，所述复合层包括若干层交错层叠的绝缘层和牺牲层，所述复合层的底层为绝缘层，且所述复合层的顶层为牺牲层。
可选的，所述若干层层叠的旋涂层构成旋涂结构；所述半导体结构的形成方法还包括：对所述旋涂结构的侧壁进行修剪工艺，暴露出旋涂结构周围复合层顶层的牺牲层表面；以修剪后的旋涂结构为掩膜，刻蚀所暴露出的复合层直至暴露出下一层的牺牲层表面；重复进行修剪工艺、以及以修剪后的旋涂结构为掩膜，刻蚀暴露出复合层的步骤，使部分层的牺牲层自底层至顶层呈阶梯形且尺寸逐层递减；自底层至顶层呈阶梯形且尺寸逐层递减的部分层的牺牲层以及牺牲层之间的绝缘层构成第一阶梯。
可选的，所述第一阶梯中牺牲层的层数为：30层～70层。
可选的，形成第一阶梯之后，还包括：去除旋涂结构；去除所述旋涂结构之后，在第一阶梯的侧壁和表面、以及第一阶梯底部的牺牲层表面形成若干层层叠的附加旋涂层；每层附加旋涂层的形成方法包括：在第一阶梯的表面、以及第一阶梯周围的牺牲层表面形成初始附加旋涂层；对所述初始附加旋涂层进行烘烤。
可选的，若干层层叠的附加旋涂层构成附加旋涂结构；所述半导体结构的形成方法还包括：对所述附加旋涂结构的侧壁进行修剪工艺，暴露出附加旋涂结构周围复合层的顶层牺牲层表面；以修剪后的附加旋涂结构为掩膜，刻蚀所暴露出的复合层直至暴露出下一层的牺牲层表面；重复进行修剪工艺、以及以修剪后附加旋涂结构为掩膜，刻蚀暴露出复合层的步骤，使牺牲层自底层至顶层呈阶梯形且尺寸逐层递减；自底层至顶层呈阶梯形且尺寸逐层递减的牺牲层以及牺牲层之间的绝缘层构成第二阶梯。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，每层初始旋涂层的厚度较薄，使得烘烤的温度相对较低即可实现初始旋涂层内溶剂从初始旋涂层内挥发出来，使得所形成的旋涂层不易产生空洞，因此，有利于提高所形成的旋涂层的致密度，则由若干层层叠的旋涂层构成的旋涂结构的致密度也较高。而旋涂结构是由若干层层叠的旋涂层构成，使得旋涂结构的厚度较厚。后续对旋涂结构的侧壁进行修剪工艺，以暴露出旋涂结构周围的部分基底。修剪后的旋涂结构作为后续刻蚀暴露出基底的掩膜，由于旋涂结构的厚度较厚，且旋涂结构较致密，使得修剪后的旋涂结构对修剪后旋涂结构底部基底的保护能力较强。并且，形成每层的初始旋涂层的过程中，烘烤的温度较低，使得烘烤的温度不高于初始旋涂层的玻璃化温度，则对初始旋涂层进行烘烤所形成的旋涂层不易发生变质，相应的，旋涂结构也不易发生变质，则后续能够对旋涂结构进行修剪工艺。
进一步，尽管所述基底包括的复合层的厚度较厚，但是，由于旋涂结构的厚度较厚，使得以修剪后的旋涂结构为掩膜，刻蚀复合层时，所形成的第一阶梯的层数较多。而复合层的层数一定，因此，有利于减少后续工艺的复杂度。
进一步，在形成第一阶梯后，所述旋涂结构被磨损较严重，因此，需要去除旋涂结构，形成所述若干层层叠的附加旋涂层。若干层层叠的附加旋涂层构成附加旋涂结构，后续对附加旋涂结构进行修剪，以暴露出附加旋涂结构周围复合层顶层牺牲层的部分表面。修剪后的附加旋涂结构用于作为后续形成第二阶梯的掩膜。尽管在形成附加旋涂层的过程中，所述附加旋涂层的材料易向第一阶梯的外围流动，使得所形成的附加旋涂层的厚度减薄，但是，附加旋涂层的厚度仍相对较厚，使得在刻蚀暴露出复合层的过程中，附加旋涂结构对修剪后附加旋涂结构底部的复合层的保护能力较强，有利于防止修剪后附加旋涂结构底部的复合层被磨损，有利于提高以修剪后附加旋涂结构为掩膜的刻蚀精度。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图13是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，利用现有光阻形成的3D NAND存储器的性能较差。
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100；在所述基底100上形成初始旋涂层(图中未示出)；对所述初始旋涂层进行烘烤，形成旋涂层101。
请参考图2，对旋涂层101进行修剪工艺，暴露出旋涂层101周围基底100的部分顶部表面；以修剪后的旋涂层101为掩膜，刻蚀暴露出的基底100。
上述方法中，在刻蚀暴露出的基底100的过程中，修剪后的旋涂层101对修剪后旋涂层101底部的基底100进行保护。然而，在刻蚀暴露出的基底100的过程中，修剪后的旋涂层101不断被磨损，因此，当所述基底100需被刻蚀的深度越深，且保证修剪后的旋涂层101能够对修剪后旋涂层101底部基底100进行良好的保护时，需使得修剪后的旋涂层101的厚度较厚。而修剪后的旋涂层101是由初始旋涂层形成，因此，需形成厚度较厚的初始旋涂层。
当所述初始旋涂层的厚度较厚时，较高温度的烘烤有利于所述初始旋涂层中的溶剂全部挥发出来，以形成无空洞的旋涂层101，则在刻蚀基底的过程中，修剪后旋涂层101对修剪后旋涂层101底部基底100的保护能力较强。
当初始旋涂层的厚度进一步增厚时，为了使初始旋涂层内的溶剂全部挥发出去，需进一步升高烘烤的温度。然而，所述初始旋涂层具有玻璃化温度，当烘烤的温度高于玻璃化温度时，初始旋涂层将发生变质，使得后续难以进行修剪工艺，即：难以暴露出旋涂层101周围的部分基底100，则难以以修剪后旋涂层101为掩膜，对基底100进行刻蚀工艺。
综上，由于所述旋涂层101受无空洞要求、以及初始旋涂层受玻璃化温度的限制，使得旋涂层101厚度难以做厚。
为解决所述技术问题，本发明提供了一种第一掩膜层的形成方法，包括：在所述基底上形成若干层层叠的旋涂层；每层旋涂层的形成方法包括：在所述基底上形成初始旋涂层；对初始旋涂层进行烘烤。所述方法能够提高半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图13是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
请参考图3，提供基底。
在本实施例中，待形成器件为3D NAND存储器，所述基底包括衬底200、位于衬底200表面的复合层202，所述复合层202包括多层交错堆叠的绝缘层203和牺牲层204，所述复合层202底层为绝缘层203，所述复合层202的顶层为牺牲层204。
在其他实施例中，待形成器件为NMOS晶体管；或者PMOS晶体管。
所述衬底200可以是单晶硅、多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料。本实施例中，所述衬底200为硅。
在实际工艺中，可以根据需要选择所述绝缘层203和牺牲层204的层数。在本实施例中，所述绝缘层203和牺牲层204的层数均在96层，图3是以绝缘层203和牺牲层204为8层作为示例进行说明。
所述绝缘层203和牺牲层204沿垂直于衬底200表面由下往上堆叠。
在所述复合层202中，所述牺牲层204用于为后续形成的部分控制栅占据位置，后续去除所述牺牲层204，并在去除牺牲层204后留下的位置中形成部分控制栅。
本实施例中，所述复合层202底层的绝缘层203的作用为：隔离衬底200和底层绝缘层203表面的牺牲层204；后续去除牺牲层204，并在去除牺牲层204后留下的位置中形成控制栅后，所述复合层202底层的绝缘层203用于隔离衬底200和控制栅。
所述牺牲层204位于相邻两层的绝缘层203。后续牺牲层204的位置由控制栅取代后，使得绝缘层203用于在相邻层的控制栅之间、以及控制栅和衬底200之间进行电学隔离。
在所述基底上依次形成若干层层叠的旋涂层；每层旋涂层的形成方法包括：在所述基底上形成初始旋涂层；对初始旋涂层进行烘烤。形成若干层层叠的旋涂层的方法包括：在基底上形成第一旋涂层；在所述第一旋涂层表面的第二旋涂层；所述第一旋涂层的形成方法：在所述基底上形成第一初始旋涂层；对所述第一初始旋涂层进行烘烤；所述第二旋涂层的形成方法包括：在所述第一旋涂层表面形成第二初始旋涂层；对所述第二初始旋涂层进行烘烤。在本实施例中，若干层层叠的旋涂层的层数为两层，具体形成方法请参考图4至图5。
请参考图4，在所述复合层202表面形成第一初始旋涂层(图中未示出)；对第一初始旋涂层进行第一烘烤，形成第一旋涂层205。
形成第一初始旋涂层之前，还包括：在所述复合层202表面形成改善层(图中未示出)；对所述改善层表面进行预润湿。
所述改善层的材料包括：六甲基二硅氮烷，所述改善层用于增加后续第一旋涂层与复合层202之间的粘附性。
所述改善层使复合层202表面呈疏水性，有利于增加后续第一初始旋涂层与复合层202之间的粘附性。
对所述改善层表面进行所述预润湿，使后续第一初始旋涂层与复合层202之间能够更好的结合，防止第一初始旋涂层在后续工艺中与复合层202之间发生剥离。
所述第一初始旋涂层的材料包括：感光树脂、增感剂和溶剂，所述溶剂包括：乙腈，正戊酯，苯甲醚，异丁醇，醋酸丁酯，苯甲酸丁酯，氯苯和环己酮中的一种或者多种组合。
所述第一初始旋涂的工艺包括旋涂工艺。
所述第一初始旋涂层的厚度为：4微米～9微米，选择所述第一初始旋涂层的厚度的意义在于：若所述第一初始旋涂层的厚度小于4微米，使得后续第二初始旋涂层需形成的厚度过厚，所述第二初始旋涂层的厚度过厚，使得第二初始旋涂层内的溶剂不易完全挥发出去，则所述第二初始旋涂层中因残留溶剂产生空洞，则由第一初始旋涂层和第二初始旋涂层形成的旋涂结构中也存在空洞。部分旋涂结构用于后续作为刻蚀复合层202的掩膜，若旋涂结构中存在空洞，使得作为掩膜的旋涂结构对作为掩膜的旋涂结构底部复合层202的保护能力较差；若所述第一初始旋涂层的厚度大于9微米，使得后续对第一初始旋涂层进行第一烘烤时，所述第一烘烤难以使第一初始旋涂层内的溶剂完全挥发出去，则所述第一初始旋涂层中因残留溶剂而产生空洞，则由第一初始旋涂层和第二初始旋涂层形成的旋涂结构中也存在空洞。部分旋涂结构用于后续作为刻蚀复合层202的掩膜，若旋涂结构中存在空洞，使得作为掩膜的旋涂结构对作为掩膜的旋涂结构底部复合层202的保护能力较差。
对第一初始旋涂层进行第一烘烤的参数包括：第一烘烤温度为80摄氏度～110摄氏度，第一烘烤时间为50秒～200秒。
选择所述第一烘烤温度的意义在于：若所述第一烘烤温度小于80摄氏度，不利于第一初始旋涂层内的溶剂从第一初始旋涂层内挥发出来，使得第一旋涂层205内因残留溶剂而产生空洞，由第一旋涂层和第二旋涂层形成的旋涂结构中也存在空洞。部分旋涂结构用于后续作为刻蚀复合层202的掩膜，若旋涂结构中存在空洞，使得作为掩膜的旋涂结构对作为掩膜的旋涂结构底部复合层202的保护能力较差；所述第一初始旋涂层具有玻璃化温度，若所述第一烘烤温度大于110摄氏度，则所述第一烘烤温度大于第一玻璃化温度，使得第一烘烤后形成的第一旋涂层205发生变质，则由第一旋涂层和第二旋涂层形成的旋涂结构也发生变质，使得后续难以对旋涂结构进行修剪工艺。
所述第一初始旋涂层的厚度较薄，使得在第一烘烤的过程中，所述第一初始旋涂层中间区域和边缘区域内的溶剂均能够从第一初始旋涂层内挥发出来，使得第一烘烤之后，所形成的第一旋涂层205内空洞较少，则由第一旋涂层205和第二初始旋涂层形成的旋涂结构内的空洞也较少。部分旋涂结构后续通过修剪工艺后作为刻蚀复合层202的掩膜。由于旋涂结构内的空洞较少，使得在刻蚀复合层202的过程中，作为掩膜的旋涂结构对作为掩膜的旋涂结构底部的基底的保护能力较强，有利于防止作为掩膜的旋涂结构底部的基底受到损伤。
请参考图5，对第一初始旋涂层进行第一烘烤之后，在所述第一旋涂层205表面形成第二初始旋涂层(图中未示出)；对第二初始旋涂层进行第二烘烤，形成第二旋涂层206。
所述第二初始旋涂层材料包括感光树脂、增感剂和溶剂，所述溶剂包括：乙腈，正戊酯，苯甲醚，异丁醇，醋酸丁酯，苯甲酸丁酯，氯苯和环己酮中的一种或者多种组合。所述第二初始旋涂层工艺包括旋涂工艺。
所述第二初始旋涂层的厚度为：4微米～9微米，选择所述第二初始旋涂层的厚度的意义在于：若所述第二初始旋涂层的厚度小于4微米，使得后续还需形成第三初始旋涂层，使得工艺步骤繁多、工艺复杂；若所述第二初始旋涂层的厚度大于9微米，使得后续对第二初始旋涂层进行第二烘烤时，所述第二烘烤难以完全去除第二初始旋涂层内的溶剂，则所形成的第二旋涂层206内因残留溶剂而产生空洞，使得由第二旋涂层206和第一旋涂层205形成的旋涂结构内也存在空洞。部分旋涂结构后续作为刻蚀复合层202的掩膜，若所述旋涂结构内具有空洞，使得以部分旋涂结构作为掩膜，刻蚀复合层202的过程中，作为掩膜的旋涂结构对作为掩膜的旋涂结构底部的复合层202的保护能力不够，使得作为掩膜的旋涂结构底部的复合层202受到损伤。
对第二初始旋涂层进行第一烘烤的参数包括：第二烘烤温度为80摄氏度～110摄氏度，第二烘烤时间为50秒～200秒。
选择所述第二烘烤温度的意义在于：若所述第二烘烤温度小于80摄氏度，不利于将第二溶剂从第二初始旋涂层内挥发出来，则所述形成的第二旋涂层206内因残留溶剂而产生空洞，则由第二旋涂层206和第一旋涂层205形成的旋涂结构内也存在空洞。部分旋涂结构后续作为刻蚀复合层202的掩膜，若所述旋涂结构内具有空洞，使得以部分旋涂结构作为掩膜，刻蚀复合层202的过程中，作为掩膜的旋涂结构对作为掩膜的旋涂结构底部的复合层202的保护能力不够，使得作为掩膜的旋涂结构底部的复合层202受到损伤；所述第二初始旋涂层具有玻璃化温度，若所述第二烘烤温度大于110摄氏度，则所述第二烘烤温度大于第二玻璃化温度，使得所形成的第二旋涂层206发生变质，则后续难以对第二旋涂层206进行修剪工艺，以暴露出部分的复合层202的表面。
所述第二初始旋涂层的厚度较薄，使得在第二烘烤的过程中，所述第二初始旋涂层中间区域和边缘区域内的溶剂均能够从第二初始旋涂层内挥发出来，使得第二烘烤之后，所形成的第二旋涂层206内空洞较少，则由第一旋涂层205和第二旋涂层206形成的旋涂结构内的空洞也较少。部分旋涂结构后续通过修剪工艺后作为刻蚀复合层202的掩膜。由于旋涂结构内的空洞较少，使得在刻蚀复合层202的过程中，作为掩膜的旋涂结构对作为掩膜的旋涂结构底部的基底的保护能力较强，有利于防止作为掩膜的旋涂结构底部的基底受到损伤。
所述旋涂结构包括：第二旋涂层206和第一旋涂层205。
在本实施例中，所述若干层层叠的旋涂层为两层。
在其他实施例中，所述若干层层叠的旋涂层为两层以上，形成若干层层叠的旋涂层的步骤还包括：在第二旋涂层表面形成第三旋涂层。所述第三旋涂层的形成方法包括：在所述第二旋涂层表面形成第三初始旋涂层；对所述第三初始旋涂层进行烘烤。
请参考图6至图10，对所述旋涂结构的侧壁进行修剪工艺，暴露出旋涂结构周围复合层202顶层的牺牲层204的表面；以修剪后的旋涂结构为掩膜，刻蚀所暴露出的复合层202直至暴露出下一层的牺牲层204表面；重复进行修剪工艺、以及以修剪后旋涂结构为掩膜，刻蚀暴露出复合层202的步骤，使部分层的牺牲层204自底层至顶层呈阶梯形且尺寸逐层递减。
以修剪后的旋涂结构为掩膜，刻蚀所暴露出的复合层202直至暴露出下一层的牺牲层204表面的工艺为各向异性干刻工艺，参数包括：采用的气体包括CF4、CHF3、CH2F2、CH3F、C4F6、Ar、O2和NF3，CF4、CHF3、CH2F2、CH3F和C4F6的气体流量分别为20sccm～200sccm，Ar的气体流量为200sccm～2000sccm，O2的气体流量为5sccm～100sccm，NF3的气体流量为5sccm～100sccm，源射频功率为100瓦～1000瓦，偏置射频功率为10瓦～1000瓦，腔室压强为3mtorr～100mtorr。
以修剪后的旋涂结构为掩膜，刻蚀所暴露出的复合层202直至暴露出下一层牺牲层204表面的过程中，尽管旋涂结构不断被损耗，但是，由于旋涂结构的厚度较厚，使得作为掩膜的旋涂结构对作为掩膜的旋涂结构底部复合层202的保护能力较强，使得作为掩膜的旋涂结构底部的复合层202不被刻蚀，因此，有利于使部分层的牺牲层204自底层至顶层呈阶梯形且尺寸逐层递减，进而有利于提高3D NAND存储器的性能。
自底层至顶层呈阶梯形且尺寸逐层递减的部分层的牺牲层204以及相邻牺牲层204之间的绝缘层203构成第一阶梯。所述第一阶梯中牺牲层的层数为：30层～70层。
由于所述旋涂结构的厚度较厚，使得多次以修剪后的旋涂结构为掩膜，最终形成的第一阶梯中牺牲层204的层数较多，而所述复合层202的厚度一定，因此，有利于降低后续工艺的复杂度，降低工艺成本。
形成第一阶梯之后，所述旋涂结构被磨损的较厉害，使得所述旋涂结构对旋涂结构底部的复合层202的保护能力不够，因此，后续去除旋涂结构，暴露出复合层202顶层的绝缘层203；去除旋涂结构之后，在所述第一阶梯的侧壁和顶部表面、以及第一阶梯周围的牺牲层204表面形成若干层层叠的附加旋涂层。每层附加旋涂层的形成方法包括：在所述第一阶梯的侧壁和表面、以及第一阶梯周围的牺牲层204表面形成初始附加旋涂层；对初始附加旋涂层进行烘烤。在本实施例中，以所述若干层层叠的附加旋涂层的层数为两层，具体形成方法请参考图11。
请参考图11，形成第一阶梯之后，去除旋涂结构，暴露出复合层202顶层的绝缘层203；去除旋涂结构之后，在所述第一阶梯的侧壁和顶部表面、以及第一阶梯周围的牺牲层204表面形成第一附加旋涂层209和位于第一附加旋涂层209表面的第二附加旋涂层210。
去除旋涂结构的工艺包括灰化工艺、干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一附加旋涂层209的形成方法包括：在所述第一阶梯的侧壁和顶部表面、以及第一阶梯底部的牺牲层204表面形成第一初始附加旋涂层；对所述第一初始附加旋涂层进行烘烤，形成第一附加旋涂层209。
所述第二附加旋涂层210的形成方法包括：在所述第一阶梯的侧壁和顶部表面、以及第一阶梯周围的牺牲层204表面形成第二初始附加旋涂层；对所述第二初始附加旋涂层进行烘烤，形成第二附加旋涂层210。
由于第一阶梯的存在，在形成第一初始附加旋涂层和第二初始附加旋涂层的过程中，所述第一初始附加旋涂层和第二初始附加旋涂层均易向第一阶梯的外围流动，使得位于第一阶梯表面的第一初始附加旋涂和第二初始附加旋涂层的厚度均相对较薄。尽管如此，但是，位于第一阶梯表面的第一初始附加旋涂和第二初始附加旋涂层的厚度仍较厚，则由第一初始附加旋涂层和第二初始附加旋涂层分别形成的第一附加旋涂层209和第二附加旋涂层210的厚度也较厚。
第一附加旋涂层209和第二附加旋涂层210构成附加旋涂结构。
在本实施例中，所述若干层层叠的附加旋涂层的层数为两层。在其他实施例中，所述若干层层叠的附加旋涂层的层数为两层以上，形成若干层层叠的附加旋涂层的方法还包括：在第二附加旋涂层表面形成第三初始附加旋涂层；对所述第三初始附加旋涂层进行烘烤。
请参考图12，修剪附加旋涂结构的侧壁，暴露出附加旋涂结构周围复合层202顶层的牺牲层204的表面。
修剪附加旋涂结构，暴露出附加旋涂结构周围复合层202顶层的牺牲层204的表面，有利于后续以修剪后的旋涂结构为掩膜，刻蚀复合层202。
请参考图13，以修剪后的附加旋涂结构为掩膜，刻蚀所暴露出的复合层202直至暴露出下一层的牺牲层204表面；重复进行修剪工艺、以及以修剪后的附加旋涂结构为掩膜，刻蚀暴露出复合层202的步骤，使牺牲层204自底层至顶层呈阶梯形且尺寸逐层递减。
在形成牺牲层204自底层至顶层呈阶梯形且尺寸逐层递减的过程中，由于附加旋涂结构的厚度较厚，使得修剪后附加旋涂结构对修剪后附加旋涂结构底部复合层202的保护能力较强，使得修剪后附加旋涂结构底部的复合层202不被刻蚀，因此，有利于形成牺牲层204自底层至顶层呈阶梯形且尺寸逐层递减。并且，所述附加旋涂结构的厚度较厚，使得刻蚀所有的复合层202所需的工艺步骤较少，有利于降低工艺复杂度和降低成本。
在本实施例中，以修剪后旋涂结构为掩膜和修剪后附加旋涂结构为掩膜能够刻蚀所有的复合层202为例进行说明。
在其他实施例中，重复多次修剪附加旋涂结构、以及以修剪后的附加旋涂结构为掩膜，刻蚀复合层，形成第二阶梯，重复多次修剪附加旋涂结构、以及以修剪后的附加旋涂结构为掩膜，刻蚀复合层之后，还有部分复合层未被刻蚀，因此，还包括：去除附加旋涂结构，暴露出复合层顶层的牺牲层；去除附加旋涂结构之后，在第二阶梯的侧壁和顶部表面、以及第二阶梯底部的牺牲层表面形成若干层层叠的额外旋涂结构；对额外旋涂结构的侧壁进行修剪工艺，暴露出额外旋涂结构周围顶层绝缘层的顶部表面；以修剪后的额外旋涂结构为掩膜，刻蚀所述复合层直至暴露出下一层的牺牲层表面；重复进行修剪工艺和修剪工艺之后的刻蚀暴露出复合层的步骤，使部分层的牺牲层自底层至顶层呈阶梯形且尺寸逐层递减。
在本实施例中，牺牲层204自底层至顶层呈阶梯形且尺寸逐层递减之后，还包括：去除所述附加旋涂结构；去除所述附加旋涂结构之后，去除所述牺牲层204，在相邻绝缘层203之间形成开口；在所述开口内形成控制栅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上依次形成若干层层叠的旋涂层；
每层旋涂层的形成方法包括：在所述基底上形成初始旋涂层；对初始旋涂层进行烘烤。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始旋涂层包括：感光树脂、增感剂和溶剂；所述溶剂包括：乙腈，正戊酯，苯甲醚，异丁醇，醋酸丁酯，苯甲酸丁酯，氯苯和环己酮中的一种或者多种组合。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始旋涂层的形成工艺包括：旋涂工艺。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成若干层层叠的旋涂层的方法包括：在基底上形成第一旋涂层；在所述第一旋涂层表面的第二旋涂层；所述第一旋涂层的形成方法：在所述基底上形成第一初始旋涂层；对所述第一初始旋涂层进行烘烤；所述第二旋涂层的形成方法包括：在所述第一旋涂层表面形成第二初始旋涂层；对所述第二初始旋涂层进行烘烤。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，若干层层叠的旋涂层的层数为两层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一旋涂层的厚度为4微米～9微米；第二旋涂层的厚度为3微米～8微米。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，对所述第一初始旋涂层进行烘烤的参数包括：第一烘烤温度为80摄氏度～110摄氏度，第一烘烤时间为：50秒～200秒；对所述第二初始旋涂层进行烘烤的参数包括：第二烘烤温度为120摄氏度～200摄氏度，第二烘烤时间为：100秒～200秒。
8.如权利要求4所述的半导体结构的形成方法，其特征在于，若干层层叠的旋涂层的层数为三层；形成若干层层叠的旋涂层的方法还包括：在第二旋涂层表面形成第三旋涂层；所述第三旋涂层的形成方法包括：在所述第二旋涂层表面形成第三初始旋涂层；对所述第三初始旋涂层进行烘烤。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括复合层，所述复合层包括若干层交错层叠的绝缘层和牺牲层，所述复合层的底层为绝缘层，且所述复合层的顶层为牺牲层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述若干层层叠的旋涂层构成旋涂结构；所述半导体结构的形成方法还包括：对所述旋涂结构的侧壁进行修剪工艺，暴露出旋涂结构周围复合层的顶层牺牲层表面；以修剪后的旋涂结构为掩膜，刻蚀所暴露出的复合层直至暴露出下一层的牺牲层表面；重复进行修剪工艺、以及以修剪后的旋涂结构为掩膜，刻蚀暴露出复合层的步骤，使部分层的牺牲层自底层至顶层呈阶梯形且尺寸逐层递减；自底层至顶层呈阶梯形且尺寸逐层递减的部分层的牺牲层以及牺牲层之间的绝缘层构成第一阶梯。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一阶梯中牺牲层的层数为：30层～70层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，形成第一阶梯之后，还包括：去除旋涂结构；去除所述旋涂结构之后，在第一阶梯的表面、以及第一阶梯底部的牺牲层表面形成若干层层叠的附加旋涂层；每层附加旋涂层的形成方法包括：在第一阶梯的侧壁和表面、以及第一阶梯周围的牺牲层表面形成初始附加旋涂层；对所述初始附加旋涂层进行烘烤。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，若干层层叠的附加旋涂层构成附加旋涂结构；所述半导体结构的形成方法还包括：对所述附加旋涂结构的侧壁进行修剪工艺，暴露出附加旋涂结构周围复合层顶层的牺牲层表面；以修剪后的附加旋涂结构为掩膜，刻蚀所暴露出的复合层直至暴露出下一层的牺牲层表面；重复进行修剪工艺、以及以修剪后的附加旋涂结构为掩膜，刻蚀暴露出复合层的步骤，使牺牲层自底层至顶层呈阶梯形且尺寸逐层递减；自底层至顶层呈阶梯形且尺寸逐层递减的牺牲层以及牺牲层之间的绝缘层构成第二阶梯。
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|---|---|---|---|---|
| CN114602760A (zh) * | 2020-12-08 | 2022-06-10 | 比亚迪半导体股份有限公司 | 一种旋转涂布方法 |
| CN117712244A (zh) * | 2024-01-12 | 2024-03-15 | 夸泰克(广州)新材料有限责任公司 | 一种旋涂dbr结构制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103011140A (zh) * | 2012-12-07 | 2013-04-03 | 同济大学 | 利用光刻胶制备石墨烯/石墨图案的方法 |
| CN105093821A (zh) * | 2014-05-13 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 光刻方法以及工艺腔室 |
| CN107731904A (zh) * | 2017-10-11 | 2018-02-23 | 成都海威华芯科技有限公司 | 一种晶圆背孔光刻胶填充方法 |
-
2018
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103011140A (zh) * | 2012-12-07 | 2013-04-03 | 同济大学 | 利用光刻胶制备石墨烯/石墨图案的方法 |
| CN105093821A (zh) * | 2014-05-13 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 光刻方法以及工艺腔室 |
| CN107731904A (zh) * | 2017-10-11 | 2018-02-23 | 成都海威华芯科技有限公司 | 一种晶圆背孔光刻胶填充方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114602760A (zh) * | 2020-12-08 | 2022-06-10 | 比亚迪半导体股份有限公司 | 一种旋转涂布方法 |
| CN117712244A (zh) * | 2024-01-12 | 2024-03-15 | 夸泰克(广州)新材料有限责任公司 | 一种旋涂dbr结构制备方法 |
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