CN109037242A - 阵列基板及其制造方法、显示面板 - Google Patents

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Abstract

一种阵列基板及其制造方法、显示面板，该阵列基板包括衬底基板、栅极驱动电路和第一遮光层。衬底基板包括分别位于所述衬底基板相对两侧的第一表面和第二表面。栅极驱动电路包括多个薄膜晶体管，且设置在所述衬底基板的第一表面上，所述多个薄膜晶体管每个包括有源层。第一遮光层设置在所述衬底基板的第二表面上。所述第一遮光层具有至少一个开口，所述开口在垂直于所述衬底基板第二表面的方向上与至少一个薄膜晶体管重叠以允许光至少照射到所述至少一个薄膜晶体管的有源层。该阵列基板可以减弱长期处于正向应力下的薄膜晶体管的劣化问题，有助于提升产品的信赖性。

Description

阵列基板及其制造方法、显示面板
技术领域
本公开的实施例涉及一种阵列基板及其制造方法、显示面板。
背景技术
在显示技术领域，例如有机发光二极管(Organic Light Emitting Diode,OLED)显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅极驱动电路直接集成在阵列基板上构成GOA(Gate driver OnArray)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现窄边框，并且可以降低生产成本。
发明内容
本公开至少一个实施例提供一种阵列基板，包括：衬底基板，包括分别位于所述衬底基板相对两侧的第一表面和第二表面；栅极驱动电路，包括多个薄膜晶体管，且设置在所述衬底基板的第一表面上，所述多个薄膜晶体管每个包括有源层；第一遮光层，设置在所述衬底基板的第二表面上；其中，所述第一遮光层具有至少一个开口，所述开口在垂直于所述衬底基板第二表面的方向上与至少一个薄膜晶体管重叠以允许光至少照射到所述至少一个薄膜晶体管的有源层。
例如，在本公开一实施例提供的阵列基板中，所述衬底基板包括边框区，所述栅极驱动电路和所述第一遮光层位于所述边框区内。
例如，在本公开一实施例提供的阵列基板中，所述至少一个薄膜晶体管为顶栅型薄膜晶体管。
例如，在本公开一实施例提供的阵列基板还包括第二遮光层，其中，所述第二遮光层设置在所述衬底基板的第一表面上，且位于所述衬底基板和不与所述开口重叠的薄膜晶体管的有源层之间。
例如，在本公开一实施例提供的阵列基板中，所述栅极驱动电路包括多个级联的移位寄存器单元，每个所述移位寄存器单元包括输入电路、输出电路、上拉节点、下拉节点和下拉电路；所述输入电路配置为响应于输入信号对所述上拉节点进行充电；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；所述下拉电路配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行降噪。
例如，在本公开一实施例提供的阵列基板中，所述下拉电路包括第一晶体管和第二晶体管；所述第一晶体管的栅极配置为和所述下拉节点连接，所述第一晶体管的第一极配置为和所述上拉节点连接，所述第一晶体管的第二极配置为和第一电压端连接以接收第一电压；所述第二晶体管的栅极配置为和所述下拉节点连接，所述第二晶体管的第一极配置为和所述输出端连接，所述第二晶体管的第二极配置为和所述第一电压端连接以接收所述第一电压；所述开口在垂直于所述衬底基板第二表面的方向上与所述第一晶体管和所述第二晶体管重叠以允许光至少照射到所述第一晶体管和所述第二晶体管的有源层。
例如，在本公开一实施例提供的阵列基板中，所述衬底基板为透明基板。
例如，在本公开一实施例提供的阵列基板还包括缓冲层，其中，所述缓冲层设置在所述衬底基板的第一表面上，且位于所述衬底基板和所述薄膜晶体管的有源层之间，所述缓冲层采用透明材料。
例如，在本公开一实施例提供的阵列基板还包括偏光片，其中，所述偏光片设置在所述衬底基板的第二表面上，且位于所述衬底基板和所述第一遮光层之间。
例如，在本公开一实施例提供的阵列基板中，所述第一遮光层的材料采用铬、氧化铬或黑色树酯。
本公开至少一个实施例还提供一种显示面板，包括本公开任一实施例所述的阵列基板。
例如，在本公开一实施例提供的显示面板还包括背光源，其中，所述背光源发出的光可以通过所述开口照射到所述至少一个薄膜晶体管的有源层。
本公开至少一个实施例还提供一种阵列基板的制造方法，包括：在衬底基板的第一表面上形成栅极驱动电路，其中，所述栅极驱动电路包括多个薄膜晶体管，所述多个薄膜晶体管每个包括有源层；在所述衬底基板的第二表面上形成第一遮光层，所述第二表面和所述第一表面分别位于所述衬底基板相对的两侧；其中，所述第一遮光层具有至少一个开口，所述开口在垂直于所述衬底基板第二表面的方向上与至少一个薄膜晶体管重叠以允许光至少照射到所述至少一个薄膜晶体管的有源层。
例如，在本公开一实施例提供的阵列基板的制造方法中，所述至少一个薄膜晶体管为顶栅型薄膜晶体管。
例如，在本公开一实施例提供的阵列基板的制造方法中，所述第一遮光层采用喷墨打印工艺制作。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种阵列基板的剖面示意图；
图2为本公开一实施例提供的一种阵列基板的平面示意图；
图3为本公开一实施例提供的一种阵列基板沿图2中A-A'方向的剖面示意图；
图4为栅极驱动电路的移位寄存器单元的一种具体实现示例的电路图；
图5为栅极驱动电路的移位寄存器单元的另一种具体实现示例的电路图；
图6为本公开一实施例提供的一种显示面板的示意框图；以及
图7为本公开一实施例提供的一种阵列基板的制造方法的流程示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在GOA技术中，栅极驱动电路制作在阵列基板上，通常包括多个级联的移位寄存器单元。移位寄存器单元通常包括下拉电路，下拉电路用于在下拉节点的电平的控制下对上拉节点和输出端进行降噪。为了实现上述降噪功能，移位寄存器单元中的下拉电路通常包括一个或多个薄膜晶体管，该一个或多个薄膜晶体管的栅极与下拉节点连接，且在下拉节点的电平的控制下长时间处于导通状态。因此，上述薄膜晶体管长期处于正向应力下，会导致易于劣化且劣化速度快等问题。
本公开至少一实施例提供一种阵列基板及其制造方法、显示面板，该阵列基板通过设置开口而引入光(例如自然光)，利用光照对处于正向应力下的薄膜晶体管施加负向应力，从而减弱长期处于正向应力下的薄膜晶体管的劣化问题，有助于提升产品的信赖性。
下面，将参考附图详细地说明本公开的实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。
本公开至少一实施例提供一种阵列基板，包括衬底基板、栅极驱动电路和第一遮光层。衬底基板包括分别位于衬底基板相对两侧的第一表面和第二表面。栅极驱动电路包括多个薄膜晶体管，且设置在衬底基板的第一表面上，多个薄膜晶体管每个包括有源层。第一遮光层设置在衬底基板的第二表面上。第一遮光层具有至少一个开口，开口在垂直于衬底基板第二表面的方向上与至少一个薄膜晶体管重叠以允许光至少照射到该至少一个薄膜晶体管的有源层。
图1为本公开一实施例提供的一种阵列基板的剖面示意图。参考图1，该阵列基板100包括衬底基板101、栅极驱动电路和第一遮光层120，以及还可以进一步包括第一绝缘层131、层间绝缘层132和第二绝缘层133等结构层。
衬底基板101起支撑、保护等作用，可以为透明基板，例如玻璃基板、塑料基板、石英基板或其他适用的材料制作的基板。衬底基板101包括分别位于衬底基板101相对两侧的第一表面1011和第二表面1012。
栅极驱动电路包括多个薄膜晶体管(例如，栅极驱动电路包括多个如图1所示的第一薄膜晶体管110)，且设置在衬底基板101的第一表面1011上。第一薄膜晶体管110包括第一有源层111、第一栅极112、第一源极113和第一漏极114。
第一有源层111设置在衬底基板101的第一表面1011上，用于提供沟道区域，可以采用多晶硅半导体材料，例如低温多晶硅半导体材料、高温多晶硅半导体材料，或可以采用其他适用的材料，例如氧化物半导体材料，例如氧化铟锌镓(Indium Gallium Zinc Oxide,IGZO)，本公开的实施例对此不作限制。第一绝缘层131设置在衬底基板101的第一表面1011上，且覆盖第一有源层111，以作为第一薄膜晶体管110的栅绝缘层。第一绝缘层131可以采用硅氮化物、硅氧化物或其它适用的材料。
第一栅极112设置在第一绝缘层131上，可以采用金属、透明导电材料或其他适用的材料。层间绝缘层132设置在第一绝缘层131上，且覆盖第一栅极112。层间绝缘层132可以采用硅氮化物、硅氧化物或其它适用的材料。
第一源极113和第一漏极114设置在层间绝缘层132上，且通过贯穿第一绝缘层131和层间绝缘层132的过孔分别与第一有源层111电连接。例如，第一源极113和第一漏极114可以是对称设置的，因此两者的位置可以互换。第二绝缘层133设置在层间绝缘层132上，且覆盖第一源极113和第一漏极114。第二绝缘层133可以采用硅氮化物、硅氧化物或其它适用的材料。
例如，该阵列基板100还包括用于显示区的像素阵列的栅线140。栅线140设置在第一绝缘层131上且与第一薄膜晶体管110的第一栅极112位于同一层。栅线140通过设置在层间绝缘层132上的过孔与第一源极113电连接。栅线140可以采用金属、透明导电材料或其他适用的材料。例如，第一薄膜晶体管110可以将低电平信号施加至栅线140，以实现对于相应移位寄存器单元的输出端的降噪功能。
第一遮光层120设置在衬底基板101的第二表面1012上，也即是，第一遮光层120和第一薄膜晶体管110分别设置在衬底基板101相对的两侧。第一遮光层120具有至少一个开口121，开口121在垂直于衬底基板101第二表面1012的方向上与至少一个第一薄膜晶体管110重叠以允许光(如图1中的虚线所示)至少照射到至少一个第一薄膜晶体管110的第一有源层111。例如，第一遮光层120可以采用喷墨打印或丝网印刷工艺制作，可以采用铬、氧化铬、黑色树酯或其他适用的材料。
例如，栅极驱动电路包括多个级联的移位寄存器单元，移位寄存器单元包括下拉电路。第一薄膜晶体管110可以为下拉电路中的一个晶体管，且用于长时间保持导通状态以实现降噪功能。因此，第一薄膜晶体管110长期处于正向应力下，可能会导致易于劣化且劣化速度快等问题。但是，在该实施例中，光线通过开口121照射到第一有源层111上，从而对第一薄膜晶体管110施加由于光照而产生的负向应力，以综合或抵消其正向应力的影响，因此可以减弱第一薄膜晶体管110的劣化问题，有助于提升移位寄存器单元以及栅极驱动电路的信赖性，相应地改善使用该栅极驱动电路的显示装置的显示效果。
需要说明的是，本公开的实施例中，开口121的数量不受限制，可以根据实际需求而定，例如，根据劣化风险严重的第一薄膜晶体管110的数量而定。例如，在一个示例中，当劣化风险严重的第一薄膜晶体管110为多个时，可以设置多个开口121，以分别与多个第一薄膜晶体管110重叠，从而使光照射到多个第一薄膜晶体管110各自的第一有源层111。这种方式可以尽量减小开口121的面积，从而减小对第一遮光层120的遮光功能的影响。例如，在另一个示例中，当劣化风险严重的第一薄膜晶体管110为多个且集中分布在衬底基板101的某一区域时，可以仅设置一个开口121，且使开口121与该区域重叠，从而使光通过同一个开口121照射到多个第一薄膜晶体管110各自的第一有源层111。这种方式可以降低对工艺精度的要求，降低加工难度。
开口121的形状不受限制，可以为矩形、正方形、圆形等任意形状。开口121的大小也不受限制，可以与第一有源层111的大小近似相等，也可以大于或小于第一有源层111。例如，通过喷墨打印工艺在衬底基板101的第二表面1012上喷涂第一遮光层120时，在需要设置开口121的位置不喷涂喷墨打印材料，从而在第一遮光层120上制作出开口121。
例如，通过开口121照射到第一有源层111上的光可以为自然光，从而在实现相应功能的同时尽可能简化结构。当然，本公开的实施例不限于此，也可以由另行设置的光源提供光，例如，当环境中的自然光强度较低，无法满足施加负向应力的光强要求时，则可以由另外设置的光源提供光。例如，可以单独设置光源，也可以在包括该阵列基板100的显示面板具有背光源时，利用该背光源提供光。该背光源例如可以为发光二极管(Light EmittingDiode,LED)，有利于实现较为轻薄的外形和结构。
需要说明的是，本公开的实施例中，与开口121重叠的第一薄膜晶体管110的数量不受限制，可以为一个或多个，可以根据移位寄存器单元的电路结构而定。例如，移位寄存器单元包括多个第一薄膜晶体管110，且多个第一薄膜晶体管110分别属于移位寄存器单元中具有不同功能的电路。与开口121重叠的第一薄膜晶体管110不限于移位寄存器单元的下拉电路中的晶体管，也可以为该移位寄存器单元的其他电路中的晶体管。例如，移位寄存器单元的其他电路中的第一薄膜晶体管110受正向应力影响较大时，也可以通过开口121对其进行光照。在该实施例中，可以通过光照对移位寄存器单元中的任意一个或多个第一薄膜晶体管110施加负向应力，从而减弱其劣化问题。
例如，在多个第一薄膜晶体管110中，一部分第一薄膜晶体管110与开口121重叠，而另一部分第一薄膜晶体管110不与开口121重叠。例如，与开口121重叠的第一薄膜晶体管110为顶栅型薄膜晶体管，即第一有源层111相对于第一栅极112更靠近衬底基板101，以便于光通过开口121照射到第一有源层111。例如，不与开口121重叠的第一薄膜晶体管110可以为顶栅型薄膜晶体管，也可以为底栅型薄膜晶体管，本公开的实施例对此不作限制。
图2为本公开一实施例提供的一种阵列基板的平面示意图。参考图2，衬底基板101包括边框区D1和显示区D2。栅极驱动电路位于边框区D1内，显示区D2包括对应于像素单元的像素区域以及例如栅线、数据线等其他部件。例如，第一遮光层120位于边框区D1内，用于防止采用该阵列基板100的显示屏漏光，避免在显示屏的边缘出现明显的光晕。例如，边框区D1被第一遮光层120完全覆盖，以提高遮光效果。该边框区D1内包括至少一个开口121(图2中未示出)，以使光照射到位于边框区D1内的栅极驱动电路中的至少一个第一薄膜晶体管110。
图3为本公开一实施例提供的一种阵列基板沿图2中A-A'方向的剖面示意图。参考图3，第一薄膜晶体管110和第一遮光层120位于边框区D1内，开口121使光能够照射到第一有源层111。第一薄膜晶体管110、第一遮光层120和开口121的详细说明可以参考图1所示的阵列基板100的相关描述，此处不再赘述。
显示区D2内的像素单元包括第二薄膜晶体管160，第二薄膜晶体管160包括第二有源层161、第二栅极162、第二源极163和第二漏极164。这里，以第二薄膜晶体管160为底栅型薄膜晶体管为例进行说明，但本公开的实施例不限于此，第二薄膜晶体管160在其他示例中也可以为顶栅型薄膜晶体管。
第二栅极162设置在层间绝缘层132上，可以采用金属、透明导电材料或其他适用的材料。第二栅极162通过设置在层间绝缘层132上的过孔与栅线140电连接，从而根据栅线140传输的信号控制第二薄膜晶体管160导通或截止。
第二有源层161设置在第二绝缘层133上，用于提供沟道区域。第二有源层161可以采用氧化物半导体或有机半导体材料，例如金属氧化物半导体材料(例如氧化铟镓锌(IGZO))，也可以采用多晶硅半导体材料，例如低温多晶硅半导体材料、高温多晶硅半导体材料等，本公开的实施例对此不作限制。
第二源极163和第二漏极164设置在第二绝缘层133上，且分别与第二有源层161电连接(例如，第二源极163和第二漏极164直接搭接在第二有源层161的两端)。例如，第二源极163和第二漏极164可以是对称设置的，因此两者的位置可以互换。钝化层135设置在第二绝缘层133上，且覆盖第二有源层161、第二源极163和第二漏极164。钝化层135可以采用硅氮化物、硅氧化物或其它适用的材料。
例如，该阵列基板100还可以包括缓冲层134。缓冲层134设置在衬底基板101的第一表面1011上，且位于衬底基板101和第一薄膜晶体管110的第一有源层111之间。例如，缓冲层134采用透明材料，以便于光线穿过缓冲层134照射到第一有源层111。缓冲层134可以防止衬底基板101中的杂质离子扩散到之后形成的包括第一薄膜晶体管110和第二薄膜晶体管160的电路层之中，防止对第一薄膜晶体管110和第二薄膜晶体管160的阈值电压和漏电流等特性产生影响。并且，缓冲层134还可以使衬底基板101的第一表面1011平坦化。缓冲层134可以采用硅氮化物、硅氧化物或其它适用的材料。例如，缓冲层134可以根据实际需求而省略，或者根据实际需求设置在其他位置，本公开的实施例对此不作限制。
例如，该阵列基板100还可以包括第二遮光层170。第二遮光层170设置在衬底基板101的第一表面1011上，被缓冲层134覆盖，且位于衬底基板101和不与开口121重叠的薄膜晶体管的有源层之间，例如，位于衬底基板101和第二薄膜晶体管160的第二有源层161之间。需要说明的是，本公开的实施例中，不与开口121重叠的薄膜晶体管可以为设置在衬底基板101上任意位置的薄膜晶体管，第二遮光层170设置在这些薄膜晶体管的有源层与衬底基板101之间，并且这些薄膜晶体管可以为顶栅型或底栅型薄膜晶体管。例如，边框区D1内设置有栅极驱动电路，栅极驱动电路包括多个第一薄膜晶体管110，一部分第一薄膜晶体管110与开口121重叠，而另一部分第一薄膜晶体管110不与开口121重叠，因此，第二遮光层170可以设置在不与开口121重叠的这部分第一薄膜晶体管110的第一有源层111与衬底基板101之间。当然，第二遮光层170也可以设置在显示区D2内的像素单元中的任意的薄膜晶体管与衬底基板101之间。
第二遮光层170可以防止形成在其上的薄膜晶体管中的有源层(例如多晶硅、非晶硅或氧化物半导体等)受到来自衬底基板101的背侧(图3中的下侧)的强光照射而产生光生载流子而导致其开关性能下降。例如，可以采用金属或金属氧化物材料等来制备第二遮光层170。例如，第二遮光层170可以根据实际需求而省略，或者根据实际需求设置在其他位置，本公开的实施例对此不作限制。
例如，在阵列基板100用于液晶显示面板等情形下，该阵列基板100还可以包括偏光片150。偏光片150设置在衬底基板101的第二表面1012上，且位于衬底基板101和第一遮光层120之间。偏光片150具有沿某一方向的偏光方向，当例如自然光透过该偏光片150之后，即得到沿该方向偏振的偏振光。例如，偏光片150可以为通过拉伸工艺制备的聚乙烯醇(polyvinyl alcohol,PVA)膜或者通过构图工艺得到的线栅，本公开的实施例对此不作限制。例如，偏光片150可以根据实际需求而省略，或者根据实际需求设置在其他位置，本公开的实施例对此不作限制。
需要说明的是，本公开的实施例中，阵列基板100还可以包括更多或更少的部件，且各个部件的相对位置关系不受限制，可以根据实际需求而定，只需使光能够照射到至少一个薄膜晶体管的有源层(例如至少一个第一薄膜晶体管110的第一有源层111)即可，从而减弱该至少一个薄膜晶体管由于正向应力导致的劣化问题，进一步提升产品的信赖性。
图4为栅极驱动电路的移位寄存器单元的一种具体实现示例的电路图。参考图4，移位寄存器单元10和像素电路20共同设置在衬底基板101上。多条栅线140和多条数据线141阵列排布且交叉限定多个像素单元，每个像素单元一般至少包括基本的2T1C电路，即利用两个晶体管T0、N0和一个存储电容Cst来实现驱动发光元件L发光的基本功能。开关晶体管T0作为开关元件，分别与栅线140和数据线141连接，例如，开关晶体管T0为图3所示的第二薄膜晶体管160。开关晶体管T0在栅线140提供的栅极扫描信号的控制下将数据线141提供的数据信号施加至存储电容Cst以充电，从而通过驱动晶体管N0控制发光元件L发光。该2T1C电路的工作原理可参考常规设计，此处不再详述。
例如，栅极驱动电路包括多个级联的移位寄存器单元10。移位寄存器单元10包括输入电路11、输出电路12、上拉节点Q、下拉节点QB和下拉电路13。输入电路11配置为响应于输入信号(例如，上一级移位寄存器单元10输出的栅极扫描信号G(n-1))对上拉节点Q进行充电。输出电路12配置为在上拉节点Q的电平的控制下，将时钟信号CLK输出至输出端OT。下拉电路13配置为在下拉节点QB的电平的控制下，对上拉节点Q和输出端OT进行降噪。
下拉电路13可以实现为第一晶体管T1和第二晶体管T2。第一晶体管T1的栅极配置为和下拉节点QB连接，第一晶体管T1的第一极配置为和上拉节点Q连接，第一晶体管T1的第二极配置为和第一电压端VGL1连接以接收第一电压。第二晶体管T2的栅极配置为和下拉节点QB连接，第二晶体管T2的第一极配置为和输出端OT连接，第二晶体管T2的第二极配置为和第一电压端VGL1连接以接收第一电压。
输入电路11可以实现为第三晶体管T3。第三晶体管T3的第一极和栅极相连，并接收上一级即第n-1级移位寄存器单元10输出的栅极扫描信号G(n-1)以作为输入信号(触发信号)，第三晶体管T3的第二极与上拉节点Q连接，从而在第三晶体管T3导通时可以对上拉节点Q充电。
输出电路12可以实现为第四晶体管T4和第一电容C1。第四晶体管T4的栅极和上拉节点Q连接，第四晶体管T4的第一极接收时钟信号CLK，第四晶体管T4的第二极和输出端OT连接。第四晶体管T4可输出栅极扫描信号Gn(该信号为方波脉冲信号，相应地脉冲部分为开启电平而非脉冲部分为关断电平)，以及用于下一级移位寄存器单元10的触发信号。第一电容C1的第一极和第四晶体管T4的栅极连接，第一电容C1的第二极和第四晶体管T4的第二极连接。第四晶体管T4在上拉节点Q的电平的控制下导通，从而使时钟信号CLK通过输出端OT输出。第一电容C1可以存储上拉节点Q的电平，并且可以在第四晶体管T4导通以输出时通过自身的自举效应将上拉节点Q的电平继续上拉以提升输出性能。
下拉节点QB连接下一级即第n+1级移位寄存器单元10的输出端，以接收栅极扫描信号G(n+1)从而控制下拉节点QB的电平。在下拉节点QB的电平的控制下，第一晶体管T1和第二晶体管T2导通，从而在无需输出栅极扫描信号Gn时将输出端OT的输出信号下拉至低电平，并且将上拉节点Q下拉至低电平以关闭第四晶体管T4。
在工作时，当栅极扫描信号G(n-1)为高电平时，第三晶体管T3导通并对上拉节点Q充电，上拉节点Q的电平升高使得第四晶体管T4导通，因此时钟信号CLK可以通过第四晶体管T4在输出端OT输出，也即栅极扫描信号Gn等于时钟信号CLK。当时钟信号CLK为高电平时，栅极扫描信号Gn也为高电平。当栅极扫描信号Gn为高电平时，该级移位寄存器单元10将该高电平信号Gn输入到对应行的栅线140，以使该行栅线140对应的所有的像素单元中的开关晶体管T0打开，数据信号通过每个像素单元中的开关晶体管T0输入到对应的像素单元的存储电容Cst中，以对相应像素单元内的存储电容Cst充电，从而将信号电压写入各像素单元。当栅极扫描信号G(n+1)为高电平时，第一晶体管T1和第二晶体管T2导通，以将上拉节点Q以及输出端OT下拉至低电平。由此，通过多个级联的移位寄存器单元10，例如可以实现对排列为多行的像素单元的逐行扫描功能。
例如，在该实施例中，第二晶体管T2对应于图1和图3所示的第一薄膜晶体管110，虽然第一晶体管T1的任意一极不与栅线140连接，但是除此之外也可以对应于图1和图3所示的第一薄膜晶体管110。而且光线可以通过开口121照射到第一晶体管T1和第二晶体管T2的有源层。例如，在移位寄存器单元10还包括下拉控制电路(图中未示出)的情形下，第一晶体管T1和第二晶体管T2在下拉节点QB的控制下长期处于导通状态，从而对上拉节点Q和输出端OT进行降噪。第一晶体管T1和第二晶体管T2长期处于正向应力下，因此容易劣化。而通过设置开口121引入光(例如自然光)，利用光照对第一晶体管T1和第二晶体管T2施加负向应力，以综合或抵消其正向应力的影响，因此可以减弱第一晶体管T1和第二晶体管T2的劣化问题，有助于提升产品的信赖性。
图5为栅极驱动电路的移位寄存器单元的另一种具体实现示例的电路图。参考图5，该移位寄存器单元10包括消隐输入电路11_a、显示输入电路11_b、输出电路12、上拉节点Q、下拉节点QB、下拉电路13、下拉控制电路14、消隐复位电路15和显示复位电路16。
消隐输入电路11_a配置为根据消隐输入信号和消隐控制信号在消隐时段将消隐上拉信号输入到上拉节点Q。显示输入电路11_b配置为响应于显示输入信号在显示时段将显示上拉信号输入到上拉节点Q。输出电路12配置为在上拉节点Q的电平的控制下，将复合输出信号输出至输出端。例如，输出端包括触发信号输出端CR和像素扫描信号输出端OP。下拉电路13配置为在下拉节点QB的电平的控制下，对上拉节点Q和输出端进行降噪。下拉控制电路14配置为在上拉节点Q的电平的控制下，对下拉节点QB的电平进行控制。消隐复位电路15配置为响应于消隐复位信号对上拉节点Q进行复位。显示复位电路16配置为响应于显示复位信号对上拉节点Q进行复位。
例如，该移位寄存器单元10可以实现为第五至第十八晶体管T5-T18、第二电容C2和第三电容C3。第七晶体管T7、第八晶体管T8和第九晶体管T9在下拉节点QB的电平的控制下导通，分别对上拉节点Q、像素扫描信号输出端OP和触发信号输出端CR进行降噪。第七晶体管T7、第八晶体管T8和第九晶体管T9的栅极在一帧中例如99％的时间都处于正压下，而其第一极和第二极都处于负压下，因此上述三个晶体管长期处于正向应力下，其阈值电压正漂会明显快于移位寄存器单元10中的其他晶体管。
例如，第八晶体管T8对应于图1和图3所示的第一薄膜晶体管110，虽然第七晶体管T7和第九晶体管T9的任意一极不与栅线140连接，但是除此之外也可以对应于图1和图3所示的第一薄膜晶体管110。而且光线可以通过开口121照射到第七晶体管T7、第八晶体管T8和第九晶体管T9的有源层。由于第七晶体管T7、第八晶体管T8和第九晶体管T9长期处于正向应力下，通过设置开口121引入光(例如自然光)，利用光照对其施加负向应力，以综合或抵消其正向应力的影响，因此可以减弱第七晶体管T7、第八晶体管T8和第九晶体管T9的劣化问题，有助于提升产品的信赖性。该移位寄存器单元10的工作原理可以参考常规设计，此处不再详述。
需要说明的是，本公开的实施例中，与开口121重叠的薄膜晶体管可不限于图4所示的第一晶体管T1、第二晶体管T2以及图5所示的第七晶体管T7、第八晶体管T8和第九晶体管T9，也可以为移位寄存器单元10中的其他晶体管，本公开的实施例对此不作限制。开口121可以与移位寄存器单元10中的任意的需要光照的晶体管重叠以引入光线，从而减弱其由于正向应力导致的劣化问题。
需要说明的是，本公开的实施例中，移位寄存器单元10的结构不局限于上面描述的电路结构，可以为任意适用的电路结构，也可以包括更多或更少的晶体管和/或电容，本公开的实施例对此不作限制。
需要说明的是，本公开的实施例中采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。
本公开至少一实施例还提供一种显示面板，包括本公开任一实施例所述的阵列基板。该显示面板通过设置开口而引入光(例如自然光)，利用光照对处于正向应力下的薄膜晶体管施加负向应力，从而减弱长期处于正向应力下的薄膜晶体管的劣化问题，有助于提升产品的信赖性。
图6为本公开一实施例提供的一种显示面板的示意框图。参考图6，显示面板200包括阵列基板100，阵列基板100为本公开任一实施例所述的阵列基板。例如，显示面板200可以为OLED显示面板或液晶显示面板等。例如，显示面板200可以应用于显示器、手机、平板电脑、笔记本电脑、电子书、游戏机、电视机、数码相框、导航仪等任何具有显示功能的产品或部件中，本公开的实施例对此不作限制。该显示面板200的技术效果可以参考上文中关于阵列基板100的描述，此处不再赘述。
例如，在一个示例中，显示面板200还包括背光源300。背光源300发出的光可以通过开口121照射到至少一个第一薄膜晶体管110的第一有源层111。例如，当环境中的自然光强度较低，无法满足施加负向应力的光强要求时，则可以由背光源300提供光，以使满足光强要求的光照射到处于正向应力下的第一薄膜晶体管110的第一有源层111。背光源300在显示面板200中的设置位置不受限制，可以根据实际需求而定。背光源300可以为任意形式的线光源、点光源或面光源，可以为普通光源或偏振光光源，本公开的实施例对此不作限制。
本公开至少一实施例还提供一种阵列基板的制造方法，该阵列基板的制造方法可以制造本公开任一实施例所述的阵列基板。利用该方法制造的阵列基板可以利用光照对处于正向应力下的薄膜晶体管施加负向应力，从而减弱长期处于正向应力下的薄膜晶体管的劣化问题，有助于提升产品的信赖性。
图7为本公开一实施例提供的一种阵列基板的制造方法的流程示意图。例如，在一个示例中，参考图7，该阵列基板的制造方法包括如下操作：
步骤S110：在衬底基板的第一表面上形成栅极驱动电路，其中，栅极驱动电路包括多个薄膜晶体管，多个薄膜晶体管每个包括有源层；
步骤S120：在衬底基板的第二表面上形成第一遮光层，第二表面和第一表面分别位于衬底基板相对的两侧。
例如，第一遮光层具有至少一个开口，该开口在垂直于衬底基板第二表面的方向上与至少一个薄膜晶体管重叠以允许光至少照射到至少一个薄膜晶体管的有源层。
例如，与开口重叠的至少一个薄膜晶体管为顶栅型薄膜晶体管，以便于光线通过开口照射到该薄膜晶体管的有源层。
例如，第一遮光层采用喷墨打印或丝网印刷工艺制作。例如，通过喷墨打印工艺在衬底基板的第二表面上喷涂第一遮光层时，在需要设置开口的位置不喷涂喷墨打印材料，从而可以在第一遮光层上制作出开口。
需要说明的是，本公开的实施例中，阵列基板的制造方法不局限于上面描述的步骤和顺序，还可以包括更多或更少的步骤，各个步骤之间的顺序可以根据实际需求而定。该阵列基板的制造方法的技术效果可以参考上文中关于阵列基板100的描述，此处不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种阵列基板，包括：
衬底基板，包括分别位于所述衬底基板相对两侧的第一表面和第二表面；
栅极驱动电路，包括多个薄膜晶体管，且设置在所述衬底基板的第一表面上，所述多个薄膜晶体管每个包括有源层；
第一遮光层，设置在所述衬底基板的第二表面上；
其中，所述第一遮光层具有至少一个开口，所述开口在垂直于所述衬底基板第二表面的方向上与至少一个薄膜晶体管重叠以允许光至少照射到所述至少一个薄膜晶体管的有源层。
2.根据权利要求1所述的阵列基板，其中，所述衬底基板包括边框区，所述栅极驱动电路和所述第一遮光层位于所述边框区内。
3.根据权利要求1所述的阵列基板，其中，所述至少一个薄膜晶体管为顶栅型薄膜晶体管。
4.根据权利要求1所述的阵列基板，还包括第二遮光层，其中，
所述第二遮光层设置在所述衬底基板的第一表面上，且位于所述衬底基板和不与所述开口重叠的薄膜晶体管的有源层之间。
5.根据权利要求1所述的阵列基板，其中，所述栅极驱动电路包括多个级联的移位寄存器单元，每个所述移位寄存器单元包括输入电路、输出电路、上拉节点、下拉节点和下拉电路；
所述输入电路配置为响应于输入信号对所述上拉节点进行充电；
所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；
所述下拉电路配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行降噪。
6.根据权利要求5所述的阵列基板，其中，所述下拉电路包括第一晶体管和第二晶体管；
所述第一晶体管的栅极配置为和所述下拉节点连接，所述第一晶体管的第一极配置为和所述上拉节点连接，所述第一晶体管的第二极配置为和第一电压端连接以接收第一电压；
所述第二晶体管的栅极配置为和所述下拉节点连接，所述第二晶体管的第一极配置为和所述输出端连接，所述第二晶体管的第二极配置为和所述第一电压端连接以接收所述第一电压；
所述开口在垂直于所述衬底基板第二表面的方向上与所述第一晶体管和所述第二晶体管重叠以允许光至少照射到所述第一晶体管和所述第二晶体管的有源层。
7.根据权利要求1所述的阵列基板，其中，所述衬底基板为透明基板。
8.根据权利要求1所述的阵列基板，还包括缓冲层，其中，
所述缓冲层设置在所述衬底基板的第一表面上，且位于所述衬底基板和所述薄膜晶体管的有源层之间，所述缓冲层采用透明材料。
9.根据权利要求1所述的阵列基板，还包括偏光片，其中，
所述偏光片设置在所述衬底基板的第二表面上，且位于所述衬底基板和所述第一遮光层之间。
10.根据权利要求1所述的阵列基板，其中，所述第一遮光层的材料采用铬、氧化铬或黑色树酯。
11.一种显示面板，包括权利要求1-10任一所述的阵列基板。
12.根据权利要求11所述的显示面板，还包括背光源，其中，所述背光源发出的光可以通过所述开口照射到所述至少一个薄膜晶体管的有源层。
13.一种阵列基板的制造方法，包括：
在衬底基板的第一表面上形成栅极驱动电路，其中，所述栅极驱动电路包括多个薄膜晶体管，所述多个薄膜晶体管每个包括有源层；
在所述衬底基板的第二表面上形成第一遮光层，所述第二表面和所述第一表面分别位于所述衬底基板相对的两侧；
其中，所述第一遮光层具有至少一个开口，所述开口在垂直于所述衬底基板第二表面的方向上与至少一个薄膜晶体管重叠以允许光至少照射到所述至少一个薄膜晶体管的有源层。
14.根据权利要求13所述的阵列基板的制造方法，其中，所述至少一个薄膜晶体管为顶栅型薄膜晶体管。
15.根据权利要求13所述的阵列基板的制造方法，其中，所述第一遮光层采用喷墨打印工艺制作。
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