CN108987367A - 在每个引线上具有焊料可附着的侧壁的qfn预模制的引线框 - Google Patents

在每个引线上具有焊料可附着的侧壁的qfn预模制的引线框 Download PDF

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Abstract

本公开涉及一种使用预模制的引线框形成的、具有焊料可附着的侧壁的引线框封装件及其制造方法。将具有多个凹部和多个孔的金属镀覆的引线框放置到顶部和底部模制工具中。然后在引线框中的多个凹部和孔中形成模制化合物，以形成预模制的引线框。将多个管芯和导线耦合到预模制的引线框，并且用密封剂覆盖所得到的组合件。备选地，可以处理裸露的引线框，并且可以在密封之后施加金属层。锯或其他切割装置用于进行分割，以形成引线框封装件。每个所得到的引线框封装件具有焊料可附着的侧壁，以用于改善封装件与电路板之间的焊接接点的强度。

Description

在每个引线上具有焊料可附着的侧壁的QFN预模制的引线框
技术领域
本公开涉及一种使用预模制的引线框形成的具有焊料可附着的侧壁的引线框封装件及其制造方法。
背景技术
典型的半导体封装件包括耦合到引线框的管芯和各种电触点。然后用密封剂覆盖所得到的组合件以产生封装件。位于封装件的底表面上的焊区(也称为引线)以及在很多情况下的封装件的侧表面提供与诸如印刷电路板(PCB)等电路板的电连接。在将封装件耦合到PCB时，封装件使用表面安装技术(SMT)直接安装在PCB的表面上。
尽管SMT实现了较小的封装件，但是它也带来一些缺点。特别是，由于PCB和封装件具有不同的热膨胀系数(CTE)，封装件与PCB之间的焊接接点可能会变弱。因此，封装件的可靠性在某些情况下可能取决于焊接接点的完整性，并且因此需要更强的焊接接点。但是，大多数表面安装引线框仅在封装件的底部上具有焊料可附着的材料。封装件的侧壁通常由与焊料不相容的材料组成，这导致PCB与封装件的侧壁之间的弱焊接接点或无焊接接点。最后，在某些情况下，在薄金属引线框的选定位置的制造工艺的力导致引线框回弹，这可能导致引线框的薄金属开裂或断裂。
过去对这些问题的回应是向封装件添加附加元件。这些解决方案往往成本过高，因为添加附加元件增加了制造过程中的步骤数目，这降低了效率并且必然增加了每个封装件的单位制造成本。此外，很多解决方案都会阻止封装件被自动视觉检查(AVI)检查，这可能导致封装件可靠性和循环寿命降低，因为在离开制造厂之前无法正确检查焊接接点。
这些问题体现在典型的半导体封装件20中，如图1所示。封装件20具有金属层22，金属层22在封装件20的某些部分的底表面上。封装件20还具有侧壁24，其中第一部分28包括密封剂并且第二部分26包含引线。这样，当封装件20附接到PCB或其他电路板时，由于密封剂和引线都由与焊料不相容的材料组成，所以不能在PCB与侧壁24之间形成焊接接点。结果，不能在PCB与封装件20的侧壁24之间形成焊接接点，这降低了封装件20中的焊接接点的强度，并且阻止了封装件20被AVI检查。最终结果是一个不太可靠的封装件。
发明内容
本公开的实施例涉及一种使用预模制的引线框形成的、具有焊料可附着的侧壁的引线框封装件，及其制造方法。在一个实施例中，通过使用具有多个脊部的底部模制工具来形成预模制的引线框。在底部模制工具的第一表面和每个脊部之上放置脱模膜。然后，引线框形成有多个凹部，该凹部的尺寸和形状与脊部相匹配并且在管芯焊盘与引线框的引线之间具有多个孔。在形成多个孔和凹部之后，在引线框上形成金属层，使得金属层围绕每个管芯和每个引线。然后将引线框放置在底部模制工具上，并且在引线框的另一侧放置具有多个腔体的顶部模制工具。
在模具就位之后，在引线框的管芯焊盘之间的孔中以及在顶部模制工具的腔体中形成模制化合物。当顶部和底部模制工具被释放时，预模制的引线框留下在多个孔中以及在引线框的第一表面上的模制化合物。预模制的引线框中的模制化合物为多个凹部上方的引线框提供附加支撑，这防止了引线框在处理过程中回弹并且从而降低了在将引线框并入封装件期间引线框损坏的可能性。一旦形成预模制的引线框，通过将一个或多个管芯耦合到每个管芯焊盘、并且在每个管芯与一个或多个引线上的金属层之间耦合多个导线来将引线框并入封装件中。然后，在管芯、导线和预模制的引线框之上形成密封剂。然后在多个凹部处用机械刀片或其他切割装置将所得到的组合件分离，以形成具有焊料可附着的侧壁的封装件。
在另一实施例中，将在第一表面上具有多个凹部的预模制的引线框并入引线框封装件中。多个管芯在第二表面上被耦合到预模制的引线框，并且多个导线被耦合在每个管芯与一个或多个引线之间。然后使用密封剂来覆盖管芯、导线和预模制的引线框。接下来，在引线框的第一表面上形成金属层，包括多个凹部中的每个。然后使用锯或其他切割装置在多个凹部处分离所得到的组合件。结果是使用预模制的引线框形成的具有焊料可附着的侧壁的引线框封装件。
当具有焊料可附着的侧壁的封装件被安装到PCB或其他电路板上时，焊料可附着的侧壁使得能够在封装件的引线与PCB之间形成强的焊接接点。这也增加了封装件与PCB之间的焊料接触面积，从而减小了每个焊料引脚的电阻和热负荷。这种减小的热负荷允许减少处理电源负荷所需要的引脚数目。如果需要更少的引脚来运载正电源和负电源，则封装件可以用更少的引脚来制造，从而节省成本。如果需要，它还可以增加所得到的器件中的信号和数据引脚的数目。
附图说明
在附图中，除非上下文另有说明，否则相同的附图标记表示相似的元件或动作。图中的元件的大小和相对位置不一定按比例绘制。
图1是现有技术中已知的引线框封装件的截面图；
图2是预模制的引线框的示例性实施例的截面图；
图3A至图3F是根据本公开的示例性实施例的预模制的引线框(诸如图2的预模制的引线框)组装工艺的组装过程的各个阶段的截面图；
图4是使用预模制的引线框形成的具有焊料可附着的侧壁的引线框封装件的示例性实施例的截面图；以及
图5A至图5E是根据本发明的示例性实施例的使用预模制的引线框形成的、具有焊料可附着的侧壁的引线框封装件(诸如图4的引线框封装件)的组装过程的各个阶段的截面图。
具体实施方式
在以下描述中，阐述了某些具体细节以便提供对本公开的各种实施例的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本公开。在其他情况下，没有详细描述与电子部件和制造技术相关联的公知结构，以避免不必要地模糊对本公开的实施例的描述。附图不一定按比例绘制，并且某些特征被放大，以提供特定特征的更清晰视图。
除非上下文另有要求，否则在整个说明书和随后的权利要求书中，词语“包括”及其变化(诸如“包含”和“含有”)应当被解释为开放的包括意义，即，“包括但不限于”。
诸如第一、第二和第三等序号的使用不一定表示排序的秩序感，而是可以仅仅区分动作或结构的多个实例。
贯穿本说明书对“一个实施例”或“实施例”的引用表示结合这个实施例描述的特定特征、结构或特性被包括在至少一个实施例中。因此，贯穿本说明书各处出现短语“在一个实施例中”或“在实施例中”不一定都指代同一实施例。此外，特定特征、结构或特性在一个或多个实施例中可以以任何合适的方式组合。
如在本说明书和所附权利要求中所使用的，除非内容另有明确规定，否则单数形式“一”、“一个”和“该”包括复数指示物。还应当注意，除非内容另有明确规定，否则术语“或”通常以包括性的“和/或”的意义来使用。
本公开总体上旨在提供一种使用预模制的引线框形成的、具有焊料可附着的侧壁的引线框封装件。图2中示出了预模制的引线框30的示例性实施例。在这个实施例中，预模制的引线框30具有第一侧32和第二侧34。引线框30还具有多个管芯焊盘42和多个引线44。多个引线44中的每个引线包括通过引线框31的薄部分连结在一起的第一引线48和第二引线50。引线框31的该部分的厚度将根据形成在预模制的引线框30的第二侧34中的多个凹部33的深度54而变化，如下面更详细描述的。深度54还包括预模制的引线框30的厚度52的特定百分比。在一些实施例中，深度54大于厚度52的50％，但是可以根据引线框30的期望特性来选择其他变化。
多个管芯焊盘42通过多个孔38分开。在这个实施例中，多个孔38填充有第一多个模制化合物部分40。第二多个模制化合物部分46在邻近多个凹部33的位置处放置在预模制的引线框30的第一侧32上，多个凹部33在多个引线44中的每个的第一引线48与第二引线50之间形成在引线框的第二侧34上。多个凹部33限定暴露于外部环境的侧壁56。当将预模制的引线框30被形成到封装件中时，如下所述，侧壁56被金属层覆盖以产生具有焊料可附着的侧壁的封装件。在替代实施例中，在形成第一和第二多个模制化合物部分之前，在多个管芯焊盘42中的每个和多个引线44中的每个上形成金属层，如图3C至图3F所示。
第一多个模制化合物部分40和第二多个模制化合物部分46均在引线框经历附加处理时为预模制的引线框30提供支撑。典型的引线框是非常薄的宽铜层或者其他金属层，这些层在管芯和导线附接过程中或在制造过程中的其他步骤中可能会破裂或断裂。通常，这种损坏是由于引线框回弹引起的，这在引线框的某个区域中施加了力并且该力的影响在整个引线框中传播之后发生，从而导致薄材料回弹。第一多个模制化合物部分40和第二多个模制化合物部分46在引线框30的脆弱位置提供附加材料。这种增加的材料面积在遭受制造过程中的固有的相同的力时导致框架30的应力较低。结果，破裂或断裂的可能性大大降低。应力通过模制化合物材料本身进一步减小，该模制化合物材料本身起着缓冲器的作用，以吸收由于引线框回弹或其他制造引起的力而发生的振动。
图3A至至图F中示出了制造预模制的引线框30的方法的示例性实施例。在从图3A开始的实施例中，底部模制工具58在底部模制工具58的第一表面60上形成有多个脊部62。底部模制工具58由金属或其他合适的材料构成，并且多个脊部62中的每个脊部的尺寸和形状可以根据设计偏好或所得到的预模制的引线框的特定应用而变化。然后，在图3B中，将脱模膜64放置在底部模制工具58的第一表面60之上，包括多个脊部62中的每个脊部。脱模膜64是非粘性的并且当在引线框上形成模制化合物时防止引线框粘附到底部模制工具58。
一旦脱模膜64就位，将引线框29放置在底部模制工具58和脱模膜64上，如图3C所示。引线框29包括多个管芯焊盘42和多个引线44。多个管芯焊盘42通过在放置之前形成在引线框29中的多个孔38与多个引线44分离。多个引线44通过第一多个凹部33被分成多个引线44中的每个引线的第一引线48和第二引线50。第一多个凹部33形成有被配置为接纳多个脊部62的大小和形状。除了其他替代方案之外，多个孔38和第一多个凹部33中的每个可以使用湿法或干法蚀刻、激光蚀刻或使用机械刀片来形成。在引线框29中形成多个孔38和第一多个凹部33之后，在每个管芯焊盘42和每个引线44上定位金属层82。引线框29用金属层82进行涂覆，使得金属层82位于每个管芯焊盘42和每个引线44的每个表面上。金属层82可以包括与焊料形成牢固连接的任何合适层或层的组合，即可附着到焊料的层。例如，层82可以是锡或锡合金。备选地，层82可以是镍和金的双层或者镍、钯和金的三层。
焊料可附着层82可以在该过程中的各个不同阶段中的任何一个阶段施加。在图2的实施例中，在完全形成预模制的引线框之后，但是在附接管芯之前，施加层82。因此，图2中未示出层82，但是其将作为下一步骤而被施加。在图3C的实施例中，层82在引线框第一次被放置在模具中之前被施加到引线框。在另外的替代实施例中，它可以在引线框的管芯焊盘和引线被形成和蚀刻之前或者在蚀刻步骤之后施加。它也可以在管芯被附接之后以及在最终封装步骤之后施加。
在引线框29就位之后，将顶部模制工具66放置在引线框29之上，如图3D所示。顶部模制工具66具有第二多个凹部68。第二多个凹部68被定位在第一多个凹部33上方，使得可以在引线框29上形成模制化合物。这提供了用于模制化合物以更完全地围绕引线框29流动以填充孔38的通路，并且还为引线框的在第一多个凹部33上方的区域提供了附加的刚性和支撑。如果凹部33非常深，则使模制化合物的块直接在每个凹部之上将增加刚性并且在制造过程中提供对引线框的更好处理。多个脊部62在引线框上形成模制化合物期间为引线框提供支撑。一旦顶部模制工具66和底部模制工具58固定，则第一多个模制化合物部分40和第二多个模制化合物部分46分别形成在多个孔38和第二多个凹部68中，如图3E所示。第二多个模制化合物部分46接触每个引线44的表面上的金属层82，并且第一多个模制化合物部分40接触一个管芯焊盘42和一个引线44上的金属层。
一旦形成了第一多个模制化合物部分40和第二多个模制化合物部分46，则释放底部模制工具58和顶部模制工具66，并且将预模制的引线框30从模制工具去除，如图3F所示。所得到的预模制的引线框30具有第一多个模制化合物部分40和第二多个模制化合物部分46，以防止当预模制的引线框30经历附加制造以集成到引线框封装件中时的引线框回弹的影响。此外，第一多个凹部33中的每个的侧壁56被金属层82覆盖。当预模制的引线框30被形成到引线框封装件中时，侧壁暴露在封装件的侧壁的一部分上，并且封装件的侧壁上的金属层82允许在封装件的侧壁与PCB或其他板之间形成强的焊接接点。
图4中示出了使用预模制的引线框形成的、具有焊料可附着的侧壁的引线框封装件70的示例性实施例。在这个实施例中，引线框封装件70包括管芯72和多个引线74，管芯72用粘接带或其他合适的粘合剂71耦合到管芯焊盘43，多个引线74与管芯焊盘43间隔开。多个引线74中的每个包括第一侧78、第二侧80和侧壁85。引线侧壁85包括凸缘83和引线部分86。金属层82围绕管芯焊盘43的每个表面并且围绕每个引线74的第一侧78、第二侧80和部分86延伸。多个导线76在多个引线74中的一个或多个上被耦合在管芯72与金属层82之间。金属层82可以是锡、镍、钯或金中的一种或多种，但是根据设计要求，其他金属或材料也可以是有用的。侧壁85的引线部分86上的金属层82允许在封装件70的侧壁与PCB或其他板之间形成焊接接点。在封装件的侧壁上存在焊料允许在侧壁与PCB之间形成焊接接点，并且还允许通过AVI进行检查，这有助于在封装件和电路板离开制造或测试设施之前标识缺陷和其他问题，这进一步提高了可靠性。
多个引线74通过多个孔38与管芯焊盘43间隔开。多个孔38填充有可以使用上面参考预模制的引线框描述的工艺而形成的第一多个模制化合物部分40。引线框封装件70还包括在多个引线74的第一侧78上的第二多个模制化合物部分46中的一个或多个的一部分。
管芯72、多个导线76和第二多个模制化合物部分46由密封剂84密封。一旦第一多个模制化合物部分40和第二多个模制化合物部分46通过成型工艺被固化，则施加热量和压力以形成密封剂84将不会导致第一多个模制化合物部分40和第二多个模制化合物部分46熔化或降解。换言之，在固化之后的第一多个模制化合物部分40和第二多个模制化合物部分46的熔化或降解温度低于密封剂84被放置的温度。
在图4的实施例中，在形成预模制的引线框之前施加层82，类似于图3C所示的顺序。
在替代实施例中，侧壁85基本上竖直并且引线部分86包括侧壁85和凸缘83，如下所述。结果，整个侧壁85被金属层82覆盖。凸缘83的宽度或高度可以变化，这取决于是否将更深的凹部切入多个引线中的每个的第二侧中，如上面参考预模制的引线框所描述的。
图5A至图5E中示出了制造使用预模制的引线框形成的、具有焊料可附着的侧壁的引线框封装件70的方法的示例性实施例。该过程在图5A中以预模制的引线框30开始。预模制的引线框30具有多个管芯焊盘42和多个引线44，多个引线44中的每个包括第一引线48和第二引线50。预模制的引线框30还包括根据本公开的实施例而形成的第一多个模制化合物部分40和第二多个模制化合物部分46。在图5A的实施例中，层82尚未形成，但是将在稍后形成。
在图5B中，将多个管芯72耦合到多个管芯焊盘42。多个导线76被耦合在每个管芯与多个引线44中的一个或多个引线之间。
如图5C所示，密封剂84形成在多个管芯72、多个导线76和第二多个模制化合物部分46之上。在一些实施例中，密封剂84还接触或覆盖第一多个模制化合物部分40的表面。然后从模具去除封装件的阵列。
在从模具去除之后，金属层82形成在阵列的任何暴露的金属表面上。因此，它将形成在多个管芯焊盘42中的每个管芯焊盘和多个引线44中的每个引线上，包括引线的侧壁，如图5D所示。金属层82延伸到多个凹部33，并且覆盖多个凹部33中的每个凹部的第一侧51和第二侧53。
在形成层82之后，使用机械刀片或其他切割装置来分割所得到的阵列，以获得单独的封装件70，如图5E所示。每个引线框封装件70具有侧壁88，侧壁88具有被金属层82覆盖的部分86。这允许在封装件的侧壁88与PCB或其他电路板之间形成焊接接点，从而产生更可靠的被AVI检查的封装件，其优点已经描述。
在替代的示例性实施例中，引线框封装件70具有不带凸缘83的引线侧壁85，其中金属层82覆盖整个引线侧壁85。在这个实施例中，在处理之前将连接条附接到引线框，以防止引线框在处理期间弯曲或回弹。然后，附接有连接条的引线框可以在多个凹部33处一直切割，以形成多个引线44中的每个引线的第一引线48和第二引线50、以及在第一引线48与第二引线50之间的第二多个孔。具有第二多个孔的所得到的引线框被放置在底部模制工具58中，其中脊部62具有足以占据第二多个孔的高度。
然后，形成第二多个凹部68，其深度与具有足以在处理期间支撑引线48和50的厚截面的第二多个模制化合物部分46相对应。然后，根据本公开继续进行预模制和封装件成型过程，直到在分割相应的封装件之前用修整机或其他切割装置去除连接条。在分割之后，引线框封装件70具有被金属层82覆盖的引线侧壁85。这个增加的接触表面区域允许在封装件70与PCB或其他电路板之间形成更强的焊接接点，与仅在侧壁85的部分86上具有金属层82的封装件相比，这提高了可靠性并且进一步降低了电阻。
上述各种实施例可以被组合以提供另外的实施例。所有在本说明书中提及和/或在申请数据表中列出的美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请和非专利出版物均通过引用整体并入本文。如果需要采用各种专利、申请和出版物的概念来提供另外的实施例，则可以修改实施例的各方面。
根据以上详细描述，可以对这些实施例做出这些和其他改变。通常，在下面的权利要求中，所使用的术语不应当被解释为将权利要求限制为说明书和权利要求书中公开的具体实施例，而是应当被解释为包括所有可能的实施例以及这样的权利要求享有的全部范围的等同物。因此，权利要求不受本公开的限制。

Claims (20)

1.一种器件，包括：
引线框，具有第一侧、第二侧、第一管芯焊盘、第二管芯焊盘、第一引线和第二引线，所述第一引线与所述第一管芯焊盘相关联，并且所述第二引线与所述第二管芯焊盘相关联；
多个凹部，在所述第一引线与所述第二引线之间被定位在所述引线框的第二侧上；
第一孔，被定位在所述第一管芯焊盘与所述第一引线之间；
第二孔，被定位在所述第二管芯焊盘与所述第二引线之间；
第一多个模制化合物部分，所述第一多个模制化合物部分中的一个模制化合物部分占据所述第一孔，并且所述第一多个模制化合物部分中的另一模制化合物部分占据所述第二孔；以及
第二多个模制化合物部分，所述第二多个模制化合物部分中的每个模制化合物部分在邻近所述多个凹部中的每个凹部的位置处被定位在所述引线框的所述第一侧上。
2.根据权利要求1所述的器件，还包括所述多个凹部的深度大于所述引线框的厚度的一半。
3.根据权利要求1所述的器件，还包括所述多个凹部限定所述第一引线的侧壁和所述第二引线的侧壁，所述侧壁暴露于外部环境。
4.根据权利要求1所述的器件，还包括所述多个凹部延伸穿过所述引线框的本体以形成第二多个孔。
5.一种器件，包括：
管芯焊盘，具有第一侧和第二侧；
管芯，被耦合到所述管芯焊盘的所述第一侧；
与所述管芯焊盘间隔开的多个引线，所述多个引线中的每个引线具有第一侧、第二侧和面向外的侧壁；
多个导线，所述多个导线中的每个导线被耦合在所述管芯与所述多个引线中的一个引线之间；
第一模制化合物部分，被定位在所述管芯焊盘与所述多个引线之间；
第二模制化合物部分，被定位在所述多个引线中的每个引线的第一侧上；
金属层，被定位在所述管芯焊盘的第二侧、所述多个引线中的每个引线的第二侧以及所述多个引线中的每个引线的侧壁的一部分上；以及
密封剂，包封所述管芯、所述多个导线和第二多个密封剂部分。
6.根据权利要求5所述的器件，还包括所述金属层基本上覆盖所述多个引线中的每个引线的侧壁。
7.根据权利要求5所述的器件，还包括所述金属层包括锡、镍、钯和金中的至少一种。
8.根据权利要求5所述的器件，其中所述密封剂接触第一多个模制化合物构件。
9.一种方法，包括：
将脱模膜定位在底部模制工具的第一表面上，所述模制工具具有多个脊部；
将引线框放置在所述底部模制工具上，所述引线框具有第一多个凹部和多个孔，所述第一多个凹部中的每个凹部具有被配置为接纳所述多个脊部中的一个脊部的尺寸和形状，所述引线框还具有多个管芯焊盘和多个引线；
将顶部模制工具放置在所述引线框上，所述顶部模制工具具有第二多个凹部；
在单个模制步骤中，在所述多个孔中形成第一多个模制化合物部分并且在所述第二多个凹部中形成第二多个模制化合物部分，以形成预模制的引线框；
释放所述顶部模制工具和所述底部模制工具，所述释放包括从所述顶部模制工具和所述底部模制工具去除所述预模制的引线框；
将多个管芯耦合到所述预模制的引线框的每个相应的管芯焊盘；
将导线耦合在每个管芯与所述预模制的引线框的每个相应的引线之间；
用密封剂密封所述多个管芯、所述多个导线和所述第二多个模制化合物部分；
在所述引线框的暴露表面上和所述引线框中的所述第一多个凹部上形成金属层；以及
切割所述密封剂、所述引线框和所述金属层，以形成多个引线框封装件，每个引线框封装件具有第一侧壁和第二侧壁，其中每个侧壁的一部分被所述金属层覆盖。
10.根据权利要求9所述的方法，其中定位所述脱模膜包括：由非粘性材料构成的所述脱模膜。
11.根据权利要求9所述的方法，其中形成所述第二多个模制化合物部分还包括：在邻近所述第一多个凹部的位置处形成所述第二多个模制化合物部分。
12.根据权利要求9所述的方法，其中形成所述第一多个凹部还包括：去除与所述第一多个凹部相对的所述引线框的剩余部分，以形成多个引线。
13.根据权利要求12所述的方法，还包括：
利用所述预模制的引线框形成多个引线框封装件，所述多个引线框封装件中的每个引线框封装件具有在第一侧壁上的第一引线部分和在第二侧壁上的第二引线部分；以及
在所述第一侧壁的第一引线部分和所述第二侧壁的第二引线部分上形成金属层。
14.根据权利要求13所述的方法，其中在所述第一引线部分和所述第二引线部分上形成所述金属层还包括：所述金属层基本覆盖所述第一侧壁的第一引线部分和所述第二侧壁的第二引线部分。
15.根据权利要求9所述的方法，其中在将引线框放置在所述底部模制工具上的步骤之前，执行在所述引线框的暴露表面上和所述引线框中的所述第一多个凹部上形成金属层的步骤。
16.根据权利要求9所述的方法，其中在从所述顶部模制工具去除所述预模制的引线框的步骤之后，并且在将引线框放置在所述底部模制工具上的步骤之前，并且在将多个管芯耦合到所述预模制的引线框的每个相应的管芯焊盘的步骤之前，执行在所述引线框的暴露表面上和所述引线框中的所述第一多个凹部上形成金属层的步骤。
17.根据权利要求9所述的方法，其中切割所述密封剂、所述引线框和所述金属层包括所述第一侧壁和所述第二侧壁均具有引线部分。
18.根据权利要求9所述的方法，其中切割所述密封剂、所述引线框和所述金属层还包括形成凸缘，所述凸缘包括所述引线部分并且从所述第一多个凹部延伸。
19.根据权利要求9所述的方法，其中形成所述金属层还包括在所述引线框上形成包括锡的层。
20.根据权利要求9所述的方法，其中形成所述金属层还包括形成包括至少两个不同层的层，所述至少两个不同层彼此叠置，并且所述至少两个不同层包括选自镍、钯和金中的至少两种。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110241406A (zh) * 2019-07-26 2019-09-17 深圳市溢诚电子科技有限公司 应用于pcb上化学金钯金镀层的化学镀金液

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11062980B2 (en) * 2017-12-29 2021-07-13 Texas Instruments Incorporated Integrated circuit packages with wettable flanks and methods of manufacturing the same
CN109494209B (zh) * 2018-10-08 2020-03-06 江苏长电科技股份有限公司 一种侧壁可浸润超薄封装结构及其制造方法
US11545418B2 (en) * 2018-10-24 2023-01-03 Texas Instruments Incorporated Thermal capacity control for relative temperature-based thermal shutdown
US20200135632A1 (en) * 2018-10-24 2020-04-30 Texas Instruments Incorporated Die isolation on a substrate
CN111341750B (zh) * 2018-12-19 2024-03-01 奥特斯奥地利科技与系统技术有限公司 包括有导电基部结构的部件承载件及制造方法
US11073572B2 (en) * 2019-01-17 2021-07-27 Infineon Technologies Ag Current sensor device with a routable molded lead frame
CN112420532B (zh) * 2019-02-22 2022-07-19 西安航思半导体有限公司 无引脚dfn封装器件的封装工艺
CN112435975B (zh) * 2019-02-22 2022-07-19 西安航思半导体有限公司 散热dfn半导体器件封装结构
CN113614879A (zh) * 2019-03-08 2021-11-05 硅尼克斯公司 具有侧壁镀层的半导体封装
US10991621B2 (en) * 2019-08-05 2021-04-27 Texas Instruments Incorporated Semiconductor die singulation
US11450596B2 (en) * 2019-11-22 2022-09-20 Advanced Semiconductor Engineering, Inc. Lead frame, package structure and method for manufacturing the same
CN113035722A (zh) * 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 具有选择性模制的用于镀覆的封装工艺
CN113035721A (zh) * 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 用于侧壁镀覆导电膜的封装工艺
US20230197575A1 (en) * 2021-12-20 2023-06-22 Texas Instruments Incorporated Die attach adhesive-ready lead frame design

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545332B2 (en) * 2001-01-17 2003-04-08 Siliconware Precision Industries Co., Ltd. Image sensor of a quad flat package
US20050287709A1 (en) * 2004-06-23 2005-12-29 Advanced Semiconductor Engineering Inc. Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe
CN102117753A (zh) * 2010-01-05 2011-07-06 飞思卡尔半导体公司 封装半导体器件的方法
CN102376588A (zh) * 2010-08-09 2012-03-14 美士美积体产品公司 用于半导体芯片封装的侧可润湿电镀
CN103681577A (zh) * 2012-09-24 2014-03-26 精工电子有限公司 树脂密封型半导体装置及其制造方法
CN104576407A (zh) * 2014-12-30 2015-04-29 杰群电子科技（东莞）有限公司 一种引线框架管脚端面镀锡的封装方法及封装结构
CN204834611U (zh) * 2015-07-29 2015-12-02 嘉盛半导体(苏州)有限公司 引线框架及其单元、半导体封装结构及其单元
CN205282469U (zh) * 2014-12-22 2016-06-01 意法半导体公司 电子器件和半导体封装体

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
US7399658B2 (en) * 2005-10-21 2008-07-15 Stats Chippac Ltd. Pre-molded leadframe and method therefor
US8551820B1 (en) * 2009-09-28 2013-10-08 Amkor Technology, Inc. Routable single layer substrate and semiconductor package including same
US9666501B2 (en) * 2009-10-20 2017-05-30 Rohm Co., Ltd. Semiconductor device including a lead frame
US9911685B2 (en) * 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
US10689249B2 (en) * 2015-09-16 2020-06-23 Advanced Semiconductor Engineering, Inc. Semiconductor device package including a wall and a grounding ring exposed from the wall

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545332B2 (en) * 2001-01-17 2003-04-08 Siliconware Precision Industries Co., Ltd. Image sensor of a quad flat package
US20050287709A1 (en) * 2004-06-23 2005-12-29 Advanced Semiconductor Engineering Inc. Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe
CN102117753A (zh) * 2010-01-05 2011-07-06 飞思卡尔半导体公司 封装半导体器件的方法
CN102376588A (zh) * 2010-08-09 2012-03-14 美士美积体产品公司 用于半导体芯片封装的侧可润湿电镀
CN103681577A (zh) * 2012-09-24 2014-03-26 精工电子有限公司 树脂密封型半导体装置及其制造方法
CN205282469U (zh) * 2014-12-22 2016-06-01 意法半导体公司 电子器件和半导体封装体
CN104576407A (zh) * 2014-12-30 2015-04-29 杰群电子科技（东莞）有限公司 一种引线框架管脚端面镀锡的封装方法及封装结构
CN204834611U (zh) * 2015-07-29 2015-12-02 嘉盛半导体(苏州)有限公司 引线框架及其单元、半导体封装结构及其单元

Cited By (2)

* Cited by examiner, † Cited by third party
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