CN108476018A - 缓冲电路及半导体装置 - Google Patents

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Abstract

目的在于提供能够使互补SEPP电路稳定地动作的技术。具有:NPN晶体管(Q1)及PNP晶体管(Q2),它们形成互补SEPP电路;第1电阻及第2电阻;第1负载元件,其一端与半导体开关元件(3)的栅极连接,另一端与NPN晶体管(Q1)的基极连接;以及第2负载元件,其一端与半导体开关元件(3)的栅极连接,另一端与PNP晶体管(Q2)的基极连接。

Description

缓冲电路及半导体装置
技术领域
本发明涉及用于对半导体开关元件的导通及截止时的通断速度进行控制的缓冲电路及具有该缓冲电路的半导体装置。
背景技术
在半导体开关元件导通时,例如由恢复电流引起的辐射噪声及导通损耗成为问题,相反地在截止时,例如由浪涌电压引起的过电压及截止损耗成为问题。如上所述,在半导体开关元件的通断驱动中,在导通和截止时举动不同,因此要求各自的通断速度(以下,记作“SW速度”)不同。
为了对导通及截止的SW速度单独地进行控制,提出了具有互补单端推挽(SingleEnded Push Pull)(以下,简记为“互补SEPP”)电路的缓冲电路(例如专利文献1)。此外,根据专利文献1的技术,能够对形成互补SEPP电路的NPN晶体管及PNP晶体管的反向电压进行抑制,其结果,能够使互补SEPP电路稳定地动作。
专利文献1:日本特开2010-130557号公报
发明内容
但是,关于使互补SEPP电路稳定地动作这一点,存在改善的余地。
因此,本发明就是鉴于上述这样的问题而提出的,其目的在于,提供能够使互补SEPP电路稳定地动作的技术。
本发明所涉及的缓冲电路连接于输入端子和半导体开关元件的栅极之间,该缓冲电路具有:NPN晶体管及PNP晶体管,它们形成互补单端推挽(Single Ended Push Pull)电路;第1电阻,其连接于所述栅极和所述NPN晶体管的发射极之间;第2电阻,其连接于所述栅极和所述PNP晶体管的发射极之间;第1负载元件,其一端与所述栅极连接,另一端与所述NPN晶体管的基极连接;第2负载元件,其一端与所述栅极连接,另一端与所述PNP晶体管的基极连接;第3电阻,其连接于所述输入端子和所述NPN晶体管的所述基极之间;以及第4电阻,其连接于所述输入端子和所述PNP晶体管的所述基极之间。
发明的效果
根据本发明,能够对向NPN晶体管及PNP晶体管各自的基极-发射极间施加的反向电压进行抑制,因此能够实现互补SEPP电路的动作的稳定化。
本发明的目的、特征、方式及优点通过以下的详细说明和附图而变得更加明了。
附图说明
图1是表示第1相关半导体装置的结构的电路图。
图2是表示第1相关半导体装置的仿真结果的图。
图3是表示第1相关半导体装置的仿真结果的图。
图4是表示第2相关半导体装置的结构的电路图。
图5是表示第2相关半导体装置的仿真结果的图。
图6是表示第2相关半导体装置的仿真结果的图。
图7是表示实施方式1所涉及的半导体装置的结构的电路图。
图8是表示实施方式1所涉及的半导体装置的仿真结果的图。
图9是表示实施方式1所涉及的半导体装置的仿真结果的图。
图10是表示实施方式2所涉及的半导体装置的结构的电路图。
图11是表示实施方式2所涉及的半导体装置的仿真结果的图。
图12是表示实施方式2所涉及的半导体装置的仿真结果的图。
图13是表示实施方式3所涉及的半导体装置的结构的电路图。
图14是表示变形例所涉及的半导体装置的结构的电路图。
图15是表示变形例所涉及的半导体装置的仿真结果的图。
图16是表示变形例所涉及的半导体装置的仿真结果的图。
图17是表示实施方式4所涉及的半导体装置的结构的电路图。
图18是表示变形例所涉及的半导体装置的结构的电路图。
图19是表示变形例所涉及的半导体装置的仿真结果的图。
图20是表示变形例所涉及的半导体装置的仿真结果的图。
具体实施方式
首先,在对本发明的实施方式所涉及的半导体装置进行说明前,对与其相关的第1及第2半导体装置(下面,记作“第1及第2相关半导体装置”)进行说明。
<第1相关半导体装置>
图1是表示第1相关半导体装置的结构的电路图。第1相关半导体装置具有:输入端子1、半导体开关元件3和缓冲电路10。
输入端子1与对半导体装置进行控制的控制电路(未图示)的输出部连接,输入端子电压VIN输入至输入端子1。
与输入端子电压VIN相对应的电压经由缓冲电路10而输入至半导体开关元件3,由此半导体开关元件3选择性地进行导通及截止。作为半导体开关元件3,应用例如IGBT(Insulated Gate Bipolar Transistor)或者MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)。
另外,作为半导体开关元件3的材质,应用例如碳化硅(SiC)、氮化镓(GaN)、金刚石等宽带隙半导体。由此,第1相关半导体装置能够实现即使在高温下也稳定地动作,使SW速度高速化。
缓冲电路10具有NPN晶体管Q1及PNP晶体管Q2、栅极电阻R1、R2,该缓冲电路10连接于输入端子1和半导体开关元件3的栅极之间。此外,在下面的说明中,在不对NPN晶体管Q1及PNP晶体管Q2进行区分的情况下,有时记作“双极晶体管”。
在驱动侧(高压侧)配置的NPN晶体管Q1及在灌入侧(低压侧)配置的PNP晶体管Q2构成互补SEPP电路。在图1的例子中,NPN晶体管Q1的基极与输入端子1连接,集电极与电压Vcc的电源连接,发射极与栅极电阻R1连接。另一方面,PNP晶体管Q2的基极与输入端子1连接,集电极接地,发射极与栅极电阻R2连接。而且,NPN晶体管Q1及PNP晶体管Q2的发射极相互连接,由此输出变得单一。
根据如以上所述构成的互补SEPP电路,得到下述优点,即,通过双极晶体管的结构,输入电容小,能够减少驱动信号的延迟,通过发射极跟随器,能够降低输出阻抗,通过贯通电流的抑制,能够针对宽电源电压容易地使用等。
栅极电阻R1连接于NPN晶体管Q1的发射极和半导体开关元件3的栅极之间,栅极电阻R2连接于PNP晶体管Q2的发射极和半导体开关元件3的栅极之间。此外,栅极电阻R1的电阻值与栅极电阻R2的电阻值不同。
根据如以上所述构成的缓冲电路10,通过栅极电阻R1、R2,能够对充放电电流进行控制。其结果,能够对导通及截止的SW速度单独地进行控制,进而使得它们的SW速度彼此不同。
接下来,对第1相关半导体装置的问题进行说明。图2及图3是表示作为输入端子电压VIN而将0~15V的脉冲电压施加至第1相关半导体装置的输入端子1时的仿真结果的图。
在图2中示出输入端子电压VIN的随时间的变化和半导体开关元件3的栅极电压VGE的随时间的变化。根据图2可知,栅极电压VGE的上升及下降与输入端子电压VIN的上升及下降相比发生延迟。因此,与这些电压的差相对应的反向电压施加于双极晶体管。
在图3中示出以从NPN晶体管Q1的发射极向基极的朝向施加的反向电压VBE_D的随时间的变化。另外,示出以从PNP晶体管Q2的发射极向基极的朝向施加的电压VBE_S的随时间的变化。此外,在PNP晶体管的“通常接通动作”中,在从发射极向基极的朝向施加“负”的电压。图3的VBE_S的值为“正”,因此电压VBE_S相当于反向电压。
根据图3可知,反向电压VBE_D、VBE_S的大小超过10V。另一方面,通常使用的双极晶体管的基极-发射极间的反向电压的大小的最大额定值小于或等于10V。因此,第1相关半导体装置存在下述问题,即,在半导体开关元件3的导通及截止时,产生超过双极晶体管的最大额定值的程度的反向电压。
<第2相关半导体装置>
图4是表示第2相关半导体装置的结构的电路图。下面,针对第2相关半导体装置的结构要素中的与第1相关半导体装置相同或者类似的结构要素,标注相同的参照标号,主要对不同的结构要素进行说明。
第2相关半导体装置的缓冲电路10在第1相关半导体装置的缓冲电路10的结构要素的基础上,具有二极管D1、D2。二极管D1连接于输入端子1和NPN晶体管Q1的基极之间连接,二极管D2连接于输入端子1和PNP晶体管Q2的基极之间。根据如上所述的结构,在第1相关半导体装置产生的反向电压的一部分分配至二极管D1、D2,因此能够减少双极晶体管的反向电压。
图5及图6是与图2及图3相对应的图,具体地说,是表示作为输入端子电压VIN而将0~15V的脉冲电压施加至第2相关半导体装置的输入端子1时的仿真结果的图。
根据图6可知,反向电压VBE_D、VBE_S的大小小于或等于10V。即,根据第2相关半导体装置,与第1相关半导体装置相比能够降低反向电压。
但是,如图5所示,输入端子电压VIN的图形的平坦部分和栅极电压VGE的图形的平坦部分之间的差值相比于图2的该差值而稍微大出所附加的二极管D1、D2的正向电压的量。因此,存在将该差值进而将双极晶体管的反向电压进一步减少的余地。另外,在输入端子1和各双极晶体管的基极之间连接有二极管D1、D2,因此存在相对于输入信号,各双极晶体管的响应发生延迟这样的问题(但是,该问题在图5及图6的仿真结果中未显现出来)。与此相对,根据以下进行说明的本发明的实施方式1~4所涉及的半导体装置,能够解决如上所述的问题。
<实施方式1>
图7是表示本实施方式1所涉及的半导体装置的结构的电路图。下面,针对本实施方式1的结构要素中的与第1及第2相关半导体装置相同或者类似的结构要素,标注相同的参照标号,主要对不同的结构要素进行说明。
图7的半导体装置的缓冲电路10具有:NPN晶体管Q1及PNP晶体管Q2、栅极电阻R1、R2、限流电阻R3、R4和二极管D1、D2。
驱动侧(高压侧)的NPN晶体管Q1及灌入侧(低压侧)的PNP晶体管Q2与上述同样地,构成互补SEPP电路。
作为第1电阻的栅极电阻R1连接于半导体开关元件3的栅极和NPN晶体管Q1的发射极之间。作为第2电阻的栅极电阻R2连接于半导体开关元件3的栅极和PNP晶体管Q2的发射极之间。栅极电阻R1、R2例如使用较低阻抗的电阻,以使得半导体开关元件3能够进行快速的通断动作。
作为第1负载元件的二极管D1的一端与半导体开关元件3的栅极连接,另一端与NPN晶体管Q1的基极连接。在图7的例子中,二极管D1的正极与半导体开关元件3的栅极连接,二极管D1的负极与NPN晶体管Q1的基极连接。
由此,将施加至NPN晶体管Q1的基极-发射极间的反向电压和在产生反向电压时施加至栅极电阻R1的电压合计后的电压被钳位于二极管D1的正向电压VF。其结果,作为第1负载元件的二极管D1能够减少NPN晶体管Q1的基极及发射极之间的反向电压。
作为第2负载元件的二极管D2的一端与半导体开关元件3的栅极连接,另一端与PNP晶体管Q2的基极连接。在图7的例子中,二极管D2的负极与半导体开关元件3的栅极连接,二极管D2的正极与PNP晶体管Q2的基极连接。
由此,将施加至PNP晶体管Q2的基极-发射极间的反向电压和在产生反向电压时施加至栅极电阻R2的电压合计后的电压被钳位于二极管D2的正向电压VF。其结果,作为第2负载元件的二极管D2能够减少PNP晶体管Q2的基极及发射极之间的反向电压。
作为第3电阻的限流电阻R3连接于输入端子1和NPN晶体管Q1的基极之间。同样地,作为第4电阻的限流电阻R4连接于输入端子1和PNP晶体管Q2的基极之间。上述限流电阻R3、R4在半导体开关元件3的截止及导通时,对流过二极管D1、D2的电流进行限制。此外,限流电阻R3具有将栅极电阻R1的电阻值乘以数倍~NPN晶体管Q1的电流放大率hFE倍而得到的电阻值,限流电阻R4具有将栅极电阻R2的电阻值乘以数倍~PNP晶体管Q2的电流放大率hFE倍而得到的电阻值。例如,在栅极电阻R1、R2应用10Ω的电阻,且电流放大率hFE为200的情况下,限流电阻R3、R4应用2kΩ(=10Ω×200)的电阻。在该情况下,栅极电阻R1、R2的电阻值<<限流电阻R3、R4这一关系成立。
图8及图9是与图2及图3相对应的图,具体地说,是表示作为输入端子电压VIN而将0~15V的脉冲电压施加至本实施方式1所涉及的半导体装置的输入端子1时的仿真结果的图。
如图8及图9所示,根据本实施方式1所涉及的半导体装置,将施加至双极晶体管的基极-发射极间的反向电压和在产生反向电压时施加至栅极电阻R1、R2的电压合计后的电压被钳位于二极管D1、D2的正向电压VF。由此,能够使双极晶体管的反向电压比二极管D1、D2的正向电压VF低,因此能够实现反向电压的减少,进而实现互补SEPP电路的动作的稳定化。另外,根据本实施方式1,二极管D1的正极和二极管D2的负极短路,因此能够使用2合1的小封装二极管。由此,能够实现部件个数及安装面积的削减。
另外,在输入端子1和各双极晶体管的基极之间没有连接二极管D1、D2,因此能够对各双极晶体管相对于输入信号的响应的延迟进行抑制。
<实施方式2>
在实施方式1所涉及的半导体装置中,在栅极电压VGE和输入端子电压VIN之间存在一定量的差(图8)。与此相对,在本实施方式2所涉及的半导体装置中,能够减少栅极电压VGE和输入端子电压VIN之间的差。
图10是表示本实施方式2所涉及的半导体装置的结构的电路图。下面,针对本实施方式2的结构要素中的与实施方式1相同或者类似的结构要素,标注相同的参照标号,主要对不同的结构要素进行说明。
图10的半导体装置的缓冲电路10在实施方式1所涉及的缓冲电路10的结构要素的基础上,具有作为第5电阻的电阻R5。电阻R5连接于输入端子1和半导体开关元件3的栅极之间。根据如上所述的结构,包含电阻R5的一个路径作为用于对半导体开关元件3的栅极通过输入端子电压VIN直接地进行驱动及灌入的路径起作用。由此,能够使栅极电压VGE与输入端子电压VIN大致相同。
图11及图12是与图2及图3相对应的图,具体地说,是表示作为输入端子电压VIN而将0~15V的脉冲电压施加至本实施方式2所涉及的半导体装置的输入端子1时的仿真结果的图。
如图11及图12所示,根据本实施方式2所涉及的半导体装置,如果从栅极电压VGE的上升及下降的时刻起经过一定时间,则能够使栅极电压VGE与输入端子电压VIN大致相同。此外,电阻R5越小,该一定时间(充放电所需的时间)变得越短,但输入端子1处的负载电流变得越大。因此,电阻R5的电阻值优选设定为大于或等于几kΩ。
<实施方式3>
图13是表示本实施方式3所涉及的半导体装置的结构的电路图。下面,针对本实施方式3的结构要素中的与实施方式1相同或者类似的结构要素,标注相同的参照标号,主要对不同的结构要素进行说明。
在本实施方式3所涉及的缓冲电路10中,取代二极管D1(图7)而具有电阻R6作为第1负载元件,取代二极管D2(图7)而具有电阻R7作为第2负载元件。此外,电阻R6使用VIN×R6/(R3+R6)这样的电阻值的式子小于或等于NPN晶体管Q1的基极-发射极间的反向电压的大小的最大额定值BVEBO的电阻。同样地,电阻R7使用VIN×R7/(R4+R7)这样的电阻值的式子小于或等于PNP晶体管Q2的基极-发射极间的反向电压的大小的最大额定值BVEBO的电阻。例如,在输入电压VIN应用15V的电压,最大额定值BVEBO应用5V的电压,栅极电阻R1、R2应用10Ω的电阻,且限流电阻R3、R4应用2kΩ的电阻的情况下,电阻R6、7应用1kΩ(15×1/(2+1)=最大额定值BVEBO“5V”)的电阻。在该情况下,栅极电阻R1、R2的电阻值<<电阻R6、R7的电阻值<限流电阻R3、R4这一关系成立。
在这里,将施加至NPN晶体管Q1的基极-发射极间的反向电压和在产生反向电压时施加至栅极电阻R1的电压合计后的电压,等于施加至电阻R6的电压。而且,施加至电阻R6的电压是由限流电阻R3及电阻R6的分压决定的。因此,通过对限流电阻R3及电阻R6的电阻值适当地进行选择,从而作为第1负载元件的电阻R6能够减少NPN晶体管Q1的基极及发射极之间的反向电压。同样地,通过对限流电阻R4及电阻R7的电阻值适当地进行选择,从而作为第2负载元件的电阻R7能够减少PNP晶体管Q2的基极及发射极之间的反向电压。
根据以上所述的本实施方式3所涉及的半导体装置,与实施方式1及接下来进行说明的变形例同样地,能够实现双极晶体管的反向电压的减少,进而实现互补SEPP电路的动作的稳定化。另外,与实施方式2同样地,包含电阻R6的一个路径和包含电阻R7的一个路径作为用于对半导体开关元件3的栅极通过输入端子电压VIN直接地进行驱动及灌入的路径起作用。由此,能够使栅极电压VGE与输入端子电压VIN大致相同。
<变形例>
图14是表示实施方式3的变形例所涉及的半导体装置的结构的电路图。在本变形例中,电阻R6的一端并非是与半导体开关元件3的栅极连接,而是与将NPN晶体管Q1的发射极和栅极电阻R1进行连接的第1连接点CP1连接。同样地,电阻R7的一端并非是与半导体开关元件3的栅极连接,而是与将PNP晶体管Q2的发射极和栅极电阻R2进行连接的第2连接点CP2连接。
在如上所述构成的本变形例中,也与实施方式3同样地,电阻R6能够减少NPN晶体管Q1的基极及发射极之间的反向电压,电阻R7能够减少PNP晶体管Q2的基极及发射极之间的反向电压。
图15及图16是与图2及图3相对应的图,具体地说,是表示作为输入端子电压VIN而将0~15V的脉冲电压施加至本变形例所涉及的半导体装置的输入端子1时的仿真结果的图。
如图15及图16所示,根据本变形例所涉及的半导体装置,能够实现双极晶体管的反向电压的减少,进而实现互补SEPP电路的动作的稳定化。另外,与实施方式3同样地,能够使栅极电压VGE与输入端子电压VIN大致相同。
<实施方式4>
图17是表示本实施方式4所涉及的半导体装置的结构的电路图。下面,针对本实施方式4的结构要素中的与实施方式1相同或者类似的结构要素,标注相同的参照标号,主要对不同的结构要素进行说明。
在本实施方式4所涉及的缓冲电路10中,取代二极管D1(图7)而具有电容器C1作为第1负载元件,取代二极管D2(图7)而具有电容器C2作为第2负载元件。
在这里,电容器C1对施加至NPN晶体管Q1的基极-发射极间的反向电压和在产生反向电压时施加至栅极电阻R1的电压合计后的电压进行规定且进行吸收。因此,作为第1负载元件的电容器C1能够减少NPN晶体管Q1的基极及发射极之间的反向电压。同样地,作为第2负载元件的电容器C2能够减少PNP晶体管Q2的基极及发射极之间的反向电压。此外,限流电阻R3、R4在截止及导通时,对流过电容器C1、C2的电流进行限制。
根据以上所述的本实施方式4所涉及的半导体装置,与实施方式1及接下来进行说明的变形例同样地,能够实现双极晶体管的反向电压的减少,进而实现互补SEPP电路的动作的稳定化。
<变形例>
图18是表示实施方式4的变形例所涉及的半导体装置的结构的电路图。在本变形例中,电容器C1的一端并非是与半导体开关元件3的栅极连接,而是与将NPN晶体管Q1的发射极和栅极电阻R1进行连接的第1连接点CP1连接。同样地,电容器C2的一端并非是与半导体开关元件3的栅极连接,而是与将PNP晶体管Q2的发射极和栅极电阻R2进行连接的第2连接点CP2连接。
在如上所述构成的本变形例中,也与实施方式4同样地,电容器C1能够减少NPN晶体管Q1的基极及发射极之间的反向电压,电容器C2能够减少PNP晶体管Q2的基极及发射极之间的反向电压。
图19及图20是与图2及图3相对应的图,具体地说,是表示作为输入端子电压VIN而将0~15V的脉冲电压施加至本变形例所涉及的半导体装置的输入端子1时的仿真结果的图。
如图19及图20所示,根据本变形例所涉及的半导体装置,能够实现双极晶体管的反向电压的减少,进而实现互补SEPP电路的动作的稳定化。
此外,本发明在其发明的范围内,能够将各实施方式及各变形例自由地组合,或将各实施方式及各变形例适当地变形、省略。
详细地说明了本发明,但上述的说明在全部方面都为例示,本发明不限定于此。可以理解为在不脱离本发明的范围的情况下能够想到未例示出的无数的变形例。
标号的说明
1 输入端子,3 半导体开关元件,10 缓冲电路,C1、C2 电容器,CP1 第1连接点,CP2 第2连接点,D1、D2 二极管,Q1 NPN晶体管,Q2 PNP晶体管,R1、R2 栅极电阻,R3、R4 限流电阻,R5、R6、R7 电阻。

Claims (9)

1.一种缓冲电路,其连接于输入端子和半导体开关元件的栅极之间,
该缓冲电路具有:
NPN晶体管及PNP晶体管,它们形成互补单端推挽电路;
第1电阻,其连接于所述栅极和所述NPN晶体管的发射极之间;
第2电阻,其连接于所述栅极和所述PNP晶体管的发射极之间;
第1负载元件,其一端与所述栅极连接,另一端与所述NPN晶体管的基极连接;
第2负载元件,其一端与所述栅极连接,另一端与所述PNP晶体管的基极连接;
第3电阻,其连接于所述输入端子和所述NPN晶体管的所述基极之间;以及
第4电阻,其连接于所述输入端子和所述PNP晶体管的所述基极之间。
2.根据权利要求1所述的缓冲电路,其中,
还具有第5电阻,该第5电阻连接于所述输入端子和所述栅极之间。
3.根据权利要求1所述的缓冲电路,其中,
所述第1负载元件及所述第2负载元件各自包含二极管。
4.根据权利要求1所述的缓冲电路,其中,
所述第1负载元件及所述第2负载元件各自包含电阻。
5.根据权利要求4所述的缓冲电路,其中,
作为所述第1负载元件的电阻的所述一端并非是与所述栅极连接,而是与将所述NPN晶体管的所述发射极和所述第1电阻进行连接的第1连接点连接,
作为所述第2负载元件的电阻的所述一端并非是与所述栅极连接,而是与将所述PNP晶体管的所述发射极和所述第2电阻进行连接的第2连接点连接。
6.根据权利要求1所述的缓冲电路,其中,
所述第1负载元件及所述第2负载元件各自包含电容器。
7.根据权利要求6所述的缓冲电路,其中,
作为所述第1负载元件的电容器的所述一端并非是与所述栅极连接,而是与将所述NPN晶体管的所述发射极和所述第1电阻进行连接的第1连接点连接,
作为所述第2负载元件的电容器的所述一端并非是与所述栅极连接,而是与将所述PNP晶体管的所述发射极和所述第2电阻进行连接的第2连接点连接。
8.一种半导体装置,其具有:
权利要求1至7中任一项记载的缓冲电路;
所述输入端子;以及
所述半导体开关元件。
9.根据权利要求8所述的半导体装置,其中,
所述半导体开关元件由宽带隙半导体构成。
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