JP6479170B2 - 保護回路および保護回路システム - Google Patents

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Description

本技術は、パワーＭＯＳＦＥＴの保護回路および当該保護回路を備える保護回路システムに関するものである。
従来のパワーモジュールには、一般に過電流保護機能が内蔵されているが、その方式として主にシャント抵抗方式またはセンス方式が用いられている。
また、近年では、定常損失を低減するために、高耐圧パワー用のｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を使用し、低電流動作時の損失を下げる試みがなされている（たとえば、特許文献１を参照）。
特開２０１２−１８６８９９号公報
ここで、ＭＯＳＦＥＴは、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、すなわちＩＧＢＴ）と比較して高電流密度での通電能力が低く、ｇｍ特性が減少する。そのため、過電流保護のためにシャント抵抗方式が用いられた場合、シャント抵抗によるゲート電圧の持ちあがりでオン電圧が増加し、飽和電流が低下してしまう。
また、シャント抵抗方式では、主電流経路に抵抗を挿入する構成となるため電力損失が比較的大きい。また、挿入する抵抗の耐量を高めるため、セメント抵抗などの外形が比較的大きい抵抗を採用する必要があるという問題があった。
一方、ＭＯＳＦＥＴの過電流保護のためにセンス方式が用いられる場合には、ＭＯＳＦＥＴの飽和電流がＩＧＢＴの飽和電流と比較して低いことに起因して、サージ耐量を確保する必要がある。そのため、パワーＭＯＳＦＥＴの有効領域内における比較的大きな面積をセンス領域として確保する必要がある。そのため、製造にかかるコストの抑制およびモジュールの小型化が困難であった。特にＳｉＣ ＭＯＳＦＥＴなどの高価な基板素材を使用する場合、チップ面積の増大による製造コストの顕著な増加が見込まれる。
また、センス抵抗自体を大きくする場合には、センス電流に対するノイズを拾いやすくなり、これを除去するためのフィルターが大型化する、また、過電流検出頻度が増加するという問題があった。
本技術は、上記のような問題を解決するためのものであり、主電流の損失を抑制しつつ、センス領域確保に伴う製造コストの増加を抑制することができるＭＯＳＦＥＴの保護回路および当該保護回路を備える保護回路システムに関するものである。
本技術の一態様に関する保護回路は、主電流が流れる電力用の第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴと並列に接続され、かつ、前記主電流からの分流が流れるＩＧＢＴと、前記ＩＧＢＴと直列に接続される検知用抵抗と、前記検知用抵抗に印加される電圧値に基づいて、前記第１ＭＯＳＦＥＴのゲート電圧を制御する第１制御回路とを備え、前記第１ＭＯＳＦＥＴに流れる前記主電流に対する、前記ＩＧＢＴに流れる前記分流の電流値の比が０．０１８％以上０．０２２％以下である。
本技術の一態様に関する保護回路システムは、主電流が流れる電力用の、複数の第１ＭＯＳＦＥＴと、複数の前記第１ＭＯＳＦＥＴと並列に接続され、かつ、前記主電流からの分流が流れる単一の第１ＩＧＢＴと、前記第１ＩＧＢＴと直列に接続される第１検知用抵抗と、前記第１検知用抵抗に印加される電圧値に基づいて、各前記第１ＭＯＳＦＥＴのゲート電圧を制御する第１制御回路と、各前記第１ＭＯＳＦＥＴと直列に接続される第２ＭＯＳＦＥＴと、各前記第２ＭＯＳＦＥＴのゲート電圧を制御する単一の第２制御回路とを備え、前記第１ＩＧＢＴは、前記第２制御回路に組み込まれ、各前記第１ＭＯＳＦＥＴに流れる前記主電流に対する、前記第１ＩＧＢＴに流れる前記分流の電流値の比が０．０１８％以上０．０２２％以下である。
本技術の一態様に関する保護回路は、主電流が流れる電力用の第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴと並列に接続され、かつ、前記主電流からの分流が流れるＩＧＢＴと、前記ＩＧＢＴと直列に接続される検知用抵抗と、前記検知用抵抗に印加される電圧値に基づいて、前記第１ＭＯＳＦＥＴのゲート電圧を制御する第１制御回路とを備え、前記第１ＭＯＳＦＥＴに流れる前記主電流に対する、前記ＩＧＢＴに流れる前記分流の電流値の比が０．０１８％以上０．０２２％以下である。
このような構成によれば、センス素子としてＩＧＢＴが用いられている。ＩＧＢＴの飽和電流は、ＭＯＳＦＥＴの飽和電流と比較して高いため、サージ耐量の確保のためにＭＯＳＦＥＴの有効領域内に必要となるセンス領域を、センス素子としてＭＯＳＦＥＴを用いた場合に比べて小さくすることができる。よって、製造にかかるコストを抑制することができる。また、保護回路の小型化を実現することができる。
また、ＭＯＳＦＥＴに流れる主電流に対する、ＩＧＢＴに流れる分流の電流値の比を、０．０１８％以上０．０２２％以下とすることによって、主電流の損失を抑制することができる。
本技術の一態様に関する保護回路システムは、主電流が流れる電力用の、複数の第１ＭＯＳＦＥＴと、複数の前記第１ＭＯＳＦＥＴと並列に接続され、かつ、前記主電流からの分流が流れる単一の第１ＩＧＢＴと、前記第１ＩＧＢＴと直列に接続される第１検知用抵抗と、前記第１検知用抵抗に印加される電圧値に基づいて、各前記第１ＭＯＳＦＥＴのゲート電圧を制御する第１制御回路と、各前記第１ＭＯＳＦＥＴと直列に接続される第２ＭＯＳＦＥＴと、各前記第２ＭＯＳＦＥＴのゲート電圧を制御する単一の第２制御回路とを備え、前記第１ＩＧＢＴは、前記第２制御回路に組み込まれ、各前記第１ＭＯＳＦＥＴに流れる前記主電流に対する、前記第１ＩＧＢＴに流れる前記分流の電流値の比が０．０１８％以上０．０２２％以下である。
このような構成によれば、ＩＧＢＴを３相総和電流の制御に共通に用いることで、部品点数を削減することができる。
本技術に関する目的、特徴、局面および利点は、以下に示される詳細な説明と添付図面とによって、より明白となる。
実施形態に関する保護回路の構成を概略的に例示する図である。 ＭＯＳＦＥＴに主電流が流れる場合に、ＭＯＳＦＥＴに流れるセンス電流と、ＩＧＢＴに流れるセンス電流とを例示する図である。 実施形態に関する保護回路の構成を概略的に例示する図である。 ＭＯＳＦＥＴのゲート端子と低耐圧集積回路とを接続する経路と、Ｓｉ ＩＧＢＴのゲート端子と低耐圧集積回路とを接続する経路とにおける、電圧シーケンスを例示する図である。 ＭＯＳＦＥＴのゲート端子と低耐圧集積回路とを接続する経路と、Ｓｉ ＩＧＢＴのゲート端子と低耐圧集積回路とを接続する経路とにおける、電圧シーケンスを例示する図である。 実施形態に関する保護回路の構成を概略的に例示する図である。 実施形態に関する保護回路システムの構成を概略的に例示する図である。 実施形態に関する保護回路の構成を概略的に例示する図である。 実施形態に関する保護回路システムの構成を概略的に例示する図である。
以下、添付される図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像の大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能についても同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
＜第１実施形態＞
＜構成＞
以下、本実施形態に関する保護回路について説明する。
図１は、本実施形態に関する保護回路の構成を概略的に例示する図である。図１に示されるように、当該回路においては、電力用のＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ２と、高耐圧集積回路３（ｈｉｇｈ ｖｏｌｔａｇｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、すなわちＨＶＩＣ）と、低耐圧集積回路４（ｌｏｗ ｖｏｌｔａｇｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、すなわちＬＶＩＣ）と、Ｓｉ ＩＧＢＴ５と、過電流検知用の抵抗である抵抗６と、抵抗７と、コンデンサ８とが備えられている。抵抗６は、たとえば、数Ω程度の抵抗である。抵抗７およびコンデンサ８は、センス電流に対するノイズを除去するためのフィルターを形成する。ＭＯＳＦＥＴは、主にＳｉを用いたものを想定する。
ＭＯＳＦＥＴ２のドレイン端子は、高電圧側に接続される。ＭＯＳＦＥＴ２のゲート端子は、高耐圧集積回路３に接続される。ＭＯＳＦＥＴ２のソース端子は、ＭＯＳＦＥＴ１のドレイン端子に接続される。また、ＭＯＳＦＥＴ２のソース端子とＭＯＳＦＥＴ１のドレイン端子とを接続する信号線は分岐し、Ｓｉ ＩＧＢＴ５のコレクタ端子および高耐圧集積回路３にそれぞれ接続される。
ＭＯＳＦＥＴ１のゲート端子は、低耐圧集積回路４に接続される。また、ＭＯＳＦＥＴ１のゲート端子と低耐圧集積回路４とを接続する信号線は分岐し、Ｓｉ ＩＧＢＴ５のゲート端子に接続される。ＭＯＳＦＥＴ１のソース端子は、低電圧側に接続される。また、ＭＯＳＦＥＴ１のソース端子と低電圧側とを接続する信号線は分岐し、抵抗６およびコンデンサ８に並列に接続される。
Ｓｉ ＩＧＢＴ５のエミッタ端子は、抵抗６に接続される。また、Ｓｉ ＩＧＢＴ５のエミッタ端子と抵抗６とを接続する信号線は分岐し、抵抗７に接続される。
抵抗７は、低耐圧集積回路４に接続される。また、抵抗７と低耐圧集積回路４とを接続する信号線は分岐し、コンデンサ８に接続される。低耐圧集積回路４へは、抵抗７側から保護信号が入力される。
上記のような回路構成であるため、Ｓｉ ＩＧＢＴ５およびそれと直列に接続された抵抗６と、ＭＯＳＦＥＴ１とは、並列に接続されている。
＜作用＞
次に、図２を参照しつつ、本実施形態に関する保護回路の作用を説明する。なお、図２は、ＭＯＳＦＥＴに主電流が流れる場合に、センス素子としてのＭＯＳＦＥＴに流れるセンス電流と、センス素子としてのＩＧＢＴに流れるセンス電流とを例示する図である。図２において、縦軸は電流値［Ｉ］、横軸は電圧値［Ｖ］をそれぞれ示している。また、図２においては、ＭＯＳＦＥＴの主電流が細い実線で、ＭＯＳＦＥＴのセンス電流が点線で、ＩＧＢＴのセンス電流が太い実線でそれぞれ示されている。
図１に示される回路構成において、低耐圧集積回路４からの出力信号によりゲート電圧がＨｉｇｈレベルで印加されると、ＭＯＳＦＥＴ１およびＳｉ ＩＧＢＴ５がともにオン状態となる。よって、ＭＯＳＦＥＴ１のドレイン−ソース間に主電流が流れる。また、Ｓｉ ＩＧＢＴ５のコレクタ−エミッタ間にセンス電流が流れる。
そして、Ｓｉ ＩＧＢＴ５にセンス電流が流れると、抵抗６に電圧が発生する。そして、発生した当該電圧が、抵抗７側から低耐圧集積回路４へ保護信号として入力される。
そして、低耐圧集積回路４では、入力された保護信号があらかじめ定められた電圧値以上であった場合に、たとえば、低耐圧集積回路４内の保護回路からの出力信号によりゲート電圧がＬｏｗレベルで印加され、ＭＯＳＦＥＴ１およびＳｉ ＩＧＢＴ５がともにオフ状態となる。よって、ＭＯＳＦＥＴ１において過度に大きな電流が流れることが防がれる。
上記の回路構成においては、センス素子としてＩＧＢＴが用いられている。ＩＧＢＴの飽和電流は、ＭＯＳＦＥＴの飽和電流と比較して高いため、サージ耐量の確保のためにパワーＭＯＳＦＥＴの有効領域内に必要となるセンス領域を、センス素子としてＭＯＳＦＥＴを用いた場合に比べて小さくすることができる。よって、製造にかかるコストの抑制およびモジュールの小型化を実現することができる。
ここで、図２を参照すると、センス素子としてＭＯＳＦＥＴを用いた場合と、センス素子としてＩＧＢＴを用いた場合とで、流れるセンス電流値に差異が生じていることが分かる。具体的には、一定以上の大きさの電圧、たとえば、１．４Ｖ程度が印加された場合に、ＩＧＢＴに流れるセンス電流の値が２０ｍＡ程度であり、ＭＯＳＦＥＴに流れるセンス電流の値よりも大きくなっている。逆に、ＭＯＳＦＥＴに流れるセンス電流の値を２０ｍＡ程度にしようとすると、２．０Ｖ程度が印加される必要がある（図２を参照）。すなわち、センス電流が比較的大きい領域、図２では、センス電流が１３ｍＡ程度以上となる領域では、ＩＧＢＴがＭＯＳＦＥＴよりも通電能力が高い。よって、センス電流に起因する電圧値を測定する際、より低い抵抗値の抵抗を用いることができる。
上記の回路構成においては、センス素子としてＩＧＢＴが用いられている。よって、センス電流に起因する電圧値を測定する際、より低い抵抗値の抵抗を用いることができる。そのため、センス電流に対するノイズを抑制することができる。また、ノイズを除去するためのフィルターが大型化することが防がれ、過電流検出頻度の増加も防ぐことができる。
また、たとえば、ＭＯＳＦＥＴに流れる主電流の値が１００Ａ程度である場合に、センス素子としてのＩＧＢＴに流れるセンス電流の値が２０ｍＡ程度となるように調整することで、すなわち、センス素子への分流比が０．０２％程度、より具体的には、０．０１８％程度以上０．０２２％程度以下となるように調整することで、主電流への影響を十分に抑制することができる。分流比の具体的な調整方法としては、たとえば、ＩＧＢＴのエミッタ有効面積を調整することが考えられる。
また、上記の分流比は、ＩＧＢＴの通電能力がＭＯＳＦＥＴの通電能力よりも高い範囲で高めることができる。そのような範囲内であれば、センス領域確保に伴う製造コストの増加を抑制することができるためである。
＜第２実施形態＞
＜構成＞
本実施形態に関する保護回路について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
図３は、本実施形態に関する保護回路の構成を概略的に例示する図である。図３に示されるように、当該回路においては、ＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ２と、高耐圧集積回路３と、低耐圧集積回路４ａと、Ｓｉ ＩＧＢＴ５と、抵抗６と、抵抗７と、コンデンサ８とが備えられている。抵抗７およびコンデンサ８は、センス電流に対するノイズを除去するためのフィルターを形成する。
ＭＯＳＦＥＴ１のゲート端子は、低耐圧集積回路４ａに接続される。また、Ｓｉ ＩＧＢＴ５のゲート端子は、ＭＯＳＦＥＴ１のゲート端子とは別経路で低耐圧集積回路４ａと接続される。ＭＯＳＦＥＴ１のソース端子は、低電圧側に接続される。また、ＭＯＳＦＥＴ１のソース端子と低電圧側とを接続する信号線は分岐し、抵抗６およびコンデンサ８に並列に接続される。
Ｓｉ ＩＧＢＴ５のエミッタ端子は、抵抗６に接続される。また、Ｓｉ ＩＧＢＴ５のエミッタ端子と抵抗６とを接続する信号線は分岐し、抵抗７に接続される。
抵抗７は、低耐圧集積回路４ａに接続される。また、抵抗７と低耐圧集積回路４ａとを接続する信号線は分岐し、コンデンサ８に接続される。低耐圧集積回路４ａへは、抵抗７側から保護信号が入力される。
上記のような回路構成であるため、Ｓｉ ＩＧＢＴ５およびそれと直列に接続された抵抗６と、ＭＯＳＦＥＴ１とは、並列に接続されている。
また、低耐圧集積回路４ａは、ＭＯＳＦＥＴ１のゲート端子と、Ｓｉ ＩＧＢＴ５のゲート端子とに、それぞれ独立に接続されており、各ゲート端子に対しそれぞれ独立してゲート電圧を印加することができる。
＜作用＞
次に、図４および図５を参照しつつ、本実施形態に関する保護回路の作用を説明する。なお、図４および図５は、ＭＯＳＦＥＴ１のゲート端子と低耐圧集積回路４ａとを接続する経路、すなわち経路Ａと、Ｓｉ ＩＧＢＴ５のゲート端子と低耐圧集積回路４ａとを接続する経路、すなわち経路Ｂとにおける、電圧シーケンスを例示する図である。図４および図５において、縦軸は電圧値［Ｖ］、横軸は時間［Ｔ］をそれぞれ示している。
図３に示される回路構成において、ＭＯＳＦＥＴ１とＳｉ ＩＧＢＴ５とをオン状態にするスイッチング動作時には、まず、経路Ｂのみにゲート電圧がＨｉｇｈレベルで印加され、次に、経路Ａにもゲート電圧がＨｉｇｈレベルで印加される。すなわち、図４に示されるように、経路ＢにのみＨｉｇｈレベルのゲート電圧が印加され、経路ＡにはＬｏｗレベルのゲート電圧が印加されるときには、Ｓｉ ＩＧＢＴ５のみがオン状態となる。よって、Ｓｉ ＩＧＢＴ５のコレクタ−エミッタ間のみに主電流が流れる。ＩＧＢＴの飽和電流は、ＭＯＳＦＥＴの飽和電流と比較して高いため、高電流を通電する際に有効である。また、ＭＯＳＦＥＴ１のドレイン−ソース間には電流が流れないため、ＭＯＳＦＥＴ１のオン電圧増加を抑制することができる。
ＭＯＳＦＥＴ１とＳｉ ＩＧＢＴ５とをオフ状態にするスイッチング動作時には、まず、経路Ａのみにゲート電圧がＬｏｗレベルで印加され、次に、経路Ｂにもゲート電圧がＬｏｗレベルで印加されれば、上記と同様の効果が得られる。
また、図３に示される回路構成において、ＭＯＳＦＥＴ１とＳｉ ＩＧＢＴ５とをオン状態にするスイッチング動作時に、まず、経路Ａのみにゲート電圧がＨｉｇｈレベルで印加され、次に、経路Ｂにもゲート電圧がＨｉｇｈレベルで印加される場合であってもよい。すなわち、図５に示されるように、経路ＡにのみＨｉｇｈレベルのゲート電圧が印加され、経路ＢにはＬｏｗレベルのゲート電圧が印加されるときには、ＭＯＳＦＥＴ１のみがオン状態となる。よって、ＭＯＳＦＥＴ１のドレイン−ソース間のみに主電流が流れる。よって、過電流検知用の抵抗である抵抗６における損失を抑制することができる。また、Ｓｉ ＩＧＢＴ５へはリカバリー電流が流れないため、リカバリー電流による誤遮断を抑制することができる。
ＭＯＳＦＥＴ１とＳｉ ＩＧＢＴ５とをオフ状態にするスイッチング動作時に、まず、経路Ｂのみにゲート電圧がＬｏｗレベルで印加され、次に、経路Ａにもゲート電圧がＬｏｗレベルで印加されれば、上記と同様の効果が得られる。
＜第３実施形態＞
＜構成＞
本実施形態に関する保護回路について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
図６は、本実施形態に関する保護回路の構成を概略的に例示する図である。図６に示されるように、当該回路においては、ＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ２と、高耐圧集積回路３ｂと、低耐圧集積回路４ｂと、Ｓｉ ＩＧＢＴ５ｂと、過電流検知用の抵抗である抵抗６と、抵抗７と、コンデンサ８と、ダイオード１５と、抵抗１６と、直流電源１７とが備えられている。Ｓｉ ＩＧＢＴ５ｂは、高耐圧集積回路３ｂ内に収容されている。抵抗６は、たとえば、数Ω程度の抵抗である。また、抵抗７およびコンデンサ８は、センス電流に対するノイズを除去するためのフィルターを形成する。
ＭＯＳＦＥＴ２のドレイン端子は、高電圧側に接続される。ＭＯＳＦＥＴ２のゲート端子は、高耐圧集積回路３ｂに接続される。ＭＯＳＦＥＴ２のソース端子は、ＭＯＳＦＥＴ１のドレイン端子に接続される。また、ＭＯＳＦＥＴ２のソース端子とＭＯＳＦＥＴ１のドレイン端子とを接続する信号線は分岐し、高耐圧集積回路３ｂに接続される。さらに、当該分岐点よりもＭＯＳＦＥＴ１側におけるＭＯＳＦＥＴ２のソース端子とＭＯＳＦＥＴ１のドレイン端子とを接続する信号線が分岐し、Ｓｉ ＩＧＢＴ５ｂのコレクタ端子に接続される。
ＭＯＳＦＥＴ１のゲート端子は、低耐圧集積回路４ｂに接続される。ＭＯＳＦＥＴ１のソース端子は、低電圧側に接続される。また、ＭＯＳＦＥＴ１のソース端子と低電圧側とを接続する信号線は分岐し、抵抗６、コンデンサ８および直流電源１７に並列に接続される。
Ｓｉ ＩＧＢＴ５ｂのエミッタ端子は、抵抗６に接続される。また、Ｓｉ ＩＧＢＴ５ｂのエミッタ端子と抵抗６とを接続する信号線は分岐し、抵抗７に接続される。
抵抗７は、低耐圧集積回路４ｂに接続される。また、抵抗７と低耐圧集積回路４ｂとを接続する信号線は分岐し、コンデンサ８に接続される。低耐圧集積回路４ｂへは、抵抗７側から保護信号が入力される。
直流電源１７は、抵抗１６さらにはダイオード１５と直列に接続される。ダイオード１５は、高耐圧集積回路３ｂに接続される。また、直流電源１７と抵抗１６とを接続する信号線は分岐し、低耐圧集積回路４ｂに接続される。
上記のような回路構成であるため、Ｓｉ ＩＧＢＴ５ｂおよびそれと直列に接続された抵抗６と、ＭＯＳＦＥＴ１とは、並列に接続されている。
また、低耐圧集積回路４ｂは、ＭＯＳＦＥＴ１のゲート端子と、Ｓｉ ＩＧＢＴ５ｂのゲート端子とに、それぞれ独立に接続されており、各ゲート端子に対しそれぞれ独立してゲート電圧を印加することができる。
図６に示される回路構成において、ＭＯＳＦＥＴ１とＳｉ ＩＧＢＴ５ｂとをオン状態にするスイッチング動作時には、まず、経路Ｂのみにゲート電圧がＨｉｇｈレベルで印加され、次に、経路Ａにもゲート電圧がＨｉｇｈレベルで印加される。すなわち、経路ＢにのみＨｉｇｈレベルのゲート電圧が印加され、経路ＡにはＬｏｗレベルのゲート電圧が印加されるときには、Ｓｉ ＩＧＢＴ５ｂのみがオン状態となる。よって、Ｓｉ ＩＧＢＴ５ｂのコレクタ−エミッタ間のみに主電流が流れる。ＩＧＢＴの飽和電流は、ＭＯＳＦＥＴの飽和電流と比較して高いため、高電流を通電する際に有効である。また、ＭＯＳＦＥＴ１のドレイン−ソース間には電流が流れないため、ＭＯＳＦＥＴ１のオン電圧増加を抑制することができる。
ＭＯＳＦＥＴ１とＳｉ ＩＧＢＴ５ｂとをオフ状態にするスイッチング動作時には、まず、経路Ａのみにゲート電圧がＬｏｗレベルで印加され、次に、経路Ｂにもゲート電圧がＬｏｗレベルで印加されれば、上記と同様の効果が得られる。
また、図６に示される回路構成において、ＭＯＳＦＥＴ１とＳｉ ＩＧＢＴ５ｂとをオン状態にするスイッチング動作時に、まず、経路Ａのみにゲート電圧がＨｉｇｈレベルで印加され、次に、経路Ｂにもゲート電圧がＨｉｇｈレベルで印加される場合であってもよい。すなわち、経路ＡにのみＨｉｇｈレベルのゲート電圧が印加され、経路ＢにはＬｏｗレベルのゲート電圧が印加されるときには、ＭＯＳＦＥＴ１のみがオン状態となる。よって、ＭＯＳＦＥＴ１のドレイン−ソース間のみに主電流が流れる。よって、過電流検知用の抵抗である抵抗６における損失を抑制することができる。
ＭＯＳＦＥＴ１とＳｉ ＩＧＢＴ５ｂとをオフ状態にするスイッチング動作時に、まず、経路Ｂのみにゲート電圧がＬｏｗレベルで印加され、次に、経路Ａにもゲート電圧がＬｏｗレベルで印加されれば、上記と同様の効果が得られる。
また、上記の構成によれば、Ｓｉ ＩＧＢＴ５ｂが高耐圧集積回路３ｂ内に収容されているため、過電流検出用のセンス素子が個別に設けられる必要がなく、部品点数を削減することができる。よって、製造コストを低減し、かつ、回路規模を縮小することができる。
＜第４実施形態＞
＜構成＞
本実施形態に関する保護回路システムについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
図７は、本実施形態に関する保護回路システムの構成を概略的に例示する図である。図７に示されるように、当該回路システムにおいては、ＭＯＳＦＥＴ１ａと、ＭＯＳＦＥＴ１ｂと、ＭＯＳＦＥＴ１ｃと、ＭＯＳＦＥＴ２ａと、ＭＯＳＦＥＴ２ｂと、ＭＯＳＦＥＴ２ｃと、高耐圧集積回路３ｃと、低耐圧集積回路４ｃと、Ｓｉ ＩＧＢＴ５ｃと、過電流検知用の抵抗である抵抗６と、抵抗７と、コンデンサ８と、モータ１０とが備えられている。Ｓｉ ＩＧＢＴ５ｃは、高耐圧集積回路３ｃ内に収容されている。
ＭＯＳＦＥＴ２ａ、ＭＯＳＦＥＴ２ｂおよびＭＯＳＦＥＴ２ｃのドレイン端子は、高電圧側に接続される。ＭＯＳＦＥＴ２ａ、ＭＯＳＦＥＴ２ｂおよびＭＯＳＦＥＴ２ｃのゲート端子は、高耐圧集積回路３ｃに接続される。
ＭＯＳＦＥＴ２ａのソース端子は、ＭＯＳＦＥＴ１ａのドレイン端子に接続される。また、ＭＯＳＦＥＴ２ａのソース端子とＭＯＳＦＥＴ１ａのドレイン端子とを接続する信号線は分岐し、Ｓｉ ＩＧＢＴ５ｃのコレクタ端子およびモータ１０に接続される。ＭＯＳＦＥＴ１ａのソース端子は、低電圧側に接続される。また、ＭＯＳＦＥＴ１ａのソース端子と低電圧側とを接続する信号線は分岐し、抵抗６およびコンデンサ８に並列に接続される。
ＭＯＳＦＥＴ２ｂのソース端子は、ＭＯＳＦＥＴ１ｂのドレイン端子に接続される。また、ＭＯＳＦＥＴ２ｂのソース端子とＭＯＳＦＥＴ１ｂのドレイン端子とを接続する信号線は分岐し、Ｓｉ ＩＧＢＴ５ｃのコレクタ端子およびモータ１０に接続される。ＭＯＳＦＥＴ１ｂのソース端子は、低電圧側に接続される。また、ＭＯＳＦＥＴ１ｂのソース端子と低電圧側とを接続する信号線は分岐し、抵抗６およびコンデンサ８に並列に接続される。
ＭＯＳＦＥＴ２ｃのソース端子は、ＭＯＳＦＥＴ１ｃのドレイン端子に接続される。また、ＭＯＳＦＥＴ２ｃのソース端子とＭＯＳＦＥＴ１ｃのドレイン端子とを接続する信号線は分岐し、Ｓｉ ＩＧＢＴ５ｃのコレクタ端子およびモータ１０に接続される。ＭＯＳＦＥＴ１ｃのソース端子は、低電圧側に接続される。また、ＭＯＳＦＥＴ１ｃのソース端子と低電圧側とを接続する信号線は分岐し、抵抗６およびコンデンサ８に並列に接続される。
ＭＯＳＦＥＴ１ａのゲート端子は、低耐圧集積回路４ｃに接続される（経路Ａ１）。ＭＯＳＦＥＴ１ｂのゲート端子は、低耐圧集積回路４ｃに接続される（経路Ａ２）。ＭＯＳＦＥＴ１ｃのゲート端子は、低耐圧集積回路４ｃに接続される（経路Ａ３）。
Ｓｉ ＩＧＢＴ５ｃのエミッタ端子は、抵抗６に接続される。また、Ｓｉ ＩＧＢＴ５ｃのエミッタ端子と抵抗６とを接続する信号線は分岐し、抵抗７に接続される。
抵抗７は、低耐圧集積回路４ｃに接続される。また、抵抗７と低耐圧集積回路４ｃとを接続する信号線は分岐し、コンデンサ８に接続される。低耐圧集積回路４ｃへは、抵抗７側から保護信号が入力される。
上記のような回路構成であるため、Ｓｉ ＩＧＢＴ５ｃおよびそれと直列に接続された抵抗６と、ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃとは、並列に接続されている。
また、低耐圧集積回路４ｃは、ＭＯＳＦＥＴ１ａのゲート端子と、ＭＯＳＦＥＴ１ｂのゲート端子と、ＭＯＳＦＥＴ１ｃのゲート端子と、Ｓｉ ＩＧＢＴ５ｃのゲート端子とに、それぞれ独立に接続されており、各ゲート端子に対しそれぞれ独立してゲート電圧を印加することができる。
図７に示される回路構成において、ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃとＳｉ ＩＧＢＴ５ｃとをオン状態にするスイッチング動作時には、まず、経路Ｂのみにゲート電圧がＨｉｇｈレベルで印加され、次に、経路Ａ１〜Ａ３にもゲート電圧がＨｉｇｈレベルで印加される。すなわち、経路ＢにのみＨｉｇｈレベルのゲート電圧が印加され、経路Ａ１、経路Ａ２および経路Ａ３にはＬｏｗレベルのゲート電圧が印加されるときには、Ｓｉ ＩＧＢＴ５ｃのみがオン状態となる。よって、Ｓｉ ＩＧＢＴ５ｃのコレクタ−エミッタ間のみに主電流が流れる。ＩＧＢＴの飽和電流は、ＭＯＳＦＥＴの飽和電流と比較して高いため、高電流を通電する際に有効である。また、ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃのドレイン−ソース間には電流が流れないため、ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃのオン電圧増加を抑制することができる。
ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃとＳｉ ＩＧＢＴ５ｃとをオフ状態にするスイッチング動作時には、まず、経路Ａ１〜Ａ３のみにゲート電圧がＬｏｗレベルで印加され、次に、経路Ｂにもゲート電圧がＬｏｗレベルで印加されれば、上記と同様の効果が得られる。
また、図７に示される回路構成において、ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃとＳｉ ＩＧＢＴ５ｃとをオン状態にするスイッチング動作時に、まず、経路Ａ１〜Ａ３のみにゲート電圧がＨｉｇｈレベルで印加され、次に、経路Ｂにもゲート電圧がＨｉｇｈレベルで印加される場合であってもよい。すなわち、経路Ａ１、経路Ａ２および経路Ａ３にのみＨｉｇｈレベルのゲート電圧が印加され、経路ＢにはＬｏｗレベルのゲート電圧が印加されるときには、ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃのみがオン状態となる。よって、ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃのドレイン−ソース間のみに主電流が流れる。よって、過電流検知用の抵抗である抵抗６における損失を抑制することができる。
ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃとＳｉ ＩＧＢＴ５ｃとをオフ状態にするスイッチング動作時に、まず、経路Ｂのみにゲート電圧がＬｏｗレベルで印加され、次に、経路Ａ１〜Ａ３にもゲート電圧がＬｏｗレベルで印加されれば、上記と同様の効果が得られる。
また、上記の構成によれば、Ｓｉ ＩＧＢＴ５ｃが高耐圧集積回路３ｃ内に収容されているため、過電流検出用のセンス素子が個別に設けられる必要がなく、部品点数を削減することができる。よって、製造コストを低減し、かつ、回路規模を縮小することができる。
また、Ｓｉ ＩＧＢＴ５ｃを３相総和電流の制御に共通に用いることで、部品点数を削減することができる。
また、たとえば、ＭＯＳＦＥＴに流れる主電流の値が１００Ａ程度である場合に、センス素子としてのＩＧＢＴに流れるセンス電流の値が２０ｍＡ程度となるように調整することで、すなわち、センス素子への分流比が０．０２％程度、より具体的には、０．０１８％程度以上０．０２２％程度以下となるように調整することで、主電流への影響を十分に抑制することができる。分流比の具体的な調整方法としては、たとえば、ＩＧＢＴのエミッタ有効面積を調整することが考えられる。
また、上記の分流比は、ＩＧＢＴの通電能力がＭＯＳＦＥＴの通電能力よりも高い範囲で高めることができる。そのような範囲内であれば、センス領域確保に伴う製造コストの増加を抑制することができるためである。
＜第５実施形態＞
＜構成＞
本実施形態に関する保護回路について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
図８は、本実施形態に関する保護回路の構成を概略的に例示する図である。図８に示されるように、当該回路においては、ＭＯＳＦＥＴ１と、低耐圧集積回路４と、Ｓｉ ＩＧＢＴ５と、過電流検知用の抵抗である抵抗６と、抵抗７と、コンデンサ８と、コイル１１と、ダイオード１２と、ダイオード１３と、電解コンデンサ１４と、交流電源１８とが備えられている。抵抗７およびコンデンサ８は、センス電流に対するノイズを除去するためのフィルターを形成する。
ＭＯＳＦＥＴ１のドレイン端子は、ダイオード１３に接続される。また、ＭＯＳＦＥＴ１のドレイン端子とダイオード１３とを接続する信号線は分岐し、Ｓｉ ＩＧＢＴ５のコレクタ端子に接続される。
ＭＯＳＦＥＴ１のゲート端子は、低耐圧集積回路４に接続される。また、ＭＯＳＦＥＴ１のゲート端子と低耐圧集積回路４とを接続する信号線は分岐し、Ｓｉ ＩＧＢＴ５のゲート端子に接続される。ＭＯＳＦＥＴ１のソース端子は、抵抗６およびコンデンサ８に接続される。
Ｓｉ ＩＧＢＴ５のエミッタ端子は、抵抗６に接続される。また、Ｓｉ ＩＧＢＴ５のエミッタ端子と抵抗６とを接続する信号線は分岐し、抵抗７に接続される。
抵抗７は、低耐圧集積回路４に接続される。また、抵抗７と低耐圧集積回路４とを接続する信号線は分岐し、コンデンサ８に接続される。低耐圧集積回路４へは、抵抗７側から保護信号が入力される。
上記の回路構成においては、Ｓｉ ＩＧＢＴ５およびそれと直列に接続された抵抗６と、ＭＯＳＦＥＴ１とは、並列に接続されている。また、ＭＯＳＦＥＴ１およびダイオード１３と、ダイオード１２とは、並列に接続されている。また、ＭＯＳＦＥＴ１およびダイオード１３と、電解コンデンサ１４とは、並列に接続されている。また、ダイオード１２と交流電源１８とは、並列に接続されている。また、ダイオード１３とダイオード１２とを接続する信号線には、コイル１１が配置されている。
また、上記の回路構成においては、センス素子としてＩＧＢＴが用いられている。ＩＧＢＴの飽和電流は、ＭＯＳＦＥＴの飽和電流と比較して高いため、サージ耐量の確保のためにパワーＭＯＳＦＥＴの有効領域内に必要となるセンス領域を、センス素子としてＭＯＳＦＥＴを用いた場合に比べて小さくすることができる。よって、製造にかかるコストの抑制およびモジュールの小型化を実現することができる。
また、上記の構成によれば、昇圧回路のように高周波数動作、すなわち高速スイッチング動作が要求される用途では、特にターンオフ損失を低減することができる。そのため、システム全体としての損失を低減することができる。
＜第６実施形態＞
＜構成＞
本実施形態に関する保護回路システムについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
図９は、本実施形態に関する保護回路システムの構成を概略的に例示する図である。図９に示される回路構成は、第４実施形態における回路構成と第５実施形態における回路構成とを合わせた構成である。図９に示されるように、左側の回路においては、ＭＯＳＦＥＴ１と、低耐圧集積回路４と、Ｓｉ ＩＧＢＴ５と、抵抗６と、抵抗７と、コンデンサ８と、コイル１１と、ダイオード１２と、ダイオード１３と、電解コンデンサ１４と、交流電源１８とが備えられている。また、右側の回路においては、ＭＯＳＦＥＴ１ａと、ＭＯＳＦＥＴ１ｂと、ＭＯＳＦＥＴ１ｃと、ＭＯＳＦＥＴ２ａと、ＭＯＳＦＥＴ２ｂと、ＭＯＳＦＥＴ２ｃと、高耐圧集積回路３ｃと、低耐圧集積回路４ｃと、Ｓｉ ＩＧＢＴ５ｃと、抵抗６と、抵抗７と、コンデンサ８と、モータ１０とが備えられている。Ｓｉ ＩＧＢＴ５ｃは、高耐圧集積回路３ｃ内に収容されている。
上記の回路構成においては、Ｓｉ ＩＧＢＴ５およびそれと直列に接続された抵抗６と、ＭＯＳＦＥＴ１とは、並列に接続されている。また、ＭＯＳＦＥＴ１およびダイオード１３と、ダイオード１２とは、並列に接続されている。また、ＭＯＳＦＥＴ１およびダイオード１３と、電解コンデンサ１４とは、並列に接続されている。また、ダイオード１２と交流電源１８とは、並列に接続されている。また、ダイオード１３とダイオード１２とを接続する信号線には、コイル１１が配置されている。
上記の回路構成においては、センス素子としてＩＧＢＴが用いられている。ＩＧＢＴの飽和電流は、ＭＯＳＦＥＴの飽和電流と比較して高いため、サージ耐量の確保のためにパワーＭＯＳＦＥＴの有効領域内に必要となるセンス領域を、センス素子としてＭＯＳＦＥＴを用いた場合に比べて小さくすることができる。よって、製造にかかるコストの抑制およびモジュールの小型化を実現することができる。
また、上記の構成によれば、Ｓｉ ＩＧＢＴ５ｃを３相総和電流の制御に共通に用いることで、部品点数を削減することができる。また、昇圧回路のように高周波数動作、すなわち高速スイッチング動作が要求される用途では、特にターンオフ損失を低減することができる。そのため、システム全体としての損失を低減することができる。また、回路規模を縮小し、放熱フィンなどを縮小することができる。
また、たとえば、ＭＯＳＦＥＴに流れる主電流の値が１００Ａ程度である場合に、センス素子としてのＩＧＢＴに流れるセンス電流の値が２０ｍＡ程度となるように調整することで、すなわち、センス素子への分流比が０．０２％程度、より具体的には、０．０１８％程度以上０．０２２％程度以下となるように調整することで、主電流への影響を十分に抑制することができる。分流比の具体的な調整方法としては、たとえば、ＩＧＢＴのエミッタ有効面積を調整することが考えられる。
また、上記の分流比は、ＩＧＢＴの通電能力がＭＯＳＦＥＴの通電能力よりも高い範囲で高めることができる。そのような範囲内であれば、センス領域確保に伴う製造コストの増加を抑制することができるためである。
＜効果＞
以下に、上記の実施形態による効果を例示する。
上記の実施形態によれば、保護回路が、電力用の第１ＭＯＳＦＥＴとしてのＭＯＳＦＥＴ１と、Ｓｉ ＩＧＢＴ５と、検知用抵抗としての抵抗６と、第１制御回路としての低耐圧集積回路４とを備える。
ＭＯＳＦＥＴ１には、主電流が流れる。Ｓｉ ＩＧＢＴ５は、ＭＯＳＦＥＴ１と並列に接続される。また、Ｓｉ ＩＧＢＴ５には、主電流からの分流が流れる。
抵抗６は、Ｓｉ ＩＧＢＴ５と直列に接続される。低耐圧集積回路４は、抵抗６に印加される電圧値に基づいて、ＭＯＳＦＥＴ１のゲート電圧を制御する。
また、ＭＯＳＦＥＴ１に流れる主電流に対する、Ｓｉ ＩＧＢＴ５に流れる分流の電流値の比は、０．０１８％以上０．０２２％以下である。
このような構成によれば、センス素子としてＩＧＢＴが用いられている。ＩＧＢＴの飽和電流は、ＭＯＳＦＥＴの飽和電流と比較して高いため、サージ耐量の確保のためにパワーＭＯＳＦＥＴの有効領域内に必要となるセンス領域を、センス素子としてＭＯＳＦＥＴを用いた場合に比べて小さくすることができる。よって、製造にかかるコストを抑制することができる。また、保護回路の小型化を実現することができる。
また、ＭＯＳＦＥＴ１に流れる主電流に対する、Ｓｉ ＩＧＢＴ５に流れる分流の電流値の比を、０．０１８％以上０．０２２％以下とすることによって、主電流の損失を抑制することができる。
また、上記の構成によれば、センス電流に起因する電圧値を測定する際、より低い抵抗値の抵抗を用いることができる。そのため、センス電流に対するノイズを抑制することができる。また、ノイズを除去するためのフィルターが大型化することが防がれ、過電流検出頻度の増加も防ぐことができる。
また、Ｓｉ ＩＧＢＴ５の急峻な電流立ち上がりにより、高精度の過電流検出が可能となる。
なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される少なくとも１つの他の構成を適宜追加した場合でも、上記の効果を生じさせることができる。
また、上記の実施形態によれば、第１制御回路としての低耐圧集積回路４ａは、さらに、Ｓｉ ＩＧＢＴ５のゲート電圧を、ＭＯＳＦＥＴ１のゲート電圧とは独立に制御する。
このような構成によれば、経路ＢにのみＨｉｇｈレベルのゲート電圧が印加され、経路ＡにはＬｏｗレベルのゲート電圧が印加されるときには、Ｓｉ ＩＧＢＴ５のみがオン状態となる。よって、ＭＯＳＦＥＴ１のオン電圧増加を抑制することができる。
また、経路ＡにのみＨｉｇｈレベルのゲート電圧が印加され、経路ＢにはＬｏｗレベルのゲート電圧が印加されるときには、ＭＯＳＦＥＴ１のみがオン状態となる。よって、ＭＯＳＦＥＴ１のドレイン−ソース間のみに主電流が流れる。よって、過電流検知用の抵抗である抵抗６における損失を抑制することができる。また、Ｓｉ ＩＧＢＴ５へはリカバリー電流が流れないため、リカバリー電流による誤遮断を抑制することができる。
また、上記の実施形態によれば、低耐圧集積回路４ａは、Ｓｉ ＩＧＢＴ５のゲート電圧をＨｉｇｈレベルに制御した後、ＭＯＳＦＥＴ１のゲート電圧をＨｉｇｈレベルに制御する。そして、低耐圧集積回路４ａは、ＭＯＳＦＥＴ１のゲート電圧をＬｏｗレベルに制御した後、Ｓｉ ＩＧＢＴ５のゲート電圧をＬｏｗレベルに制御する。
このような構成によれば、経路ＢにのみＨｉｇｈレベルのゲート電圧が印加され、経路ＡにはＬｏｗレベルのゲート電圧が印加されるときには、Ｓｉ ＩＧＢＴ５のみがオン状態となる。よって、ＭＯＳＦＥＴ１のオン電圧増加を抑制することができる。
さらに、パワーＭＯＳＦＥＴのソース−ＧＮＤ間のインダクタンスを低減することで、急峻なｄｉ／ｄｔに対するサージを抑制することができる。
また、上記の実施形態によれば、低耐圧集積回路４ａは、ＭＯＳＦＥＴ１のゲート電圧をＨｉｇｈレベルに制御した後、Ｓｉ ＩＧＢＴ５のゲート電圧をＨｉｇｈレベルに制御する。また、低耐圧集積回路４ａは、Ｓｉ ＩＧＢＴ５のゲート電圧をＬｏｗレベルに制御した後、ＭＯＳＦＥＴ１のゲート電圧をＬｏｗレベルに制御する。
このような構成によれば、経路ＡにのみＨｉｇｈレベルのゲート電圧が印加され、経路ＢにはＬｏｗレベルのゲート電圧が印加されるときには、ＭＯＳＦＥＴ１のみがオン状態となる。よって、ＭＯＳＦＥＴ１のドレイン−ソース間のみに主電流が流れる。よって、過電流検知用の抵抗である抵抗６における損失を抑制することができる。また、Ｓｉ ＩＧＢＴ５へはリカバリー電流が流れないため、リカバリー電流による誤遮断を抑制することができる。
また、上記の実施形態によれば、保護回路が、ＭＯＳＦＥＴ１と直列に接続されるＭＯＳＦＥＴ２と、ＭＯＳＦＥＴ２のゲート電圧を制御する第２制御回路としての高耐圧集積回路３ｂとを備える。
そして、Ｓｉ ＩＧＢＴ５ｂは、高耐圧集積回路３ｂに組み込まれる。
このような構成によれば、過電流検出素子（センス素子）を別途搭載する必要がなくなるため、部品の数を削減することができる。
また、上記の実施形態によれば、ＭＯＳＦＥＴ１が炭化珪素からなる。
このような構成によれば、必要となるセンス領域を小さくすることがコスト低減に大きく寄与する。
また、上記の実施形態によれば、保護回路が、ＭＯＳＦＥＴ１と並列に接続されるコンデンサとしての電解コンデンサ１４を備える。
このような構成によれば、昇圧回路のように高周波数動作（高速スイッチング動作）が要求される用途であっても、ターンオフロスが低減されることによってシステム全体としての損失を低減することができる。
また、上記の実施形態によれば、保護回路システムが、複数の第１ＭＯＳＦＥＴとしてのＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃと、単一の第１ＩＧＢＴとしてのＳｉ ＩＧＢＴ５ｃと、第１検知用抵抗としての抵抗６と、第１制御回路としての低耐圧集積回路４ｃと、第２ＭＯＳＦＥＴとしてのＭＯＳＦＥＴ２ａ、ＭＯＳＦＥＴ２ｂおよびＭＯＳＦＥＴ２ｃと、単一の第２制御回路としての高耐圧集積回路３ｃとを備える。
電力用のＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃには、主電流が流れる。Ｓｉ ＩＧＢＴ５ｃは、ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃと並列に接続される。また、Ｓｉ ＩＧＢＴ５ｃには、主電流からの分流が流れる。
抵抗６は、Ｓｉ ＩＧＢＴ５ｃと直列に接続される。低耐圧集積回路４ｃは、抵抗６に印加される電圧値に基づいて、ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃのゲート電圧を制御する。
ＭＯＳＦＥＴ２ａは、ＭＯＳＦＥＴ１ａと直列に接続される。ＭＯＳＦＥＴ２ｂは、ＭＯＳＦＥＴ１ｂと直列に接続される。ＭＯＳＦＥＴ２ｃは、ＭＯＳＦＥＴ１ｃと直列に接続される。
高耐圧集積回路３ｃは、ＭＯＳＦＥＴ２ａ、ＭＯＳＦＥＴ２ｂおよびＭＯＳＦＥＴ２ｃのゲート電圧を制御する。Ｓｉ ＩＧＢＴ５ｃは、高耐圧集積回路３ｃに組み込まれる。
そして、ＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃそれぞれに流れる主電流に対する、Ｓｉ ＩＧＢＴ５ｃに流れる分流の電流値の比が０．０１８％以上０．０２２％以下である。
このような構成によれば、Ｓｉ ＩＧＢＴ５ｃを３相総和電流の制御に共通に用いることで、部品点数を削減することができる。
また、Ｓｉ ＩＧＢＴ５ｃが高耐圧集積回路３ｃ内に収容されているため、過電流検出用のセンス素子が個別に設けられる必要がなく、部品点数を削減することができる。よって、製造コストを低減し、かつ、回路規模を縮小することができる。
なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される少なくとも１つの他の構成を適宜追加した場合でも、上記の効果を生じさせることができる。
また、上記の実施形態によれば、保護回路システムにおいて、電力用の第３ＭＯＳＦＥＴとしてのＭＯＳＦＥＴ１と、第２ＩＧＢＴとしてのＳｉ ＩＧＢＴ５と、第２検知用抵抗としての抵抗６と、第３制御回路としての低耐圧集積回路４と、コンデンサとしての電解コンデンサ１４とを備える。
ＭＯＳＦＥＴ１は、複数の第１ＭＯＳＦＥＴとしてのＭＯＳＦＥＴ１ａ、ＭＯＳＦＥＴ１ｂおよびＭＯＳＦＥＴ１ｃ、さらには、それらに対応する第２ＭＯＳＦＥＴとしてのＭＯＳＦＥＴ２ａ、ＭＯＳＦＥＴ２ｂおよびＭＯＳＦＥＴ２ｃと並列に接続される。
Ｓｉ ＩＧＢＴ５は、ＭＯＳＦＥＴ１と並列に接続される。抵抗６とは、Ｓｉ ＩＧＢＴ５と直列に接続される。低耐圧集積回路４は、抵抗６に印加される電圧値に基づいて、ＭＯＳＦＥＴ１のゲート電圧を制御する。電解コンデンサ１４は、ＭＯＳＦＥＴ１と並列に接続される。
そして、ＭＯＳＦＥＴ１に流れる主電流に対する、Ｓｉ ＩＧＢＴ５に流れる分流の電流値の比が０．０１８％以上０．０２２％以下である。
このような構成によれば、センス素子としてＩＧＢＴが用いられている。ＩＧＢＴの飽和電流は、ＭＯＳＦＥＴの飽和電流と比較して高いため、サージ耐量の確保のためにパワーＭＯＳＦＥＴの有効領域内に必要となるセンス領域を、センス素子としてＭＯＳＦＥＴを用いた場合に比べて小さくすることができる。よって、製造にかかるコストの抑制およびモジュールの小型化を実現することができる。
また、Ｓｉ ＩＧＢＴ５ｃを３相総和電流の制御に共通に用いることで、部品点数を削減することができる。また、昇圧回路のように高周波数動作、すなわち高速スイッチング動作が要求される用途では、特にターンオフ損失を低減することができる。そのため、システム全体としての損失を低減することができる。また、回路規模を縮小し、放熱フィンなどを縮小することができる。
＜変形例＞
上記実施形態では、主にＳｉを用いたＭＯＳＦＥＴが想定されているが、ＳｉＣを用いたＭＯＳＦＥＴに適用されてもよい。ＳｉＣを用いたＭＯＳＦＥＴに適用されれば、必要となるセンス領域を小さくすることがコスト低減に大きく寄与する。
また、過電流検知用の抵抗によるゲート抵抗低下を抑えることで、オン抵抗の増加を抑制することができる。
上記実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本明細書に記載されたものに限られることはない。よって、例示されていない無数の変形例が、本技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合および１つの構成要素がある構造物の一部に対応する場合、さらには、複数の構成要素が１つの構造物に備えられる場合を含む。また、各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
また、本明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、上記実施形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
１０ モータ、１１ コイル、１２，１３，１５ ダイオード、１４ 電解コンデンサ、１，１ａ，１ｂ，１ｃ，２，２ａ，２ｂ，２ｃ ＭＯＳＦＥＴ、３，３ｂ，３ｃ 高耐圧集積回路、４，４ａ，４ｂ，４ｃ 低耐圧集積回路、５，５ｂ，５ｃ Ｓｉ ＩＧＢＴ、６，７，１６ 抵抗、８ コンデンサ、１７ 直流電源、１８ 交流電源、Ａ，Ａ１，Ａ２，Ａ３，Ｂ 経路。

Claims (9)

  1. 主電流が流れる電力用の第１ＭＯＳＦＥＴと、
    前記第１ＭＯＳＦＥＴと並列に接続され、かつ、前記主電流からの分流が流れるＩＧＢＴと、
    前記ＩＧＢＴと直列に接続される検知用抵抗と、
    前記検知用抵抗に印加される電圧値に基づいて、前記第１ＭＯＳＦＥＴのゲート電圧を制御する第１制御回路とを備え、
    前記第１ＭＯＳＦＥＴに流れる前記主電流に対する、前記ＩＧＢＴに流れる前記分流の電流値の比が０．０１８％以上０．０２２％以下である、
    保護回路。
  2. 前記第１制御回路は、前記第１ＭＯＳＦＥＴのゲート端子と、前記ＩＧＢＴのゲート端子とにそれぞれ独立に接続されることによって、前記ＩＧＢＴのゲート電圧を、前記第１ＭＯＳＦＥＴのゲート電圧とは独立に制御する、
    請求項１に記載の保護回路。
  3. 前記第１制御回路は、
    前記ＩＧＢＴのゲート電圧をＨｉｇｈレベルに制御した後、前記第１ＭＯＳＦＥＴのゲート電圧をＨｉｇｈレベルに制御し、
    前記第１ＭＯＳＦＥＴのゲート電圧をＬｏｗレベルに制御した後、前記ＩＧＢＴのゲート電圧をＬｏｗレベルに制御する、
    請求項２に記載の保護回路。
  4. 前記第１制御回路は、
    前記第１ＭＯＳＦＥＴのゲート電圧をＨｉｇｈレベルに制御した後、前記ＩＧＢＴのゲート電圧をＨｉｇｈレベルに制御し、
    前記ＩＧＢＴのゲート電圧をＬｏｗレベルに制御した後、前記第１ＭＯＳＦＥＴのゲート電圧をＬｏｗレベルに制御する、
    請求項２に記載の保護回路。
  5. 前記第１ＭＯＳＦＥＴと直列に接続される第２ＭＯＳＦＥＴと、
    前記第２ＭＯＳＦＥＴのゲート電圧を制御する第２制御回路とをさらに備え、
    前記ＩＧＢＴは、前記第２制御回路に組み込まれる、
    請求項１から請求項４のうちのいずれか１項に記載の保護回路。
  6. 前記第１ＭＯＳＦＥＴが、ＳｉＣ ＭＯＳＦＥＴである、
    請求項１から請求項４のうちのいずれか１項に記載の保護回路。
  7. 一端がダイオードのカソード端子に接続され、かつ、他端が前記第１ＭＯＳＦＥＴのソース端子と接続される電解コンデンサをさらに備え、
    前記ダイオードのアノード端子は、前記第１ＭＯＳＦＥＴのドレイン端子に接続される、
    請求項１から請求項４のうちのいずれか１項に記載の保護回路。
  8. 主電流が流れる電力用の、複数の第１ＭＯＳＦＥＴと、
    複数の前記第１ＭＯＳＦＥＴと並列に接続され、かつ、前記主電流からの分流が流れる単一の第１ＩＧＢＴと、
    前記第１ＩＧＢＴと直列に接続される第１検知用抵抗と、
    前記第１検知用抵抗に印加される電圧値に基づいて、各前記第１ＭＯＳＦＥＴのゲート電圧を制御する第１制御回路と、
    各前記第１ＭＯＳＦＥＴと直列に接続される第２ＭＯＳＦＥＴと、
    各前記第２ＭＯＳＦＥＴのゲート電圧を制御する単一の第２制御回路とを備え、
    前記第１ＩＧＢＴは、前記第２制御回路に組み込まれ、
    各前記第１ＭＯＳＦＥＴに流れる前記主電流に対する、前記第１ＩＧＢＴに流れる前記分流の電流値の比が０．０１８％以上０．０２２％以下である、
    保護回路システム。
  9. 複数の前記第１ＭＯＳＦＥＴおよびそれらに対応する前記第２ＭＯＳＦＥＴと並列に接続される、電力用の第３ＭＯＳＦＥＴと、
    前記第３ＭＯＳＦＥＴと並列に接続される第２ＩＧＢＴと、
    前記第２ＩＧＢＴと直列に接続される第２検知用抵抗と、
    前記第２検知用抵抗に印加される電圧値に基づいて、前記第３ＭＯＳＦＥＴのゲート電圧を制御する第３制御回路と、
    一端がダイオードのカソード端子に接続され、かつ、他端が前記第３ＭＯＳＦＥＴのソース端子と接続される電解コンデンサとをさらに備え、
    前記ダイオードのアノード端子は、前記第３ＭＯＳＦＥＴのドレイン端子に接続され、
    前記第３ＭＯＳＦＥＴに流れる前記主電流に対する、前記第２ＩＧＢＴに流れる前記分流の電流値の比が０．０１８％以上０．０２２％以下である、
    請求項８に記載の保護回路システム。
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