CN108431962A - 半导体装置、半导体装置的制造方法 - Google Patents

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Abstract

具备：有源单元区域；边缘端接区域，其将该有源单元区域包围；以及中间区域，其处于这些区域的中间，该有源单元区域在上表面侧具有沟槽栅型的MOS构造，作为下表面侧的纵向构造，具有p集电极层、该p集电极层之上的n缓冲层、以及该n缓冲层之上的n漂移层，该n缓冲层具有：第1缓冲部分，其设置在该p集电极层侧；以及第2缓冲部分，其设置在该n漂移层侧，该第1缓冲部分的峰值杂质浓度比该第2缓冲部分的峰值杂质浓度高，该第2缓冲部分的该n漂移层侧的杂质浓度梯度比该第1缓冲部分的该n漂移层侧的杂质浓度梯度平缓。

Description

半导体装置、半导体装置的制造方法
技术领域
本发明涉及例如IGBT或二极管等半导体装置及该半导体装置的制造方法。
背景技术
在图35A、B、C中分别示出了以往的沟槽栅型IGBT及2种二极管构造。图35中的n缓冲层15具有图6A中的ref.的杂质分布。另外，图35A、B、C为图1所示的功率半导体芯片俯视图的A”-A”’线的剖面构造图。功率半导体如图1、35所示，具备如下4个结构。
·有源单元区域1：保障功率半导体芯片的基本性能的区域。
·中间区域2：将有源单元区域1和边缘端接区域5连接的区域，是保障功率半导体的动态动作时的击穿耐量，对有源单元区域1的本来的性能进行支持的区域。
·边缘端接区域5：提供静态(static)状态下的耐压保持、耐压特性的稳定性/可靠性方面的保障，并且对动态动作时的击穿耐量不良进行抑制，对有源单元区域本来的性能进行支持的区域。
·纵向构造35：是如下结构，即，除了n漂移层14之外，在图35A的IGBT的情况下包含n缓冲层15和p集电极层16，在图35B的二极管的情况下包含n缓冲层15和n+阴极层17，在图35C的二极管的情况下包含n缓冲层15、n+阴极层17以及p阴极层18。n漂移层为n-层，但为了简化而记为n漂移层。其为如下区域，即，提供与ON(接通)状态的损耗、导通状态的损耗以及截止状态的损耗相加而得到的损耗即总损耗相关的性能、静态状态下的耐压保持、耐压特性的稳定性、耐压保持时的高温下的泄漏特性即断开损耗、可靠性方面的保障，并且对动态动作时的控制性和击穿耐量进行保障，对功率半导体的基本性能进行支持。
就以往的IGBT、二极管而言，作为Si晶片材料使用的是以FZ(Floating Zone)法形成，典型来说，具有1.0×1012～1.0×1015cm-3左右的各种耐压等级所需要的n漂移层14浓度的Si晶片，执行如图4、5所示那样的晶片工艺。使用了如下晶片工艺，即，在该晶片工艺中，如图4L或图5H所示高精度地形成对耐压等级所需要的电压进行保持所需要的器件的厚度(图2中的tdevice：40～700μm)，在图4M或图5I所示的晶片工艺中对纵向构造35进行构建。
如上所述，作为使用FZ晶片，在晶片工艺中对纵向构造进行构建的晶片工艺日益成为主流的背景，可以举出以下2点。
·作为晶片来说，用外延法制造n漂移层14的晶片存在如下缺点，即，Si晶片成本依赖于用外延法形成的Si厚度，成本非常高。利用FZ法仅将n漂移层14的浓度设定为对于各种耐压等级来说恰当的值，在晶片工艺开始时与耐压等级无关地使用相同的n漂移层14厚度的Si晶片以使得Si晶片成本不变，由此需要采用单价低廉的晶片。
·出于有效运用通过上述FZ法制造的晶片的目的，通过在晶片工艺中控制为耐压等级所需要的厚度而对纵向构造进行构建，由此，尽力使作为使用8～12inch的大口径晶片的晶片工艺来说成为问题的与各种晶片厚度对应的晶片工艺工序最小限度化，实现IGBT、二极管等功率半导体的大口径的制造。
n漂移层14的杂质浓度及图2中的tdevice的值是不仅影响IGBT或二极管的耐压特性，还影响总损耗、动态动作时的控制性及击穿耐量的器件参数，是要求其精度的器件参数。
图4、5所示的晶片工艺的详细内容与专利文献1-3所记载的内容相同。以这样的晶片工艺构建的纵向构造35在图4L的工序及图5H的工序时，由于在铝配线工序及钝化膜形成工序以后形成纵向构造35，因此在没有形成纵向构造的面，例如在IGBT的情况下形成MOStr.构造，存在铝配线及钝化膜。
其结果，在构成纵向构造的扩散层15～18的形成时，由于在没有形成纵向构造的面存在铝配线，因此需要设为比金属的熔点低的低温。例如铝的熔点为660℃。为了使得没有形成纵向构造的面成为比金属的熔点低的低温，使用如下退火方法，即，使用热不会传导到没有形成纵向构造的面的波长的激光，而在器件深度方向形成温度梯度。该退火技术为称为激光退火的方法。
其结果，通过上述晶片工艺制造的IGBT和二极管的n缓冲层15的杂质分布如图6A、6B中由ref.表示的杂质分布所示，成为由Xj,nb1表示的接合深度浅，为2.0μm左右，并且直到n漂移层14和n缓冲层15的接合部为止具有陡峭的杂质浓度梯度的特征性杂质分布。这样的杂质浓度梯度δnb1为例如4.52decade cm-3/μm。
而且，上述n缓冲层15具有如下n层形成时的工艺上的特征，即，由于使用上述激光退火技术，因此n层分布再现出对杂质进行导入的离子注入时的深度方向的分布，难以引起向深度方向及横向的扩散。
专利文献1：日本特开平7-263692号公报
专利文献2：日本专利第5622814号公报
专利文献3：国际公开2014/054121号
发明内容
在使用这样的n缓冲层15的IGBT及二极管中存在以下3个大的性能上的问题。第一，在作为功率半导体来说重要的性能即电压保持能力(以下，有时称为耐压特性)中，由于由高温状态的耐压保持时的泄漏电流增加导致的断开损耗增加或高温下由器件本身的发热导致的热失控，变得无法控制，成为不能保证高温下的动作的状态。
第二，在如IGBT、二极管各自的截止动作那样的动态动作时，由于器件内部的载流子等离子体状态和电场强度分布的关系，造成n漂移层14和n缓冲层15的接合部附近的载流子等离子体层枯竭，n漂移层14和n缓冲层15的接合部的电场强度上升，或者，在截止波形上发生截止动作即将完毕时的电压跳升现象(以下，称为阶跃切断(snap-off)现象)，产生由阶跃切断现象引起的振荡现象，或者，由于阶跃切断现象，电压变为大于或等于可保持的耐压的高电压而破坏器件。载流子等离子体层是指电子及空穴浓度大致相同的高载流子浓度的中性层，是n≈p，载流子密度比1016cm-3高，载流子浓度比n漂移层14的掺杂载流子浓度高2～3数量级的层。
其结果，在以往的IGBT和二极管中，引起截止动作的控制性的劣化以及截止时的断路能力的降低。对于会发生阶跃切断现象及其后的振荡现象的IGBT或二极管，在包含搭载了这种IGBT或二极管的功率模块的逆变器系统中，包含了产生噪声的要因，成为误动作的原因。
第三，由于形成上述n缓冲层15时的特征，以在图4、5所示的形成纵向构造35时的晶片工艺中产生的形成n缓冲层15的面的损伤、异物为起因，容易发生使n缓冲层15的一部分并未得以形成的现象。由此，IGBT及二极管对耐压不良现象变得敏感，引起IGBT及二极管芯片的耐压特性不良率增加。
如上所述，以往的IGBT及二极管在动态动作时，由于器件内部的载流子等离子体状态和电场强度分布的关系，变为n漂移层14和n缓冲层15的接合部附近的载流子等离子体层容易枯竭的状态。如果n漂移层14和n缓冲层15的接合部附近的载流子等离子体层枯竭，则作为器件内部状态，引起n漂移层14和n缓冲层15的接合部的电场强度的上升。
关于截止动作时的波形，在截止动作即将完毕时，IGBT的djC/dt、二极管的djA/dt的值变大，由于V＝Ldj/dt的关系，在电压波形产生阶跃切断现象及其后的振荡现象，有时会由于阶跃切断现象而破坏器件。其结果，IGBT、二极管这两者的截止动作的控制性劣化且截止时的断路能力降低。该阶跃切断现象及振荡现象还依赖于截止动作条件。即，这些现象在各种各样的条件下变得显著，例如：在耗尽层变得容易到达n漂移层14和n缓冲层15的接合部的高电源电压(VCC)条件下，在器件内部载流子密度变少的低电流密度(JC、IA)条件下，或者，作为通断动作电路参数，在高杂散电感(LS)条件下。
另外，关于作为功率半导体来说重要的性能即电压保持能力，由于由高温状态的耐压保持时的泄漏电流增加导致的断开损耗增加、或高温下由器件本身的发热导致的热失控而变得无法控制，不能进行高温下的动作。作为功率半导体的发热要素，存在ON状态的损耗、通断动作ON及OFF(断开)时的损耗即开关损耗、以及断开状态的损耗即断开损耗。上述状况意味着作为功率半导体本身的3个发热要素之一的断开损耗变大，在搭载了功率半导体的功率模块的热设计中成为问题。
针对至此为止所说明的上述问题，在以往的IGBT及二极管中，使用将n漂移层14的厚度增厚、将n漂移层14的杂质浓度提高而使其波动减小等优化n漂移层14的参数的手段。但是，如果将n漂移层14的厚度增厚，则存在IGBT、二极管这两者的ON电压上升，总损耗增加的弊病。另一方面，使n漂移层14的杂质浓度波动减小意味着对Si晶片制造技术及所使用的Si晶片施加限制，引起Si晶片成本的高涨。如上所述，在以往的IGBT及二极管中，在提高器件性能方面，存在应称为进退两难的技术课题。
由此，在以往的IGBT及二极管技术中，难以在对动态动作时的器件内部状态进行控制的同时使截止动作的控制性和截止断路能力提高，难以将作为功率半导体的基本性能的ON电压进行低ON电压化，难以实现稳定的耐压特性的保障。因此，在使用由FZ法制造的晶片，并且还可应对Si晶片的大口径化的晶片工艺中，需要用于解决上述课题的n缓冲层15的构造。另外，还需要对于如下现象不敏感的n缓冲层，即，由于晶片工艺中的不良影响使n缓冲层15的一部分并未得以形成，由此导致IGBT及二极管耐压不良。即，需要即使n缓冲层15的一部分并未得以形成也难以引起耐压不良的n缓冲层。
本发明就是为了解决上述问题而提出的，其目的在于提供半导体装置及半导体装置的制造方法，该半导体装置及半导体装置的制造方法能够解决以往的IGBT及二极管所具有的器件性能方面的进退两难，在保证了作为功率半导体的基本性能的耐压特性的基础上，实现低ON电压、稳定的耐压特性、由断开时的低泄漏电流导致的低断开损耗化、截止动作的控制性的提高、以及截止断路能力的大幅提高。
本发明涉及的半导体装置的特征在于，具备：有源单元区域；边缘端接区域，其将该有源单元区域包围；以及中间区域，其处于该有源单元区域和该边缘端接区域的中间，该有源单元区域，在上表面侧具有沟槽栅型的MOS构造，作为下表面侧的纵向构造，具有p集电极层、该p集电极层之上的n缓冲层、以及该n缓冲层之上的n漂移层，该n缓冲层具有：第1缓冲部分，其设置在该p集电极层侧；以及第2缓冲部分，其设置在该n漂移层侧，该第1缓冲部分的峰值杂质浓度比该第2缓冲部分的峰值杂质浓度高，该第2缓冲部分的该n漂移层侧的杂质浓度梯度比该第1缓冲部分的该n漂移层侧的杂质浓度梯度平缓。
本发明涉及的其它半导体装置的特征在于，具备：有源单元区域；边缘端接区域，其将该有源单元区域包围；以及中间区域，其处于该有源单元区域和该边缘端接区域的中间，该有源单元区域，在上表面侧具有p阳极层，作为下表面侧的纵向构造具有：阴极层，其具有n阴极层；n缓冲层，其设置在该阴极层之上；以及该n缓冲层之上的n漂移层，该n缓冲层具有：第1缓冲部分，其设置在该阴极层侧；以及第2缓冲部分，其设置在该n漂移层侧，该第1缓冲部分的峰值杂质浓度比该第2缓冲部分的峰值杂质浓度高，该第2缓冲部分的该n漂移层侧的杂质浓度梯度比该第1缓冲部分的该n漂移层侧的杂质浓度梯度平缓。
本发明涉及的其它半导体装置的特征在于，具备：有源单元区域；边缘端接区域，其将该有源单元区域包围；以及中间区域，其处于该有源单元区域和该边缘端接区域的中间，该有源单元区域，在上表面侧具有沟槽栅型的MOS构造，作为下表面侧的纵向构造，具有p集电极层、该p集电极层之上的n缓冲层、以及该n缓冲层之上的n漂移层，该n缓冲层具有峰值杂质浓度和从该n缓冲层的背面算起的距离不同的大于或等于3层的缓冲部分，多个该缓冲部分中的最靠近该p集电极层侧的该缓冲部分即第1缓冲部分的峰值杂质浓度最高，如果将多个该缓冲部分的该n漂移层侧的杂质浓度梯度进行比较，则最靠近该n漂移层侧的该缓冲部分的杂质浓度梯度最平缓。
本发明涉及的其它半导体装置的特征在于，具备：有源单元区域；边缘端接区域，其将该有源单元区域包围；以及中间区域，其处于该有源单元区域和该边缘端接区域的中间，该有源单元区域，在上表面侧具有p阳极层，作为下表面侧的纵向构造具有：阴极层，其具有n阴极层；n缓冲层，其设置在该阴极层之上；以及该n缓冲层之上的n漂移层，该n缓冲层具有峰值杂质浓度和从该n缓冲层的背面算起的距离不同的大于或等于3层的缓冲部分，多个该缓冲部分中的最靠近该阴极层侧的该缓冲部分即第1缓冲部分的峰值杂质浓度最高，如果将多个该缓冲部分的该n漂移层侧的杂质浓度梯度进行比较，则最靠近该n漂移层侧的该缓冲部分的杂质浓度梯度最平缓。
本发明涉及的半导体装置的制造方法的特征在于，作为基板下表面侧的纵向构造，具有掺杂有杂质的杂质层、设置在该杂质层之上的n缓冲层、以及该n缓冲层之上的n漂移层，具有峰值杂质浓度和从该n缓冲层的背面算起的距离不同的大于或等于3层的缓冲部分的该n缓冲层是通过以下方式形成的：在多个该缓冲部分中的最靠近该杂质层侧的缓冲部分即第1缓冲部分的活化退火完成后，形成剩余的缓冲部分。
本发明的其他特征将在下面阐明。
发明的效果
根据本发明，具有多个缓冲部分的缓冲层中的与n漂移层接触的缓冲层的杂质浓度梯度平缓，例如将杂质浓度梯度设为0.05～0.50decade cm-3/μm，因此能够改善半导体装置的特性。
附图说明
图1是半导体装置的俯视图。
图2A是IGBT的剖视图。
图2B是二极管的剖视图。
图2C是二极管的剖视图。
图3A是说明纵向构造的作用的图。
图3B是说明纵向构造的作用的图。
图3C是说明纵向构造的作用的图。
图4A是IGBT的制造工艺流程图。
图4B是IGBT的制造工艺流程图。
图4C是IGBT的制造工艺流程图。
图4D是IGBT的制造工艺流程图。
图4E是IGBT的制造工艺流程图。
图4F是IGBT的制造工艺流程图。
图4G是IGBT的制造工艺流程图。
图4H是IGBT的制造工艺流程图。
图4I是IGBT的制造工艺流程图。
图4J是IGBT的制造工艺流程图。
图4K是IGBT的制造工艺流程图。
图4L是IGBT的制造工艺流程图。
图4M是IGBT的制造工艺流程图。
图5A是二极管的制造工艺流程图。
图5B是二极管的制造工艺流程图。
图5C是二极管的制造工艺流程图。
图5D是二极管的制造工艺流程图。
图5E是二极管的制造工艺流程图。
图5F是二极管的制造工艺流程图。
图5G是二极管的制造工艺流程图。
图5H是二极管的制造工艺流程图。
图5I是二极管的制造工艺流程图。
图6A是表示图2中的B-B′、C-C′、及D-D′线处的杂质浓度分布的图。
图6B是图6A中的区域A的放大图。
图7A是表示模拟出的使用图6A所示的本发明的缓冲构造时的图2中的6500V等级的IGBT构造的击穿时的器件内部电场强度分布的图。模拟条件为BVCES＝8400V，JCES＝1.0×10-1A/cm2、298K。
图7B是图7A的区域B的放大图。
图8是图2中的6500V等级的IGBT构造的423K时的JCES vs.VCES特性的n缓冲构造依赖性结果的试制结果。
图9是图2中的6500V等级的IGBT构造的JCES vs.工作温度特性的n缓冲构造依赖性结果的试制结果。
图10是在图2中的6500V等级的IGBT构造中将Ls设为5.8μH时的截止波形的n缓冲构造依赖性结果的试制结果。
图11是图2中的6500V等级的IGBT构造的图10所示的VCE(surge)和通断动作时的电源电压VCC之间关系的n缓冲构造依赖性结果的试制结果。
图12是图2中的6500V等级的IGBT构造的无负载短路状态的短路波形的n缓冲构造依赖性结果的试制结果。
图13是模拟出的图2中的6500V等级的IGBT构造的无负载短路状态的短路波形。
图14是表示图13中的器件内部解析点处的器件内部状态的n缓冲构造依赖性的图。
图15是表示与图13中的器件内部解析点处的图2A中的主接合部即p基极层和n层的接合部、以及n漂移层和n缓冲层的接合部各自的短路状态下的最大电场强度的p集电极层浓度依赖性相关的n缓冲构造依赖性的图。
图16是表示图2中的IGBT构造的各种器件特性之间的权衡(trade-off)关系的图。
图17是表示图2中的6500V等级的IGBT的器件特性与Cnb2，p/Cn-，d的关系的图。
图18是表示图6A中的第2缓冲部分的浓度梯度δnb2与Cnb2，p/Cn-，d的关系的图。
图19是表示图6A中的第2缓冲部分的活化程度的有效剂量在n缓冲层的活化程度的有效总剂量所占有的比率α与Cnb2，p/Cn-，d的关系的图。
图20是图2中的4500V等级的二极管b构造的448K时的JR vs.VR的特性结果的n缓冲构造依赖性结果的试制结果。
图21是图2中的4500V等级的二极管b构造的JR vs.工作温度特性的n缓冲构造依赖性结果的试制结果。
图22是与图2中的1700V等级的二极管b构造的与快速(snappy)恢复动作时的波形相关的n缓冲构造依赖性的试制结果。
图23是图22中的Vsnap-off和VCC之间关系的n缓冲构造依赖性结果的试制结果。
图24是图22中的Vsnap-off和工作温度之间关系的n缓冲构造依赖性结果的试制结果。
图25A是图2中的4500V等级的二极管b构造的与快速恢复动作时的模拟波形相关的n缓冲构造依赖性。
图25B是表示图25A中的器件内部解析点①～⑥处的图2中的4500V等级的二极管b构造内的电流密度分布的图。
图25C是表示使用图6A所示的以往的缓冲构造时的图2的4500V等级的二极管b构造中的pin二极管区域的图25A中的器件内部解析点①～⑥处的器件内部状态的图。
图25D是表示使用图6A所示的以往的缓冲构造时的图2的4500V等级的二极管b构造的pnp tr.区域的图25A中的器件内部解析点①～⑥处的器件内部状态的图。
图25E是表示使用图6A所示的本发明的缓冲构造时的图2的4500V等级的二极管b构造中的pin二极管区域的图25A中的器件内部解析点①～⑥处的器件内部状态的图。
图25F是表示使用图6A所示的本发明的缓冲构造时的图2的4500V等级的二极管b构造中的pnp tr.区域的图25A中的器件内部解析点①～⑥处的器件内部状态的图。
图26是图2的1700V等级的二极管b构造的恢复动作时的SOA特性的n缓冲构造依赖性结果的试制结果。
图27是表示图2的1700V等级的二极管b构造的各种器件特性与Cnb2，p/Cn-，d的关系的图。
图28是图2的4500V等级的二极管a构造的与快速恢复动作时的波形相关的n缓冲构造依赖性的试制结果。
图29是表示图2的4500V等级的二极管a构造的在图28的阶跃切断现象的点处的器件内部状态的n缓冲构造依赖性的图。
图30是图2的4500V等级的二极管a构造的Vsnap-off和VCC的关系的n缓冲构造依赖性结果的试制结果。
图31是用实线表示图2的B-B′、C-C′、及D-D′线处的本发明的杂质分布的图。
图32A是具有图6A或图31所示的本发明的n缓冲层的沟槽栅型IGBT的构造图。
图32B是具有图6A或图31所示的本发明的n缓冲层的沟槽栅型IGBT的构造图。
图32C是具有图6A或图31所示的本发明的n缓冲层的二极管的构造图。
图32D是具有图6A或图31所示的本发明的n缓冲层的二极管的构造图。
图32E是具有图6A或图31所示的本发明的n缓冲层的二极管的构造图。
图32F是具有图6A或图31所示的本发明的n缓冲层的二极管的构造图。
图32G是具有图6A或图31所示的本发明的n缓冲层的二极管的构造图。
图33是针对图2所示的3300V等级的IGBT构造的RBOSA，对具有图32A的本发明的n缓冲构造的IGBT和具有图35A所示的以往的n缓冲层的IGBT进行比较的图。关于具有图32A的本发明的n缓冲构造的IGBT，还示出RBSOA的温度依赖性。
图34是针对图2所示的6500V等级的二极管b构造的恢复SOA，对具有图32D所示的本发明的n缓冲层的二极管和具有图35C所示的以往的n缓冲层的二极管进行比较的图。
图35A是具有图6A所示的以往的n缓冲层的沟槽栅型IGBT的构造图。
图35B是具有图6A所示的以往的n缓冲层的图2的二极管a的构造图。
图35C是具有图6A所示的以往的n缓冲层的图2的二极管b的构造图。
具体实施方式
参照附图，对本发明的实施方式涉及的半导体装置及半导体装置的制造方法进行说明。对相同或对应的结构要素标注相同标号，有时省略重复说明。
实施方式1.
本发明涉及例如施加大于或等于600V的电压的功率模块的关键组件即功率半导体。特别地，是与具有如下构造等的IGBT及二极管这样的双极类功率半导体相关的纵向构造及制造技术，即：
(a)提高断开状态的电压断路能力并且降低耐压保持时的高温下的泄漏电流，实现低断开损耗化及高温动作的纵向构造，
(b)对截止动作即将完毕时的电压跳起现象(以下，称为阶跃切断现象)及由阶跃切断现象引起的振荡现象进行抑制的纵向构造，
(c)提高动态(dynamic)击穿耐量即截止动作时的断路能力的纵向构造，
(d)结合至对半导体进行制造的与晶片的大口径化相适应的晶片工艺技术中的纵向构造及制造技术。
纵向构造以IGBT或二极管的结构要素中的n缓冲层15作为主要结构要素。纵向构造是指在基板或者晶片下表面侧形成的构造。典型地，IGBT的纵向构造包含集电极层、n缓冲层及漂移层。典型的二极管的纵向构造具备阴极层、设置在阴极层之上的n缓冲层、以及n缓冲层之上的n漂移层，该阴极层仅具有n+阴极层、或具有n+阴极层及p阴极层。
作为IGBT或二极管的半导体材料，不仅可以使用Si，也可以使用比Si带隙大的宽带隙半导体。作为宽带隙半导体，例如是碳化硅、氮化镓类材料、或金刚石。在本发明的实施方式中作为例子示出的是1700～6500V的高耐压等级，但无论耐压等级如何，本发明对于上述目的都是有效的。
图3中示出本发明中提出的纵向构造的构思。
图3中的各标号的含义如下。
Qpl：charge of plasma layer(等离子体层中的电荷)
npl：electron/hole concentration inplasma layer(等离子体层中的电子/空穴密度)
V：potential(电位)
q：elementary charge(基本电荷)(1.60218×10-19C)
ε0：dielectric constant in vacuum(真空中的介电常数)(8.85418×10-14F/cm)
εr：relative dielectric constant(相对介电常数)(在Si的情况下为11.9)
N+D：ionized donor concentration|(离子化的施主浓度)(cm-3)
n，p：free electron/hole concentration(自由电子/空穴浓度)(cm-3)
Jn，Jp：current density of electron/hole current(电子/空穴电流的电流密度)(A/cm-3)
νsat(n)、νsat(p)：saturation drift velocity of electron/hole(电子/空穴的饱和漂移速度)(cm/s)
就由以往的IGBT及二极管的纵向构造的问题引起的上述技术课题而言，被认为只要实现特别是以n缓冲层15为特征的以下那样的纵向构造就能够解决。以下所示的概念对于IGBT、二极管是相通的。与构成本发明提出的纵向构造的n缓冲层15相关的构思为如下的i、ii、iii。
(i)关于截止动作时的n漂移层14和n缓冲层15的接合部附近的载流子等离子体层的枯竭现象，如图3A的箭头①所示，使载流子等离子体层残留下来。即，通过在n缓冲层15内部也产生器件ON状态下的电导率调制现象，从而以存在载流子等离子体层的方式进行n缓冲层15的低浓度化。就该浓度而言，由于载流子等离子体层是浓度大于或等于1016cm-3的高浓度层，因此设为其以下的1015cm-3量级。
(ii)使n漂移层14和n缓冲层15的接合部附近的浓度梯度平缓，以在静态状态下使电场强度停止于n缓冲层15内部，在动态动作时使耗尽层在n缓冲层15内部平缓地延伸。另外，耗尽层由于与如图3B的箭头②所示那样残留的载流子等离子体层的关系而停止于n缓冲层15中。此时的电场强度分布的梯度由图3B所示的dE/dx的关系式表示。
(iii)通过设为低浓度且具有浓度梯度的厚的n层，从而保证作为功率半导体的基本性能的耐压特性，即，使耐压保持时的图2A的IGBT及图2C的二极管所内置的pnp-tr.的αpnp降低，实现由断开时的低泄漏电流导致的低断开损耗化。
即，本发明的n缓冲层15承担如下作用，即，在保证了耐压特性稳定化及低断开损耗化等耐压特性的基础上，在器件动作时对器件内部的载流子等离子体状态进行控制。其结果，由于能够在保证了IGBT及二极管的耐压特性稳定化和低断开损耗的基础上，对截止动作即将完毕时的阶跃切断现象及由阶跃切断现象引起的振荡现象进行抑制，因此能够实现对于通断动作来说控制性良好的功率半导体，使动态状态下的击穿耐量提高。而且，示出如下效果，即，对于如下现象变得不敏感，抑制了IGBT及二极管芯片的不良率的增加，其中，该现象是指，由于晶片工艺中的不良影响而使n缓冲层15的一部分并未得以形成，由此导致IGBT及二极管耐压不良。
在本发明的实施方式1中对n缓冲层15进行说明，该n缓冲层15在IGBT对导通动作时的阶跃切断现象和之后的振荡现象进行抑制，使短路状态的断路能力提高，提高断开状态的耐压断路能力，并且降低高温下的泄漏电流，实现低断开损耗及高温动作。
图1是IGBT的俯视图。在图1中示出将有源单元区域1包围的边缘端接区域5。在有源单元区域1和边缘端接区域5的中间存在中间区域2。此外，图1的有源单元区域1示出了表面栅极配线部3和栅极焊盘部4，但在二极管的情况下它们被替换为阳极层。
在图2中示出图1的A-A’线处的沟槽栅构造的IGBT的剖视图，该沟槽栅构造的IGBT包含本发明的技术。实施方式1的半导体装置的下表面侧的“纵向构造”具有p集电极层16、p集电极层16之上的n缓冲层15、以及n缓冲层15之上的n漂移层14。而且，在半导体装置的上表面侧具有沟槽栅型的MOS构造。图2所示的n漂移层14是使用杂质浓度(Cn-，d)为1.0×1012～1.0×1015cm-3的由FZ法制造的FZ晶片形成的。最终的n漂移层14的厚度(图2中的tdevice)为40～700μm。另外，图2A及图4所示的IGBT是在MOS tr.部，沟槽部22的一部分成为与发射极电位的铝配线5a相同电位的构造。该构造的目的及效果如在日本专利第4205128号或日本专利第4785334号所记载的那样，是：实现IGBT的饱和电流密度的抑制；在由电容特性控制导致的无负载端短路状态下抑制振荡，由此实现短路耐量的提高；以及由发射极侧的载流子浓度提高实现低ON电压化。图2A中的构成IGBT的各扩散层是以成为以下的参数的方式，在图4所示的晶片工艺中使用离子注入及退火技术形成的。
·p基极层9：峰值杂质浓度为1.0×1016～1.0E18cm-3，深度为比n+发射极层7深且比N层11浅的接合深度
·n层11：峰值杂质浓度为1.0×1015～1.0E17cm-3，深度比p基极层9深且比沟槽浅
·n+发射极层7：峰值杂质浓度为1.0×1018～1.0E21cm-3，深度为0.2～1.0μm
·p+层8：表面杂质浓度为1.0×1018～1.0E21cm-3，深度为与n+发射极层7相同或更深的接合深度
·p集电极层16：表面杂质浓度为1.0×1016～1.0×1020cm-3，深度为0.3～1.0μm
n缓冲层15具有：第1缓冲部分nb1，其设置在p集电极层16侧；以及第2缓冲部分nb2，其设置在n漂移层14侧。即，n缓冲层15具有第1缓冲部分nb1和第2缓冲部分nb2这2个n层。第1缓冲部分nb1的峰值杂质浓度(Cnb1，p)为1.0×1016～5.0×1016cm-3。第1缓冲部分nb1的深度(Xj，nb1)为1.2～5.0μm。第2缓冲部分nb2的峰值杂质浓度(Cnb2，p)为5.0×1013～5.0×1014cm-3。第2缓冲部分nb2的深度(Xj，nb2)为10.0～50.0μm。在图6A中示出了Xj，nb1和Xj，nb2。
因此，第1缓冲部分nb1的峰值杂质浓度(Cnb1，p)比第2缓冲部分nb2的峰值杂质浓度(Cnb2，p)高。优选将第1缓冲部分nb1的峰值杂质浓度(Cnb1，p)除以第2缓冲部分nb2的峰值杂质浓度(Cnb2，p)而得到的值为20～1000。
在图6A示出沿IGBT的剖视图即图2A中的B-B’线、二极管的剖视图即图2B、图2C中的C-C’线以及图2C中的D-D’线的深度方向杂质分布。图中的Cn-，d为n漂移层14的杂质浓度。图6B是图6A中的区域A的放大图。图6A、6B的横轴的0μm点是图3中的p集电极层16、n+阴极层17及p阴极层18各自的表面(点B)。
图6A、6B中的“new structure”示出的是本发明的杂质分布，“ref.”示出的是以往结构中的相同部位的杂质分布。n缓冲层15具备峰值杂质浓度(Cnb1，p、Cnb2，p)及深度(Xj，nb1、Xj，nb2)不同的2个n层即第1缓冲部分nb1和第2缓冲部分nb2。第1缓冲部分nb1具有呈与以往的n缓冲层15相同的浓度梯度(δnb1)的与以往的n缓冲层15类似的杂质分布。
第2缓冲部分nb2具有如下特征。峰值杂质浓度(Cnb2，p)的位置与第2缓冲部分nb2的中央部相比，位于第1缓冲部分nb1和第2缓冲部分nb2的接合部(Xj，nb1)侧。第2缓冲部分nb2的杂质分布为低浓度。另外，就第2缓冲部分nb2的杂质分布而言，朝向n漂移层14和第2缓冲部分nb2的接合部(Xj，nb2)在深度方向具有平缓的浓度梯度(δnb2)，并且以到达n漂移层14的程度较深地形成。
由于使峰值杂质浓度(Cnb2，p)的位置与第2缓冲部分nb2的中央部相比位于接合部(Xj，nb1)侧，因此为了形成第2缓冲部分nb2而以离子注入或照射技术等将离子种向Si导入时的峰值位置被设定为比接合部(Xj，nb1)深。这样设定是因为，稳定地形成第2缓冲部分nb2而不受第1缓冲部分nb1的影响、以及实现后述的第2缓冲部分nb2与n漂移层14的接合附近的所期望的杂质浓度梯度。
在图6A中，为了定量地表示第2缓冲部分nb2的浓度梯度在深度方向上平缓这一点与IGBT的电气特性的关系，示出第2缓冲部分nb2中的接合部(Xj，nb2)附近的杂质浓度梯度(δnb2＝Δlog10Cnb2/Δtnb2)的定义。Δlog10Cnb2是图6A所示的第2缓冲部分nb2的杂质浓度(Cnb2)的变化量，log是底数为10的常用对数。Δtnb2是图6A所示的第2缓冲部分nb2的深度(tnb2)的变化量。
将第1缓冲部分nb1和第2缓冲部分nb2各自的接合深度定义如下。如图6B所示，接合部(Xj，nb1)是第1缓冲部分nb1的倾斜部切线和第2缓冲部分nb2的第1缓冲部分nb1侧倾斜部切线交叉的点，即杂质浓度分布的斜率从负向正变化的点。
关于接合部(Xj，nb2)，定义为图6A所示的表现出以常用对数来表示的杂质浓度和深度之间关系的曲线图上的n漂移层14的浓度延长线和第2缓冲部分nb2的倾斜部切线交叉的点。本发明的n缓冲层15及构成该n缓冲层15的第1缓冲部分nb1和第2缓冲部分nb2满足如下关系。关于第1缓冲部分nb1的峰值杂质浓度(Cnb1，p)和第2缓冲部分nb2的峰值杂质浓度(Cnb2，p)，
Cnb1，p>Cnb2，p成立。
关于接合部(Xj，nb1)和接合部(Xj，nb2)，
Xj，nb1<Xj，nb2成立。
关于第1缓冲部分nb1的杂质浓度梯度(δnb1)和第2缓冲部分nb2的杂质浓度梯度(δnb2)，
δnb1>δnb2成立。在图6A中示出第1缓冲部分nb1的接合部Xj，nb1侧的杂质浓度梯度(δnb1)比第2缓冲部分nb2的接合部Xj，nb2侧的杂质浓度梯度(δnb2)大。
根据上述关系，本发明的第1缓冲部分nb1和第2缓冲部分nb2各自的作用与图3所示的作为目标的n缓冲层的作用之间的关系如下。
·第1缓冲部分nb1：承担在静态状态下使从主接合延伸来的耗尽层停止的作用，示出稳定的耐压特性、以及由断开时即耐压保持时的低泄漏电流导致的低断开损耗化的效果。由低泄漏电流导致的低断开损耗化越是例如大于或等于398K的高温越变得显著。
·第2缓冲部分nb2：具有将pnp tr.的基极宽度扩大的作用，其结果使αpnp降低，示出由断开时即耐压保持时的低泄漏电流导致的低断开损耗化的效果。本效果越是例如大于或等于398K的高温越变得显著。而且，承担如下作用，即，在静态及动态状态下使从主接合延伸来的耗尽层的延伸速度比在n漂移层14内移动时慢，并且使从ON状态残留下来的残留载流子等离子体层得以存在，对电场强度分布进行控制。由此，能够对截止动作即将完毕时的阶跃切断现象及由阶跃切断现象引起的振荡现象进行抑制，对于通断动作来说使控制性提高，使动态状态的击穿耐量提高。
图7A是使用本发明的n缓冲层15时的图2A所示的沟槽栅构造IGBT的静态状态下的电压保持时的器件内部的电场强度分布的模拟结果。由于所模拟的器件为6500V等级，因此静态状态下的电压在298K时为8400V。图7A的横轴0μm为图2A的点A部位(MOS tr.部的最外表面)，图7A的横轴650μm点表示图2A中的p集电极层16的表面即点B部位。
图7B是图7A的区域B的放大图。根据图7B可知，器件在电压保持时，由“ref.”表示的以往构造、以及使用由“new buffer”表示的本发明的n缓冲层15时的构造都使耗尽层停止于第1缓冲部分nb1。而且，可知在“new buffer”的情况下，在第2缓冲部分nb2内电场强度分布的梯度与n漂移层14中相比产生变化。即，由于第2缓冲部分nb2，耗尽层的延伸速度降低。
上述第1缓冲部分nb1和第2缓冲部分nb2在图4、5所示的晶片工艺中的高精度地形成器件的厚度的工序即图4L的工序或图5H的工序后形成。tdevice为例如40～700μm。就第1缓冲部分nb1和第2缓冲部分nb2而言，形成的顺序及导入第2缓冲部分nb2时的加速能量的峰值位置的设定是重要的。在通过离子注入和退火技术形成了第1缓冲部分nb1后，通过离子注入和退火技术形成第2缓冲部分nb2。
形成第1缓冲部分nb1时的退火温度比形成第2缓冲部分nb2时的退火温度高。因此，如果在第2缓冲部分nb2后形成第1缓冲部分nb1，则存在对第2缓冲部分nb2的活化后的杂质分布、以及为了形成第2缓冲部分nb2而导入的晶体缺陷的种类的不良影响，对器件ON状态的载流子寿命造成不良影响，因此在第1缓冲部分nb1后形成第2缓冲部分nb2。此处，器件ON状态的载流子为空穴。
关于第2缓冲部分nb2，通过在形成第1缓冲部分nb1后向Si中导入离子，在通过离子注入和退火技术形成了p集电极层16后或在形成了金属29后实施退火工序，从而能够形成上述作为目标的第2缓冲部分nb2。
另外，为了形成第2缓冲部分nb2而向Si中导入的离子种的峰值位置被设定为与第2缓冲部分nb2的中央部相比而位于接合部(Xj，nb1)侧，从而能够形成满足作为目标的第1缓冲部分nb1和第2缓冲部分nb2层之间的关系的第2缓冲部分nb2。
关于用于形成第1缓冲部分nb1及第2缓冲部分nb2的离子种，将磷用于第1缓冲部分nb1，在第2缓冲部分nb2中将硒、硫、磷、质子(氢)或氦以高加速能量向Si中导入。另外，在使用质子(氢)或氦的情况下，使用通过由例如350～450℃的退火实现的施主化来形成n层的扩散层形成工艺技术。除了离子注入之外，质子、氦能够通过利用了回旋加速器的照射技术向Si中导入。如果向Si导入质子，则氢原子及氧原子与导入时产生的空穴缺陷进行结合而成为复合缺陷。由于该复合缺陷包含氢，因此成为电子供给源即施主，通过退火，复合缺陷密度增加，施主浓度增加。其结果，与n漂移层14相比形成高杂质浓度的施主化的层，作为第2缓冲部分nb2来说有助于器件的动作。但是，由于在所形成的复合缺陷中还存在使载流子的寿命降低的成为寿命抑制要素(lifetime killer)的缺陷，因此针对第2缓冲部分nb2在形成第1缓冲部分nb1后以高加速能量对杂质离子进行导入，用于第2缓冲部分nb2的施主化的退火条件是重要的。
图8～12、17～19是表示采用6500V等级的图2A所示的IGBT构造而构成的试制器件的特性的图。在图1的A”-A”’线的剖视图即图35A示出试制器件的IGBT构造。在图13～15中示出上述6500V沟槽栅构造IGBT的无负载短路状态的动作及动作时的器件内部状态的模拟结果。图8～11、16、17中的“ref.”是使用了以往的n缓冲层的样品的结果，“new buffer”是使用了本发明的n缓冲层15的样品的结果。
图8是表示与静态状态下的6500V沟槽栅构造IGBT的423K时的JCES vs.VCES特性相关的n缓冲构造依赖性的图。图9是表示静态状态下的VCES＝6500V保持时的JCES和工作温度的关系的n缓冲构造依赖性的图。进行比较的样品是ON电压大致相同的样品。根据图8、9，通过使用本发明的n缓冲层15，从而使在IGBT内置的pnp tr.的αpnp降低，断开时即耐压保持时的泄漏电流降低。其结果，能够通过低断开损耗化来降低断开时的芯片本身的发热量。
图10是针对6500V沟槽栅构造IGBT示出例如5.8μH左右的高LS条件下的感应负载状态下的截止动作波形的n缓冲构造依赖性的图。图中的VCE(surge)、Vsnap-off分别是截止动作时的浪涌现象时的最大VCE值即浪涌电压及产生阶跃切断现象时的最大VCE值。根据图10可知，通过使用本发明的n缓冲层15，由此，截止动作即将完毕时的djc/dt在“ref.”的情况下为3.49×107A/cm2sec，但在“new buffer”的情况下变小为1.40×107A/cm2sec，对阶跃切断现象进行了抑制。
图11是表示图10中的VCE(surge)和截止动作时的电源电压(VCC)的n缓冲构造依赖性的图。根据图11可知，通过使用本发明的n缓冲层15，从而与以往的n缓冲层相比能够抑制IGBT的截止动作时的浪涌电压。
根据图10、11可知，本发明的n缓冲层15由于上述作用，对IGBT的截止动作即将完毕时的浪涌电压及阶跃切断现象进行了抑制，并且使浪涌电压的电压依赖性不敏感化，实现了对于通断动作来说控制性良好的功率半导体。
图12是使用本发明的n缓冲层15时的6500V沟槽栅构造IGBT的无负载短路状态下的截止波形。根据图12可知，在使用本发明的n缓冲层15时的IGBT的短路状态的截止动作中，具有本发明的n缓冲层的条件依赖性，在Cnb2，p/Cn-，d的值变大的n缓冲层的情况下短路状态的断路能力降低。
图13是为了阐明图12的现象的机理而进行的6500V沟槽栅构造IGBT的无负载短路状态下的截止波形的模拟结果。图14是表示图13中所示的器件内部解析点处的器件内部状态的图。根据图14可知，在成为Cnb2，p/Cn-，d＝130.0那样的n缓冲层15的浓度变高的条件下，示出如下特异的电场强度分布，即，并非是在p基极层9和n漂移层14的接合部即主接合部，而是在n漂移层14和第2缓冲部分nb2的接合部Xj，nb2，短路状态的器件内部的电场强度变高。在该情况下，可知发生了器件内部状态的不平衡化。
如果产生该电场强度分布的不平衡化，则在IGBT的情况下，在n漂移层14和n缓冲层15的接合部附近存在发生局部发热的部位，其结果，导致热破坏，短路状态的断路能力降低。即，变为这样的器件内部状态是图12所示的“短路状态下的断路能力降低”的原因。另外，可知这样的器件内部的电场强度分布的不平衡化与图15所示的短路状态的电场强度和p集电极层16的剂量有关系，如果Cnb2，p/Cn-，d值变大，p集电极层16的剂量产生低剂量化，则会发生上述不平衡化。即，在n缓冲层15的浓度高且Cnb2，p/Cn-，d值变大的条件下，关于作为目标的n缓冲层15的作用之一的n漂移层14和n缓冲层15的接合部附近的载流子等离子体层的残留，反而意味着产生了载流子等离子体层枯竭的现象。
图16是表示在IGBT的各种器件特性之间存在的权衡关系的示意图。图16中的RBSOA(Reverse Bias Safe Operating Area：反向偏置安全工作区)性能轴所示的JC(break)是感应负载状态下的截止动作时的最大断路电流密度。SCSOA(Short CircuitSafe Operating Area：短路安全工作区)性能轴所示的ESC及VG(break)分别是无负载短路状态下的截止时的最大断路时的短路能量及最大断路栅极电压。
就最近的IGBT而言，能够将p集电极层16的剂量作为参数而对ON电压(VCE(sat))、JCES特性、截止损耗(EOFF)、RBSOA及SCSOA进行控制。其结果，如果图15所示的无负载短路状态下的器件内部状态的不平衡化具有p集电极层16剂量依赖性，则意味着图16所示的IGBT的各种器件特性的可容许范围变窄。各种器件特性的可容许范围变窄意味着作为IGBT的性能降低。因此，在将本发明的n缓冲层15用于IGBT时，需要在没有产生图12、14～16那样的情况的区域对n缓冲层15的参数进行设定。
图17是表示使用本发明的n缓冲层15时的6500V沟槽栅构造IGBT的各种器件特性和Cnb2，p/Cn-，d的关系的图。在图中示出BVCES及VCE(surge)特性的目标。从在213K时保证例如6500V的额定耐压这一观点出发，将BVCES的目标设为在298K时大于或等于7500V。从以小于或等于额定耐压为目标的性能指数的观点出发，将VCE(surge)的目标设为小于或等于6500V。
在图17中的Cnb2，p/Cn-，d＝0.1的点处，对以往的n缓冲层的结果进行绘图。根据图17所示的IGBT的各种器件特性和Cnb2，p/Cn-，d的关系可知，满足IGBT的各种器件特性的Cnb2，p/Cn-，d的范围为2.0～100.0。如果Cnb2，p/Cn-，d值变大，则动态状态下的n漂移层14和第2缓冲部分nb2的接合部的电场强度变高，截止时的浪涌电压变高，无负载短路状态下的截止断路能力降低。另外，如果Cnb2，p/Cn-，d值变小，则耗尽层变得容易在n缓冲层15中延伸，容易到达第1缓冲部分nb1，其结果，示出与以往的n缓冲层所表现出的特性接近的行为。特别地，通过将本发明的n缓冲层15设计为Cnb2，p/Cn-，d为10.0～90.0，能够取得IGBT的各种器件特性的平衡。除此之外，根据本发明的n缓冲层15，从图17可知，BVCES特性的第2缓冲部分nb2的浓度依赖性消失。即，具有耐压特性相对于n缓冲层15的浓度不敏感化的优点。
图18、19是通过根据上述IGBT的器件特性和Cnb2，p/Cn-，d的关系示出与本发明的n缓冲层15相关的各种参数的最合适的区域，从而阐明使IGBT的各种器件特性取得平衡的n缓冲层15的构造参数的图。
图18是表示图6A所示的接合部Xj，nb2附近的第2缓冲部分nb2的杂质浓度梯度(δnb2＝Δlog10Cnb2/Δtnb2)和Cnb2，p/Cn-，d的关系的图。根据图18，使IGBT的各种器件特性取得平衡的Cnb2，p/Cn-，d的范围为2.0～100.0。其结果，第2缓冲部分nb2的n漂移层侧的部分的杂质浓度梯度δnb2的容许范围成为0.05～0.50decade cm-3/μm。此外，decade cm-3/μm表示将log10(常用对数)作为纵轴时的斜率。图6A、6B的纵轴是杂质浓度的常用对数(log10)。
图19是表示第2缓冲部分nb2的活化后的有效剂量在本发明的n缓冲层15的活化后的有效总剂量所占有的比率(α)与Cnb2，p/Cn-，d的关系的图。通过如下关系式计算出纵轴的α值。
[数学式1]
…数学式1
此处，
Dosenb1，effect：第1缓冲部分nb1的活化后的有效剂量
Dosenb2，effect：第2缓冲部分nb2的活化后的有效剂量。
另外，各扩散层的有效剂量不是各扩散层的离子注入时的剂量，而是在各扩散层活化后通过根据扩展电阻测量(Spreading Resistance Analysis)得到的杂质浓度[cm-3]。根据图17，使IGBT的各种器件特性取得平衡的Cnb2，p/Cn-，d的范围是2.0～100.0，其结果，就α这一参数而言，0.5～5.0％成为容许范围。即，将第2缓冲部分nb2的活化后的有效剂量在n缓冲层的活化后的有效剂量所占有的比率α设为0.5～5.0％。因此，第1缓冲部分nb1的活化后的有效剂量比第2缓冲部分nb2的活化后的有效剂量大。
由此，具有图6A所示的杂质分布的n缓冲层15能够实现本发明的技术目标，即，IGBT的稳定的耐压特性、由断开时即耐压保持时的低泄漏电流导致的低断开损耗化、截止动作的控制性的提高、以及无负载状态下的截止断路能力的大幅提高。
而且，在本发明的n缓冲层15的形成工艺中，在形成第2缓冲部分nb2时形成n型扩散层的杂质具有如下特征，即，不仅在深度方向还在横向扩散。其结果，对于IGBT或二极管的耐压不良现象，通过形成第2缓冲部分nb2，从而使n缓冲层并未得以形成的区域消失，其中，该耐压不良现象的形成原因是，由于作为上述以往的n缓冲层的问题之一的形成n缓冲层时的特征和晶片工艺中的不良影响使n缓冲层15的一部分并未得以形成。因此，能够抑制IGBT或二极管芯片的不良率的增加，可以预期产量提高。
本发明的实施方式1及以下实施方式涉及的半导体装置、半导体装置的制造方法可以在不丧失本发明的特征的范围内进行变形。此外，对于以下实施方式涉及的半导体装置和半导体装置的制造方法，由于与实施方式1的相同点多，因此主要以与实施方式1的不同点为中心进行说明。
实施方式2.
就实施方式2涉及的半导体装置而言，如图2C所示，在具备n+阴极层17和p阴极层18作为阴极侧构造的二极管中具备n缓冲层15，该n缓冲层15用于提高断开状态的耐压断路能力，实现由高温下的泄漏电流降低导致的低断开损耗和高温动作，将对导通或恢复动作时的阶跃切断现象及之后的振荡现象进行抑制的安全动作区域的允许温度扩大，实现恢复时的击穿耐量的提高。
图2C是将图1模拟为二极管的俯视图而进行观察时的A-A’线处的剖视图。图2C所示的n漂移层14是使用杂质浓度Cn-，d为1.0×1012～1.0×1015cm-3的由FZ法制造的FZ晶片形成的。最终的n漂移层14的厚度即图2中的tdevice为40～700μm。图2C中的构成二极管的各扩散层是以成为以下的参数的方式，在图5所示的晶片工艺中使用离子注入及退火技术形成的。
·p阳极层10：表面杂质浓度大于或等于1.0×1016cm-3，峰值杂质浓度为2.0×1016～1.0E18cm-3，深度为2.0～10.0μm，p阳极层10形成在基板的上表面侧。
·n+阴极层17：表面杂质浓度为1.0×1018至1.0×1021cm-3，深度为0.3～1.0μm
·p阴极层18：表面杂质浓度为1.0×1016～1.0×1020cm-3，深度为0.3～1.0μm
n缓冲层15具有：第1缓冲部分nb1，其设置在p阴极层18侧；以及第2缓冲部分nb2，其设置在n漂移层14侧。第1缓冲部分nb1的峰值杂质浓度Cnb1，p为1.0×1016～5.0×1016cm-3。第1缓冲部分nb1的深度Xj，nb1为1.2～5.0μm。第2缓冲部分nb2的峰值杂质浓度Cnb2，p为5.0×1013～5.0×1014cm-3。第2缓冲部分nb2的深度Xj，nb2为4.0～50μm。因此，第1缓冲部分nb1的峰值杂质浓度比第2缓冲部分nb2的峰值杂质浓度高。
相对于图2B的二极管构造，图2C的二极管构造通过具有p阴极层18，从而如日本专利第5256357号或日本特开2014-241433号(US8686469)所示，能够在恢复动作时的后半对来自p阴极层18的空穴注入进行促进，对由阴极侧的电场强度缓和导致的恢复动作中的阶跃切断现象及之后的振荡现象进行抑制，或使恢复动作时的击穿耐量提高。
从具有恢复动作中的阶跃切断现象及之后的振荡现象的抑制效果并且保证良好的二极管动作的观点出发，p阴极层18和n+阴极层17配置为满足日本专利第5256357号或日本特开2014-241433号(US8686469)所示的关系。另外，如果用等效电路表示图2C的二极管，则成为pin二极管和pnp tr.并联连接的电路。此时，n漂移层14为可变电阻区域。
图20～24、26是以1700V或4500V等级的图2C所示的二极管构造试制出的器件的试制结果。该器件具有图1的A”‐A”’线的剖视图即图35C所示的剖面构造。图25是针对具有上述4500V等级的耐压的图2C的二极管，示出对快速恢复动作及动作时的器件内部状态进行模拟而得到的结果的图。图中的“ref.”表示使用了以往的n缓冲层15的样品的模拟结果，“new buffer”表示使用了本发明的n缓冲层15的样品的模拟结果。
图20是表示试制出的具有4500V等级耐压的图2C的二极管在448K时的JR vs.VR特性的n缓冲构造依赖性的图。图21示出以4500V保持了反向电压VR时的泄漏电流密度JR和工作温度的关系。进行比较的样品是ON电压大致相同的样品。根据图20、21，通过使用本发明的n缓冲层15，从而使在图2C所示的二极管内置的pnp tr.的αpnp降低，断开时即耐压保持时的泄漏电流降低，其结果，能够通过低断开损耗化来减少断开时的芯片发热量。另外，通过使用本发明的n缓冲层15，即使是4500V等级，在448K时也不会热失控，可以保持大于或等于5000V的电压。
图22是针对具有1700V等级耐压的图2C的二极管在213至233K的低温时的快速恢复动作，示出n缓冲构造的依赖性的图。图中的Vsnap-off是恢复动作时的过冲电压(overshootvoltage)。由于图2C的二极管具有对恢复动作时的阶跃切断现象进行抑制的效果，因此没有观察到在后述的图2B的恢复动作中观察到的阶跃切断现象。但是，如果将以往的n缓冲层用于图2C的结构，则在恢复动作后半产生巨大的尾电流，并且如果在低温下动作，则如图所示在巨大的尾电流的区域导致破坏。如果将本发明的n缓冲层15用于图2C的结构，则变为如下结果，即，如图22所示，不会产生上述那样的现象，即使在213K的低温状态下也会保证二极管的恢复动作。
图23是表示具有1700V等级耐压的图2C所示的二极管的Vsnap-off和VCC之间关系的n缓冲构造依赖性的图。器件的工作温度设为298K。图中的被○包围的×标记表示器件被破坏的点。另外，由于Vsnap-off是以小于或等于额定耐压为目标的性能指数，因此在图23中明确表示出Vsnap-off值的目标值小于或等于1700V。针对本发明的n缓冲层15，示出将实施方式1所示的参数Cnb2，p/Cn-，d作为变量的样品的结果。根据图23，在采用了本发明的n缓冲层15的图2C的二极管的情况下，在Cnb2，p/Cn-，d＝130的样品中，Vsnap-off值变得比作为目标值的1700V高，最终导致器件破坏。本行为是在如Cnb2，p/Cn-，d值变大那样的n缓冲层15的浓度变高的条件下，在恢复动作后半来自p阴极层18的空穴注入受到抑制，n漂移层14和第2缓冲部分nb2的接合部附近的载流子等离子体层枯竭，该接合部的电场强度变高而导致的结果。虽然会在后面进行叙述，但关于使用本发明的n缓冲层15的二极管，如实施方式1所示，为了使特性良好，必须对Cnb2，p/Cn-，d值的容许范围进行限定。
图24是表示具有1700V等级耐压的图2C所示的二极管的Vsnap-off和工作温度之间关系的n缓冲构造依赖性的图。图中的被○包围的×标记表示器件被破坏的点。根据图24，在使用本发明的n缓冲层15的图2C的二极管的情况下，在Cnb2，p/Cn-，d＝130的样品中，在298K的温度时Vsnap-off变高而导致破坏。另外，在使用以往的n缓冲层的情况下，同样地，从图22可知会在233K时被破坏。但是，在使用将Cnb2，p/Cn-，d值设为恰当的值的本发明的n缓冲层15的情况下，如图22所示在恢复动作时不产生巨大的尾电流，即使在213K的低温时也示出正常的恢复动作。即，根据使用本发明的n缓冲层15的图2C的二极管，能够将恢复动作得到保证的工作允许温度向低温侧扩大。
如上所述，为了在图2C的二极管构造中保证低温侧的快速恢复动作，需要对恢复后半的巨大的尾电流进行抑制。图25是使用以往的n缓冲层时的4500V等级的图2C的二极管和使用本发明的n缓冲层15时的4500V等级的图2C的二极管的动作时的器件内部状态，即电流密度分布、电场强度分布、以及载流子浓度分布的模拟结果。
图25B-25F所示的恢复动作时的二极管内部状态为图25A的解析点①～⑥处的内部状态。图25B-25F是如图2C所示分割为pin二极管19和pnp晶体管20，示出各器件的内部状态的图。图25B-25F所示的“点A”和“点B”意味着图2C中的点A及点B的部位。另外，图25C-25F的EF点1示出图25A的解析点①的电场强度。
根据图25A的模拟结果可知，如图22那样在使用以往的n缓冲层15的图2C的构造中，在恢复后半产生巨大的尾电流。就具有以往的n缓冲层的图2C的二极管构造而言，在如下步骤中，在快速恢复动作条件下进行特征性恢复动作，在恢复动作后半产生巨大的尾电流而导致器件破坏。
步骤1：成为如下动作模式，即，存在由pin二极管区域和pnp晶体管区域各自来限速的动作时间，在经过pin二极管区域的动作收敛的JRR点即图25A的点①附近后，由pnp晶体管区域的动作来限速。
步骤2：由于阴极侧促进空穴注入，因此载流子浓度上升，使阴极侧的电场得到缓和，并且p阳极层10和n漂移层14的主接合部的电场强度上升而促进碰撞电离化。
步骤3：将通过在主接合部得到了促进的碰撞电离化产生的电子向n漂移层14注入，pnp晶体管的基极电流增加，在恢复波形上产生巨大的尾电流。
步骤4：产生巨大的尾电流，与此同时，pnp晶体管开始进行动作，pnp晶体管的动作变得无法控制，导致器件破坏。
与此相对，在使用本发明的n缓冲层15的图2C的二极管构造中，不产生上述步骤3的模式，没有发生p阳极层10和n漂移层14的主接合部的电场强度的上升，结束恢复动作。其结果，如图25B的“new structure”的电流密度分布所示，在图2C的二极管内置的pnp晶体管的动作被抑制为最小，不产生巨大的尾电流，结束恢复动作。因此，如图22、24所示，就使用本发明的n缓冲层15的图2C的二极管而言，在低温下的快速恢复动作时没有产生巨大的尾电流，能够将恢复动作得到保证的允许温度范围向低温侧扩大。
图26是表示1700V等级的图2C所示的二极管构造的恢复SOA(Safe OperatingArea)的n缓冲构造依赖性的图。针对本发明的n缓冲层15，示出将Cnb2，p/Cn-，d值作为参数的样品的结果。图中的纵轴的JA(break)为恢复动作时的最大断路电流密度，max.dj/dt为断路时的最大断路电流密度的时间微分的最大值。图中的示出VCC依赖性的线的内侧为SOA。
根据图26可知，就本发明的n缓冲层15而言，通过设为恰当的Cnb2，p/Cn-，d值，从而JA(break)值变大，因此与使用以往的n缓冲层的情况相比能够提高恢复SOA。另外，可知在Cnb2，p/Cn-，d值大的本发明的n缓冲层15的情况下，根据VCC＝1400V的绘图数据，高电压侧的断路能力极端降低。
图27是表示1700V等级的图2C的二极管构造的各种器件特性与Cnb2，p/Cn-，d的关系的图。在图中的Cnb2，p/Cn-，d为0.1的点处示出以往的n缓冲层的结果。根据图27，与图17相同地，根据二极管的各种特性和Cnb2，p/Cn-，d的关系可知，满足二极管的各种器件特性的Cnb2，p/Cn-，d的范围为2.0～100.0。如果Cnb2，p/Cn-，d值变大，则恢复动作后半的来自p阴极层18的空穴注入受到抑制，n漂移层14和第2缓冲部分nb2的接合部附近的载流子等离子体层枯竭，n漂移层14和第2缓冲部分nb2的接合部的电场强度变高，恢复动作时的Vsnap-off值增加，高电压下的恢复动作时的断路能力降低。另外，如果Cnb2，p/Cn-，d变小，则耗尽层变得容易在n缓冲层15中延伸而到达第1缓冲部分nb1，其结果，示出与以往的n缓冲层所表现出的特性接近的行为。
由此，具有图6A所示的杂质分布的本发明的n缓冲层15，即使在图2C所示的二极管构造中，也能够实现本发明所要解决的技术目标，即，稳定的耐压特性、由断开时即耐压保持时的低泄漏电流导致的低断开损耗化、使快速恢复动作得到保证的动作允许温度范围向低温侧的扩大、以及恢复动作时的断路能力的大幅提高。在本发明的实施方式1、2中，优选第2缓冲部分nb2的n漂移层侧的部分的杂质浓度梯度δnb2的容许范围为0.05～0.50decadecm-3/μm。但是，通过将第2缓冲部分nb2的n漂移层侧的杂质浓度梯度设为比第1缓冲部分nb1的n漂移层侧的杂质浓度梯度平缓，能够得到本发明的效果。
实施方式3.
作为本发明的实施方式3涉及的半导体装置，针对如图2B所示那样的阴极侧构造仅为n+阴极层17的二极管，对抑制了恢复动作时的阶跃切断现象及由阶跃切断现象引起的之后的振荡现象，使恢复时的击穿耐量提高的n缓冲层15进行说明。
在图2B中示出图1中的A-A’线处的包含本发明技术的二极管。图2B所示的n漂移层14是使用杂质浓度Cn-，d为1.0×1012～1.0×1015cm-3的由FZ法制造的FZ晶片形成的。就最终的n漂移层14的厚度而言，图2A中的tdevice为40～700μm左右。图2B的构成二极管的各扩散层是以成为以下的参数的方式，在与图5所示的对图2C的二极管进行制造的晶片工艺相同的工艺中使用离子注入及退火技术形成的。
·p阳极层10：表面杂质浓度大于或等于1.0×1016cm-3，峰值杂质浓度为2.0×1016～1.0E18cm-3，深度为2.0～10.0μm
·n+阴极层17：表面杂质浓度为1.0×1 018至1.0×1021cm-3，深度为0.3～1.0μm
n缓冲层15具备n+阴极层17侧的第1缓冲部分nb1和n漂移层14侧的第2缓冲部分nb2。第1缓冲部分nb1的峰值杂质浓度Cnb1，p为1.0×1016～5.0×1016cm-3，深度Xj，nb1为2.0～5.0μm。第2缓冲部分nb2的峰值杂质浓度Cnb2，p为5.0×1013～5.0×1014cm-3，深度Xj，nb2为4.0～5.0μm。
图28是表示4500V等级的图2B的二极管的298K时的快速恢复动作的n缓冲构造依赖性的图。图中的“ref.”是使用了以往的n缓冲层15的样品的结果，“new buffer”是使用了本发明的n缓冲层15的样品的结果。图中的被○包围的×标记表示器件被破坏的点。就图2B的二极管而言，恢复动作时的阶跃切断现象抑制效果比图2C的二极管小。其理由为在恢复动作后半，在阴极侧，残留载流子等离子体层容易枯竭。因此，如图28的以往的n缓冲层的波形所示，存在产生阶跃切断现象而导致器件破坏的风险。
但是，使用本发明的n缓冲层15且具有图2B的构造的二极管具有如下效果，即，如果恢复动作时的从图2所示的主接合延伸的耗尽层从n漂移层14和第2缓冲部分nb2的接合部到达第2缓冲部分nb2，则由于第2缓冲层nb2的平缓的浓度梯度，耗尽层的延伸速度降低，与使用以往的n缓冲层的情况相比，即使产生阶跃切断现象，该电压也变小。并且，通过在以往的n缓冲层时产生阶跃切断现象的点处，在阴极侧存在残留载流子等离子体层，从而能够使阶跃切断点延迟。
在图29中示出图28所示的使用以往的n缓冲层时的图2B的二极管的阶跃切断点处的器件内部状态的模拟结果。在图中，除了以往的n缓冲层15之外，还示出与本发明的n缓冲层15相关的内部状态。根据图29，在以往的n缓冲层的情况下，所得到的结果为，在阴极侧，残留载流子等离子体层枯竭。另一方面，在使用本发明的n缓冲层15的图2B的二极管的情况下，所得到的结果为，如图3B所示在阴极侧存在载流子等离子体层，如图28所示在以往的n缓冲层的样品中产生阶跃切断现象的点处没有产生阶跃切断现象。
图30是表示4500V等级的图2B的二极管的298K时的Vsnap-off和VCC之间关系的n缓冲构造依赖性的图。图中的被○包围的×标记表示器件被破坏的点。根据图可知，即使是图2B的构造，通过使用本发明的n缓冲层15，也会使器件破坏的点向高VCC侧移动，提高快速恢复动作时的击穿耐量。但是，如之前的实施方式1、2所示，即使是图2B的二极管构造，在使用本发明的n缓冲层15的情况下，也需要对恰当的n缓冲层15的参数进行设定。即，如果Cnb2，p/Cn-，d值变得过大，则反而会使n漂移层14和第2缓冲部分nb2的接合部的电场强度上升，变得容易破坏。因此，在向图2B的二极管应用本发明的n缓冲层15的情况下，也需要设为实施方式1、2中说明的Cnb2，p/Cn-，d值的容许范围。
实施方式4.
本发明的实施方式4涉及的半导体装置具有与实施方式1-3的n缓冲层不同的n缓冲层。图31是表示实施方式4涉及的半导体装置的n缓冲层的杂质分布的图。在图31中公开的是，n缓冲层15由第1缓冲部分nb1、第2缓冲部分nb2及第3缓冲部分nb3构成。换句话说，形成多个第2缓冲部分nb2。在这样的结构中，可以预期如实施方式1～3那样的对器件特性的效果。
在该情况下，为了形成多个缓冲部分而通过离子注入或照射技术等将离子种向Si导入时的峰值位置被设定为比各缓冲部分的接合部(Xj，nb2～n)深。例如，第2缓冲部分的杂质峰值位置比第1缓冲部分和第2缓冲部分的接合部深，第3缓冲部分的杂质峰值位置比第2缓冲部分和第3缓冲部分的接合部深。
但是，作为基板下表面侧的纵向构造，大多具有掺杂了杂质的杂质层、设置在杂质层之上的n缓冲层、以及n缓冲层之上的n漂移层。杂质层在IGBT的情况下是集电极层，在二极管的情况下是阴极层。而且，在如本发明的实施方式4所示，n缓冲层15具有峰值杂质浓度和从n缓冲层15的背面算起的距离不同的大于或等于3层的缓冲部分的情况下，在多个缓冲部分中的最靠近杂质层侧的缓冲部分即第1缓冲部分的活化退火完成后，形成剩余的缓冲部分。换言之，多个缓冲部分是从集电极层或阴极层侧的缓冲部分开始依次形成的。
n缓冲层15及构成该n缓冲层15的第1缓冲部分nb1和第2～n缓冲部分nb2～n满足如下关系。第2～n缓冲部分nb2～n的含义为，可以通过将比3大的整数作为n而代入，从而如第2缓冲部分nb2、第3缓冲部分nb3、第4缓冲部分nb4…所示，表示多个部分。
具有多个缓冲部分的n缓冲层以满足如下关系的方式形成。
Cnb1，p>Cnb2～n，p
Xj，nb1<Xj，nb2～n
δnb1>δnb2～n
Cnb1，p>Cnb2～n，p意味着多个缓冲部分中的第1缓冲部分的峰值杂质浓度最高。
δnb1>δnb2～n意味着第1缓冲部分nb1具有多个缓冲部分中的最高的杂质浓度梯度。另外，根据上述关系，本实施方式的构成n缓冲层15的第1缓冲部分nb1和第2～n缓冲部分nb2～n各自的作用与图3所示的作为目标的n缓冲层的作用之间的关系如下。
·第1缓冲部分：对以下方面起作用，即，使静态状态下的从主接合延伸来的耗尽层停止，实现稳定的耐压特性、由断开时即耐压保持时的低泄漏电流导致的低断开损耗化
·第2～n缓冲部分：具有将pnp晶体管的基极宽度扩大的作用，其结果，使αpnp降低，具有实现由断开时即耐压保持时的低泄漏电流导致的低断开损耗化的作用，以及将静态及动态状态下的从主接合延伸来的耗尽层的延伸速度设为比在n漂移层14内移动时慢，并且使从ON状态残留下来的残留载流子等离子体层得以存在，对电场强度分布进行控制的作用
另外，关于实施方式1中说明的n缓冲层15的参数的容许范围，在图31所示的杂质分布的情况下变为如下关系。
关于Cnbi，p/Cn-，d值，多个缓冲部分中的除了第1缓冲部分以外的部分和n漂移层满足如下关系式。
[数学式2]
此处，
Cn-，d：n漂移层14的杂质浓度
Cnbi，p：第2～n缓冲部分nb2～n的峰值浓度，更详细而言，从与n缓冲层的下表面接近的位置起第i个缓冲部分的峰值杂质浓度。α值如下。
[数学式3]
此处，
Dosenb1，effect：第1缓冲部分nb1的活化后的有效剂量
Dosenb2～n，effect：第2～n缓冲部分nb2～n的活化后的有效剂量。第1缓冲部分nb1具有多个缓冲部分中最大的活化后的有效剂量。该关系式示出的是，多个缓冲部分中的第1缓冲部分之外的缓冲部分的活化后的有效剂量在n缓冲层的活化后的有效剂量所占有的比率α为0.5～5％。
在IGBT的情况下，最靠近p集电极层侧的缓冲部分为第1缓冲部分。在二极管的情况下，最靠近阴极层侧的缓冲部分为第1缓冲部分。另外，为了得到本发明的效果，将最靠近n漂移层侧的缓冲部分的杂质浓度梯度设为0.05～0.50decade cm-3/μm。如上所述，能够提供具有峰值杂质浓度和从n缓冲层的背面算起的距离不同的大于或等于3层的缓冲部分的n缓冲层15。此外，在对多个缓冲部分的n漂移层侧的杂质浓度梯度进行比较时，通过将最靠近n漂移层侧的缓冲部分的杂质浓度梯度设为最平缓，能够得到本发明的效果。
实施方式5.
本发明的实施方式5涉及的半导体装置涉及如下技术，即，根据图1所示的功率半导体的结构要素和实施方式1～4所示的特征性n缓冲层15的关系，提高IGBT及二极管的截止时的断路能力。
图32A、32B及图32C～32G各自是使用了本发明的n缓冲层15时的IGBT及二极管的添加了图1的结构要素后的图1所示的A”-A”’线处的剖视图。如图所示，无论是IGBT还是二极管，均是与金属29接触的纵向构造在有源单元区域1和从中间区域2至边缘端接区域5的区域不同。即，图32所示的构造为如下构造，即，无论是IGBT还是二极管，均是从ON状态起，对中间区域2至边缘端接区域5的来自集电极侧或阴极侧的载流子的注入进行抑制。
在图32A中示出如下IGBT，即，在有源单元区域1，金属29与集电极层16接触，在中间区域2和边缘端接区域5，金属29与n缓冲层15接触。
另外，在图32B所示的中间区域2至边缘端接区域5的区域与金属29接触的低浓度p集电极层16’是表面浓度比存在于有源单元区域1的p集电极层16低的扩散层。在有源单元区域1，p集电极层16与金属29接触，在中间区域2和边缘端接区域5，与p集电极层16相比杂质浓度低的低浓度p集电极层16’与金属29接触。即，作为中间区域2和边缘端接区域5的下表面侧的纵向构造具备n漂移层14、n缓冲层15、以及低浓度p集电极层16’。其结果，本发明的构造具有如下作用，即，使在截止动作时存在于中间区域2的主接合pn结部的电场强度得到缓和，对局部的电场强度的上升进行抑制，对由局部温度上升导致的热破坏进行抑制，其中，该局部温度上升是由碰撞电离化导致的电流集中引起的。
就本现象的机理及效果的详细内容而言，日本专利第5708803号和日本专利第5701447号对IGBT进行了公开，日本特开2014-241433号(US8686469)对二极管进行了公开。在图32所示的构造中，通过使用本发明的n缓冲层15，从而除了图32所示的构造所固有的上述作用效果之外，还具有对实施例1～4所示的由本发明的n缓冲层15形成的对于器件性能方面的效果。
在图32C中公开了如下二极管，即，在有源单元区域1，金属29与阴极层17接触，在中间区域2和边缘端接区域5，金属29与n缓冲层15接触。即，作为边缘端接区域5和中间区域2的纵向构造，仅具备n漂移层14和n缓冲层15。
在图32D中公开了如下二极管，即，在有源单元区域1，n阴极层17、p阴极层18与金属29接触，在中间区域2和边缘端接区域5，金属29与p阴极层18接触。即，作为边缘端接区域5和中间区域2的纵向构造，具备n漂移层14、n缓冲层15以及p阴极层18。
在图35A中公开的是，作为中间区域2和边缘端接区域5的下表面侧的纵向构造，具备n漂移层14、n缓冲层15、以及p集电极层16。另外，在图35B中公开的是，作为中间区域2和边缘端接区域5的下表面侧的纵向构造，具备n漂移层14、n缓冲层15、以及阴极层17。
在图33中示出针对3300V等级的图2A所示的IGBT，设置了以往的n缓冲层15、以及设置了图6A所示的本发明的n缓冲层15后的构造的RBSOA。IGBT的构造为图32A的构造。使用了本发明的n缓冲层15的样品的结果还同时示出动作温度依赖性。纵轴的JC(break)及max.Power Density各自示出截止时的最大断路电流密度和最大功率密度。图中的“newbuffer”为使用了本发明的n缓冲层15的样品的结果。另外，图中的示出各参数的VCC依赖性的线的内侧为SOA。
图34示出6500V等级的具有以往的n缓冲层15时的图35C的二极管和图32D、E所示的具有本发明的n缓冲层15时的构造的恢复SOA。纵轴的max.djA/dt及max.Power Density各自示出恢复动作时的最大断路电流密度的时间微分dj/dt的最大值和最大功率密度。
图34中的“new buffer”为使用了本发明的n缓冲层15的样品的结果。另外，图中的示出各参数的VCC依赖性的线的内侧为SOA。根据图33、34，具有本发明的n缓冲层且对中间区域2至边缘端接区域5的来自集电极侧、阴极侧的载流子注入进行抑制的IGBT及二极管与具有以往的n缓冲层的IGBT及二极管相比，截止时的SOA大幅扩大。因此，能够实现作为本发明的目的之一的截止断路能力的大幅提高。
并且，示出在ON状态下对中间区域2至边缘端接区域5的来自集电极侧、阴极侧的载流子注入进行抑制的作用。在图31B及图31C、31F及31G所示的构造中，也得到与图33、34所示的效果相同的效果。
此外，也可以适当组合上述各实施方式涉及的半导体装置的特征，提高本发明的效果。
标号的说明
1有源单元区域，2中间区域，5边缘端接区域，15n缓冲层，nb1第1缓冲部分，nb2第2缓冲部分，35纵向构造。

Claims (28)

1.一种半导体装置，其特征在于，具备：
有源单元区域；
边缘端接区域，其将所述有源单元区域包围；以及
中间区域，其处于所述有源单元区域和所述边缘端接区域的中间，
所述有源单元区域，
在上表面侧具有沟槽栅型的MOS构造，
作为下表面侧的纵向构造，具有p集电极层、所述p集电极层之上的n缓冲层、以及所述n缓冲层之上的n漂移层，
所述n缓冲层具有：第1缓冲部分，其设置在所述p集电极层侧；以及第2缓冲部分，其设置在所述n漂移层侧，
所述第1缓冲部分的峰值杂质浓度比所述第2缓冲部分的峰值杂质浓度高，
所述第2缓冲部分的所述n漂移层侧的杂质浓度梯度比所述第1缓冲部分的所述n漂移层侧的杂质浓度梯度平缓。
2.一种半导体装置，其特征在于，具备：
有源单元区域；
边缘端接区域，其将所述有源单元区域包围；以及
中间区域，其处于所述有源单元区域和所述边缘端接区域的中间，
所述有源单元区域，
在上表面侧具有p阳极层，
作为下表面侧的纵向构造具有：阴极层，其具有n阴极层；n缓冲层，其设置在所述阴极层之上；以及所述n缓冲层之上的n漂移层，
所述n缓冲层具有：第1缓冲部分，其设置在所述阴极层侧；以及第2缓冲部分，其设置在所述n漂移层侧，
所述第1缓冲部分的峰值杂质浓度比所述第2缓冲部分的峰值杂质浓度高，
所述第2缓冲部分的所述n漂移层侧的杂质浓度梯度比所述第1缓冲部分的所述n漂移层侧的杂质浓度梯度平缓。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1缓冲部分的杂质浓度梯度比所述第2缓冲部分的杂质浓度梯度大。
4.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1缓冲部分的活化后的有效剂量比所述第2缓冲部分的活化后的有效剂量大。
5.根据权利要求1或2所述的半导体装置，其特征在于，
所述第2缓冲部分的杂质浓度的峰值位置与所述第2缓冲部分的中央部相比位于所述第1缓冲部分和所述第2缓冲部分的接合部侧。
6.根据权利要求1或2所述的半导体装置，其特征在于，
将所述第2缓冲部分的峰值杂质浓度除以所述n漂移层的杂质浓度而得到的值为2～100。
7.根据权利要求1或2所述的半导体装置，其特征在于，
将所述第1缓冲部分的峰值杂质浓度除以所述第2缓冲部分的峰值杂质浓度而得到的值为20～1000。
8.根据权利要求1或2所述的半导体装置，其特征在于，
所述第2缓冲部分的活化后的有效剂量在所述n缓冲层的活化后的有效剂量所占有的比率为0.5～5.0％。
9.一种半导体装置，其特征在于，具备：
有源单元区域；
边缘端接区域，其将所述有源单元区域包围；以及
中间区域，其处于所述有源单元区域和所述边缘端接区域的中间，
所述有源单元区域，
在上表面侧具有沟槽栅型的MOS构造，
作为下表面侧的纵向构造，具有p集电极层、所述p集电极层之上的n缓冲层、以及所述n缓冲层之上的n漂移层，
所述n缓冲层具有峰值杂质浓度和从所述n缓冲层的背面算起的距离不同的大于或等于3层的缓冲部分，
多个所述缓冲部分中的最靠近所述p集电极层侧的所述缓冲部分即第1缓冲部分的峰值杂质浓度最高，
如果将多个所述缓冲部分的所述n漂移层侧的杂质浓度梯度进行比较，则最靠近所述n漂移层侧的所述缓冲部分的杂质浓度梯度最平缓。
10.一种半导体装置，其特征在于，具备：
有源单元区域；
边缘端接区域，其将所述有源单元区域包围；以及
中间区域，其处于所述有源单元区域和所述边缘端接区域的中间，
所述有源单元区域，
在上表面侧具有p阳极层，
作为下表面侧的纵向构造具有：阴极层，其具有n阴极层；n缓冲层，其设置在所述阴极层之上；以及所述n缓冲层之上的n漂移层，
所述n缓冲层具有峰值杂质浓度和从所述n缓冲层的背面算起的距离不同的大于或等于3层的缓冲部分，
多个所述缓冲部分中的最靠近所述阴极层侧的所述缓冲部分即第1缓冲部分的峰值杂质浓度最高，
如果将多个所述缓冲部分的所述n漂移层侧的杂质浓度梯度进行比较，则最靠近所述n漂移层侧的所述缓冲部分的杂质浓度梯度最平缓。
11.根据权利要求9或10所述的半导体装置，其特征在于，
所述第1缓冲部分具有多个所述缓冲部分中的最高的杂质浓度梯度。
12.根据权利要求9或10所述的半导体装置，其特征在于，
所述第1缓冲部分具有多个所述缓冲部分中最大的活化后的有效剂量。
13.根据权利要求9或10所述的半导体装置，其特征在于，
多个所述缓冲部分中的除了所述第1缓冲部分以外的部分和所述n漂移层满足如下关系式，
Cnbi，p表示从与所述n缓冲层的下表面接近的位置起第i个缓冲部分的峰值杂质浓度，
Cn-，d表示所述n漂移层的杂质浓度。
14.根据权利要求9或10所述的半导体装置，其特征在于，
将所述第1缓冲部分的峰值杂质浓度除以与所述第1缓冲部分相邻的缓冲部分即第2缓冲部分的峰值杂质浓度而得到的值为20～1000。
15.根据权利要求9或10所述的半导体装置，其特征在于，
多个所述缓冲部分中的所述第1缓冲部分之外的缓冲部分的活化后的有效剂量在所述n缓冲层的活化后的有效剂量所占有的比率α为0.5～5％。
16.根据权利要求2或10所述的半导体装置，其特征在于，
所述阴极层具有p阴极层。
17.根据权利要求1至16中任一项所述的半导体装置，其特征在于，
作为所述边缘端接区域和所述中间区域的纵向构造，仅具备所述n漂移层、以及所述n缓冲层。
18.根据权利要求2或10所述的半导体装置，其特征在于，
所述阴极层具有p阴极层，
作为所述边缘端接区域和所述中间区域的纵向构造，具备所述n漂移层、所述n缓冲层以及所述p阴极层。
19.根据权利要求1或9所述的半导体装置，其特征在于，
作为所述边缘端接区域和所述中间区域的下表面侧的纵向构造，
具备所述n漂移层、所述n缓冲层、以及与所述p集电极层相比杂质浓度低的低浓度集电极层。
20.根据权利要求1或9所述的半导体装置，其特征在于，
作为所述边缘端接区域和所述中间区域的下表面侧的纵向构造，具备所述n漂移层、所述n缓冲层以及所述p集电极层。
21.根据权利要求2或10所述的半导体装置，其特征在于，
作为所述边缘端接区域和所述中间区域的下表面侧的纵向构造，具备所述n漂移层、所述n缓冲层以及所述阴极层。
22.根据权利要求1至21中任一项所述的半导体装置，其特征在于，
所述有源单元区域、所述边缘端接区域、以及所述中间区域是由宽带隙半导体形成的。
23.根据权利要求22所述的半导体装置，其特征在于，
所述宽带隙半导体为碳化硅、氮化镓类材料或金刚石。
24.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述第2缓冲部分的所述n漂移层侧的部分的杂质浓度梯度为0.05～0.50decade cm-3/μm。
25.根据权利要求9至15中任一项所述的半导体装置，其特征在于，
所述缓冲部分中的所述n漂移层侧的部分的杂质浓度梯度为0.05～0.50decade cm-3/μm。
26.一种半导体装置的制造方法，其特征在于，
作为基板下表面侧的纵向构造，具有掺杂有杂质的杂质层、设置在所述杂质层之上的n缓冲层、以及所述n缓冲层之上的n漂移层，具有峰值杂质浓度和从所述n缓冲层的背面算起的距离不同的大于或等于3层的缓冲部分的所述n缓冲层是通过以下方式形成的：在多个所述缓冲部分中的最靠近所述杂质层侧的缓冲部分即第1缓冲部分的活化退火完成后，形成剩余的缓冲部分。
27.根据权利要求26所述的半导体装置的制造方法，其特征在于，
多个所述缓冲部分中的所述第1缓冲部分的峰值杂质浓度最高。
28.根据权利要求26或27所述的半导体装置的制造方法，其特征在于，
所述缓冲部分中的所述n漂移层侧的部分的杂质浓度梯度为0.05～0.50decade cm-3/μm。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110246887A (zh) * 2018-03-08 2019-09-17 三菱电机株式会社 半导体装置及电力变换装置
CN116190223A (zh) * 2022-09-09 2023-05-30 安徽钜芯半导体科技有限公司 制备光伏模块二极管的方法和装置、光伏模块

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6854654B2 (ja) * 2017-01-26 2021-04-07 ローム株式会社 半導体装置
JP6804379B2 (ja) * 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
JP6964566B2 (ja) * 2018-08-17 2021-11-10 三菱電機株式会社 半導体装置およびその製造方法
JP7085975B2 (ja) * 2018-12-17 2022-06-17 三菱電機株式会社 半導体装置
JP7374054B2 (ja) * 2020-08-20 2023-11-06 三菱電機株式会社 半導体装置
CN115995486A (zh) * 2021-10-15 2023-04-21 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101393934A (zh) * 2007-09-20 2009-03-25 株式会社东芝 半导体器件及其制造方法
CN103219364A (zh) * 2012-01-24 2013-07-24 三菱电机株式会社 半导体装置及其制造方法
CN103959473A (zh) * 2011-11-30 2014-07-30 株式会社电装 半导体器件
WO2015093190A1 (ja) * 2013-12-16 2015-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3976256A (en) 1975-01-28 1976-08-24 Rca Corporation Automatic coil winding machine and method
JPS571447A (en) 1980-06-05 1982-01-06 Toshiomi Kido Device for treating unpolished rice
JPS578803A (en) 1980-06-20 1982-01-18 Hitachi Ltd Process control system
JPS5832246B2 (ja) 1980-07-14 1983-07-12 株式会社北川鉄工所 軟弱土層に安定硬化処理地盤を構築する方法
JP3396553B2 (ja) 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JP4205128B2 (ja) 1996-04-11 2009-01-07 三菱電機株式会社 高耐圧半導体装置およびその製造方法
EP1353385B1 (en) 2001-01-19 2014-09-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP3764343B2 (ja) 2001-02-28 2006-04-05 株式会社東芝 半導体装置の製造方法
US8078708B1 (en) * 2004-01-15 2011-12-13 Nortel Networks Limited Grid proxy architecture for network resources
JP2009176772A (ja) * 2008-01-21 2009-08-06 Denso Corp 半導体装置
CN102687277B (zh) 2009-11-02 2016-01-20 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP2011187753A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体装置の製造方法
JP5925991B2 (ja) 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
JP6301776B2 (ja) 2010-05-26 2018-03-28 三菱電機株式会社 半導体装置
CN103534811B (zh) * 2011-05-18 2016-09-21 富士电机株式会社 半导体装置及半导体装置的制造方法
JP5622814B2 (ja) 2012-08-29 2014-11-12 三菱電機株式会社 半導体装置及びその製造方法
CN104685613B (zh) 2012-10-02 2017-08-04 三菱电机株式会社 半导体装置、半导体装置的制造方法
CN105283962B (zh) 2013-06-12 2018-01-19 三菱电机株式会社 半导体装置
US9941269B2 (en) * 2014-01-29 2018-04-10 Mitsubishi Electric Corporation Power semiconductor device including well extension region and field-limiting rings
JP6287407B2 (ja) 2014-03-19 2018-03-07 サンケン電気株式会社 半導体装置
US9406152B2 (en) * 2014-07-17 2016-08-02 Empire Technology Development Llc Viewer optimized model compression

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101393934A (zh) * 2007-09-20 2009-03-25 株式会社东芝 半导体器件及其制造方法
CN103959473A (zh) * 2011-11-30 2014-07-30 株式会社电装 半导体器件
CN103219364A (zh) * 2012-01-24 2013-07-24 三菱电机株式会社 半导体装置及其制造方法
WO2015093190A1 (ja) * 2013-12-16 2015-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110246887A (zh) * 2018-03-08 2019-09-17 三菱电机株式会社 半导体装置及电力变换装置
CN110246887B (zh) * 2018-03-08 2022-12-13 三菱电机株式会社 半导体装置及电力变换装置
CN116190223A (zh) * 2022-09-09 2023-05-30 安徽钜芯半导体科技有限公司 制备光伏模块二极管的方法和装置、光伏模块
CN116190223B (zh) * 2022-09-09 2024-05-24 安徽钜芯半导体科技股份有限公司 制备光伏模块二极管的方法和装置、光伏模块

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US10411093B2 (en) 2019-09-10
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