JP5622814B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 title description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 44
- 229910052757 nitrogen Inorganic materials 0.000 claims description 25
- 239000007789 gas Substances 0.000 claims description 14
- 238000005121 nitriding Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 description 42
- 239000007772 electrode material Substances 0.000 description 16
- 230000000694 effects Effects 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 230000005684 electric field Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000001186 cumulative effect Effects 0.000 description 7
- 230000001590 oxidative effect Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010893 electron trap Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910007991 Si-N Inorganic materials 0.000 description 1
- 229910006294 Si—N Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Description
本発明は、ＭＯＳ構造のゲートを有する半導体装置に関し、特にトレンチをＭＯＳゲートとして用いるパワーデバイスのトレンチ内壁に形成されるゲート絶縁膜特性及びトランジスタ特性を向上するためのデバイス構造及びその製造方法に関するものである。
図２３は、従来のＭＯＳ構造のトレンチゲートを有するパワーデバイスであるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の構造を示す断面図である。図において、１はＮ型低濃度層、２はＮ型高濃度拡散層、３はＰ型高濃度拡散層、４はＰ型ベース層、６はＮ＋型エミッタ拡散層、９はトレンチ内壁にゲート絶縁膜として形成された熱酸化膜（ＳｉＯ２）、１１はトレンチ内部を埋め込むゲート電極材料で、例えば高濃度リンを含むpoly‐Ｓｉ等、１１ａはゲート電極材料１１を酸化して形成された酸化膜、１２はＰ型高濃度拡散層、１３、１５はＣＶＤ酸化膜、１４はシリケイトガラス、１６はシリサイド、１７はバリアメタル、１８はアルミをそれぞれ示している。この例のように、従来のＭＯＳ構造のトレンチゲートを有するＩＧＢＴでは、ゲート絶縁膜として熱酸化膜９が一般的に用いられていた。また、例えば特開平７−２４９７７０号公報、特開平８−１７２０９１号公報では、ＭＯＳトランジスタのゲート絶縁膜として、熱酸化膜の上に窒化膜を形成し、さらにその表面に酸化膜を堆積してなるＯＮＯ構造の絶縁膜及びその形成方法が提案されている。
しかしながら、図２３に示すような従来のデバイス構造では、トレンチ内壁に数種類の面方位（例えば(100)、(110)、(111)面の三種類）が存在するために、トレンチ内壁のゲート絶縁膜膜厚の均一性低下や、図２（ｂ）及び図３（ｂ）に示すように、トレンチ開孔部（図２３中Ａで示す部分）や、トレンチ底部（図２３中Ｂで示す部分）での局所的なゲート絶縁膜の薄膜化、及び図４（ｃ）に示すようなLocos Edgeにおけるゲート絶縁膜の薄膜化により、局所的な電界集中が起きるというデバイス構造に起因する問題があった。このため、ゲート絶縁膜特性、信頼性の劣化を招いていた。
また、トレンチ側壁近傍には、トレンチを形成するためのエッチングや熱処理等に起因した結晶欠陥、ストレスが存在する。このような基板（Ｓｉ）表面を熱酸化することにより形成された熱酸化膜９は欠陥密度が多くなり、熱酸化膜９／基板界面における界面準位の増加を招き、ゲート絶縁膜（酸化膜）膜質の低下やデバイス特性への悪影響(主接合リーク電流の増大、基板のキャリアライフタイムの低下によるデバイス特性の悪化)が懸念される。このようなＳｉ表面の影響を抑制するためには、ゲート酸化時の熱酸化工程を少なくする必要があった。また、熱酸化膜９を形成する場合に、トレンチの側面にはＮ＋型エミッタ拡散層６、Ｐ型ベース層４が形成されているため、それらの拡散層のドーパントが熱酸化膜９へ拡散していき、ゲート絶縁膜特性や信頼性を低下させ、ＭＯＳトランジスタ特性の低下を招くという問題があった。
また、トレンチ側壁近傍には、トレンチを形成するためのエッチングや熱処理等に起因した結晶欠陥、ストレスが存在する。このような基板（Ｓｉ）表面を熱酸化することにより形成された熱酸化膜９は欠陥密度が多くなり、熱酸化膜９／基板界面における界面準位の増加を招き、ゲート絶縁膜（酸化膜）膜質の低下やデバイス特性への悪影響(主接合リーク電流の増大、基板のキャリアライフタイムの低下によるデバイス特性の悪化)が懸念される。このようなＳｉ表面の影響を抑制するためには、ゲート酸化時の熱酸化工程を少なくする必要があった。また、熱酸化膜９を形成する場合に、トレンチの側面にはＮ＋型エミッタ拡散層６、Ｐ型ベース層４が形成されているため、それらの拡散層のドーパントが熱酸化膜９へ拡散していき、ゲート絶縁膜特性や信頼性を低下させ、ＭＯＳトランジスタ特性の低下を招くという問題があった。
本発明は、上記のような問題点を解消するためになされたもので、ＭＯＳ構造のトレンチゲートを有する半導体装置において、ゲート絶縁膜特性及びＭＯＳトランジスタ特性を向上させるデバイス構造及びその製造方法を得ることを目的とする。
本発明に係る半導体装置は、ＭＯＳ構造のトレンチゲートを有する半導体装置において、半導体基板上に設けられたトレンチの内壁に、熱酸化膜とこの熱酸化膜よりもゲート電極側に設けられたＣＶＤ酸化膜とからなる積層ゲート酸化膜を備え、積層ゲート酸化膜中の窒素濃度は、半導体基板及びゲート電極中の窒素濃度よりも高く、且つ、積層ゲート酸化膜は、熱酸化膜／半導体基板界面、及びゲート電極／ＣＶＤ酸化膜界面のうち少なくとも熱酸化膜／半導体基板界面に窒素が偏析しており、熱酸化膜／半導体基板界面の窒素濃度が、ゲート電極／ＣＶＤ酸化膜界面の窒素濃度よりも高いものである。
また、本発明に係る半導体装置の製造方法は、半導体基板上にトレンチを形成する工程と、トレンチの内壁に熱酸化膜を形成する工程と、熱酸化膜を形成した後、Ｎ２ＯガスまたはＮＨ３ガス、あるいはＮＯガスによって９００℃以上１１００℃以下の温度で窒化処理する工程と、窒化処理の後、熱酸化膜上にＣＶＤ酸化膜を形成する工程と、ＣＶＤ酸化膜を形成した後、所定の材料によりトレンチ内部を埋め込む工程とを含んで製造するようにしたものである。
また、半導体基板上にトレンチを形成する工程と、トレンチの内壁に熱酸化膜を形成する工程と、熱酸化膜上にＣＶＤ酸化膜を形成する工程と、ＣＶＤ酸化膜を形成した後、Ｎ２ＯガスまたはＮＨ３ガス、あるいはＮＯガスによって９００℃以上１１００℃以下の温度で窒化処理する工程と、窒化処理の後、所定の材料によりトレンチ内部を埋め込む工程とを含んで製造するようにしたものである。
本発明によれば、ゲート絶縁膜の局所的な薄膜化やそれに起因する局所的な電界集中を抑制することができ、リーク特性、耐圧分布、信頼性等のゲート絶縁膜特性が向上する。さらに、ゲート絶縁膜信頼性やゲート歩留まりの有効セル面積（キャパシタ面積）依存性も向上し、ＭＯＳトランジスタ特性の向上を図ることが可能である。
参考例１．
以下に、本発明の参考例を図面に基づいて説明する。図１は、本発明の参考例１における半導体装置であるトレンチＭＯＳゲート構造を用いたＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の製造方法を示す断面図である。図において、１はＮ型低濃度層、２はＮ型高濃度拡散層、３はＰ型高濃度拡散層、４はＰ型ベース層、５は熱酸化膜、６はＮ＋型エミッタ拡散層、７はＣＶＤ酸化膜、８はトレンチを示している。また、９はトレンチ８内壁にゲート絶縁膜として形成された熱酸化膜（ＳｉＯ２）、１０は熱酸化膜９よりもゲート電極側に設けられたＣＶＤ酸化膜（ＳｉＯ２）で、本参考例では、熱酸化膜９とＣＶＤ酸化膜１０によって積層ゲート絶縁膜が構成されている。さらに、１１はトレンチ８内部を埋め込むゲート電極材料で、例えば高濃度リンを含むpoly‐Ｓｉもしくはノンドープドpoly‐Ｓｉにリンをイオン注入でドープした材料等が用いられる。１１ａはゲート電極材料１１を酸化して形成された酸化膜、１２はＰ型高濃度拡散層、１３、１５はＣＶＤ酸化膜、１４はシリケイトガラス、１６はシリサイド、１７はバリアメタル、１８はアルミをそれぞれ示している。本参考例では、半導体基板上に設けられた熱酸化膜９とこの熱酸化膜９よりもゲート電極１１側に設けられたＣＶＤ酸化膜１０の少なくとも２種類以上の絶縁膜を含む積層ゲート絶縁膜を備えたＭＯＳ構造のゲートを有する半導体装置において、ＣＶＤ酸化膜１０の比率を積層ゲート絶縁膜全体の膜厚の２０％以上とするものである。
以下に、本発明の参考例を図面に基づいて説明する。図１は、本発明の参考例１における半導体装置であるトレンチＭＯＳゲート構造を用いたＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の製造方法を示す断面図である。図において、１はＮ型低濃度層、２はＮ型高濃度拡散層、３はＰ型高濃度拡散層、４はＰ型ベース層、５は熱酸化膜、６はＮ＋型エミッタ拡散層、７はＣＶＤ酸化膜、８はトレンチを示している。また、９はトレンチ８内壁にゲート絶縁膜として形成された熱酸化膜（ＳｉＯ２）、１０は熱酸化膜９よりもゲート電極側に設けられたＣＶＤ酸化膜（ＳｉＯ２）で、本参考例では、熱酸化膜９とＣＶＤ酸化膜１０によって積層ゲート絶縁膜が構成されている。さらに、１１はトレンチ８内部を埋め込むゲート電極材料で、例えば高濃度リンを含むpoly‐Ｓｉもしくはノンドープドpoly‐Ｓｉにリンをイオン注入でドープした材料等が用いられる。１１ａはゲート電極材料１１を酸化して形成された酸化膜、１２はＰ型高濃度拡散層、１３、１５はＣＶＤ酸化膜、１４はシリケイトガラス、１６はシリサイド、１７はバリアメタル、１８はアルミをそれぞれ示している。本参考例では、半導体基板上に設けられた熱酸化膜９とこの熱酸化膜９よりもゲート電極１１側に設けられたＣＶＤ酸化膜１０の少なくとも２種類以上の絶縁膜を含む積層ゲート絶縁膜を備えたＭＯＳ構造のゲートを有する半導体装置において、ＣＶＤ酸化膜１０の比率を積層ゲート絶縁膜全体の膜厚の２０％以上とするものである。
次に、本参考例におけるＩＧＢＴの製造方法について図１を用いて簡単に説明する。まず、例えば表面濃度２×１０１８ｃｍ−３以上、拡散深さ０.３μｍ以上のＰ型高濃度拡散層３上に、例えばピーク濃度１×１０１８ｃｍ−３以下、拡散深さがＰ型高濃度拡散層３の拡散深さ以上で４００μｍ以下のＮ型高濃度拡散層２、さらに例えば濃度１×１０１２〜１×１０１４ｃｍ−３、深さ４０〜６００μｍのＮ型低濃度層１を、順次エピタキシャル成長により形成する。なお、Ｎ型低濃度層１、Ｎ型高濃度拡散層２及びＰ型高濃度拡散層３については、イオン注入、拡散で形成してもよい。
次に、基板表面（Ｎ型低濃度層１）の中に、例えばピーク濃度１×１０１５〜１×１０１８ｃｍ−３、拡散深さ１〜４μｍで、トレンチ８の深さよりも浅いＰ型ベース層４を形成し、さらに例えば表面濃度１×１０１８〜１×１０２０ｃｍ−３、拡散深さ０.３〜２μｍのＮ＋型エミッタ拡散層６を形成する（図１（ａ））。
次に、基板表面（Ｎ型低濃度層１）の中に、例えばピーク濃度１×１０１５〜１×１０１８ｃｍ−３、拡散深さ１〜４μｍで、トレンチ８の深さよりも浅いＰ型ベース層４を形成し、さらに例えば表面濃度１×１０１８〜１×１０２０ｃｍ−３、拡散深さ０.３〜２μｍのＮ＋型エミッタ拡散層６を形成する（図１（ａ））。
Ｎ＋型エミッタ拡散層６を形成後、ＣＶＤ酸化膜７を形成し、パターニング、エッチングによりトレンチ８を形成する。さらに、トレンチＭＯＳゲート特性を向上せるために、トレンチエッチング後の後処理（特願平６−１２５５９号、特願平７−１３４７号参照）を行い、トレンチ開孔部及び底部のラウンディング化、内壁の平滑化を行う（図１（ｂ））。次に、ここではトレンチ８内壁に熱酸化により熱酸化膜９及を形成し、さらにこの熱酸化膜９上にＬＰＣＶＤ法によりＣＶＤ酸化膜１０を形成することにより、熱酸化膜９とＣＶＤ酸化膜１０からなる積層ゲート絶縁膜を形成する。ここで、熱酸化膜９の膜厚をｔＯＸ(9)、ＣＶＤ酸化膜１０の膜厚をｔＯＸ(10)、トータルのゲート絶縁膜膜厚で、ＭＯＳトランジスタのしきい値電圧(VTH)を決定する膜厚をｔＯＸ(total)とすると、各酸化膜の膜厚は、以下の式で表す条件を満たしている。
ｔＯＸ(9)≦０.２ｔＯＸ(total)
ｔＯＸ(10)≧０.２ｔＯＸ(total)
ｔＯＸ(9)≦０.２ｔＯＸ(total)
ｔＯＸ(10)≧０.２ｔＯＸ(total)
ＣＶＤ酸化膜１０を形成後、ＣＶＤ酸化膜１０の緻密化および熱酸化膜９と基板（Ｓｉ）の界面に欠陥密度の低い新たな層を形成するためにアニールを行う。その後、トレンチ８をゲート電極材料１１で埋め込み、写真製版とエッチングによりゲート電極材料１１をパターニングする（図１（ｃ））。この時、基板表面より突出しているゲート電極の幅をＷG、トレンチの幅をＷT、基板表面より突出しているゲート電極エッジのトレンチ開孔部からの寸法をＷCとすると、パターンニング後の寸法は以下の関係を満足している。
ＷG≧１.３ＷT
ＷC≧０.２μｍ
さらに、ゲート抵抗の低抵抗化のために、ゲート電極材料１１の表面にＴｉＳｉ、ＣｏＳｉ等のシリサイド層を形成してもよい。
ＷG≧１.３ＷT
ＷC≧０.２μｍ
さらに、ゲート抵抗の低抵抗化のために、ゲート電極材料１１の表面にＴｉＳｉ、ＣｏＳｉ等のシリサイド層を形成してもよい。
次に、ゲート電極材料１１の表面を酸化させ酸化膜１１ａを形成した後、例えば表面濃度１×１０１８〜１×１０２０ｃｍ−３、拡散深さはＮ＋型エミッタ拡散層６以下のＰ型高濃度拡散層１２を形成する。さらに、ＣＶＤ酸化膜１３、シリケイトガラス１４、ＣＶＤ酸化膜１５を形成した後、コンタクトのパターンニングを行い、スパッタ法やランプアニール等を用いてシリサイド１６、バリアメタル１７、アルミ１８を形成し、本参考例におけるＩＧＢＴが完成する（図１（ｄ））。なお、ここではゲート電極材料１１の表面を酸化しているが、ゲート電極材料１１中のドーパントが酸化されることでゲート酸化膜特性を悪化される現象が起きることがあるので、酸化膜１１ａは形成しなくてもかまわない。
以上のように構成された本参考例におけるＩＧＢＴでは、図２（ａ）及び図３（ａ）に示すように、トレンチ８開孔部（図１（ｄ）中Ａで示す部分）及びトレンチ８底部（図１（ｄ）中Ｂで示す部分）においても、熱酸化膜９及びＣＶＤ酸化膜１０よりなる積層ゲート絶縁膜は均一で十分な厚みを有し、従来例（図２（ｂ）、図３（ｂ））のような局所的な薄膜化はみられない。また、図３（ｃ）、（ｄ）に示すように、トレンチ内壁は表面の凹凸が激しいため、熱酸化膜９のみの場合（図３（ｄ））より、本参考例の積層ゲート絶縁膜を用いた場合（図３（ｃ））の方が、Ｓｉ表面の凹凸による絶縁膜の局所的薄膜化を抑制し、デバイス特性への悪影響を防止することができる。
次に、図４は、図１に示すデバイス断面に対して９０度方向を変えて切断した断面を示しており、図４（ｂ）は図４（ａ）中Ｃで示す部分の部分拡大図で、図において、１９は厚い酸化膜、２０はトレンチより深いＰ層である。図４に示すように、本参考例によれば、厚い酸化膜１９との境界部であるＬocos Edgeでのゲート絶縁膜の局所的な薄膜化も防止することができ、図４（ｃ）に示す従来例と比較して局所的な電界集中の発生を抑制することができる。以上、本参考例における製造工程において、熱酸化膜９のみのゲート絶縁膜を用いた従来例に比べて本参考例ではゲート酸化時の熱酸化工程が少ないために、トレンチ内壁、トレンチ開孔部及びトレンチ底部、Ｌocos Edgeにおける局所的なゲート絶縁膜の薄膜化が抑制され、膜厚の均一性が向上する効果が得られる。
次に、図４は、図１に示すデバイス断面に対して９０度方向を変えて切断した断面を示しており、図４（ｂ）は図４（ａ）中Ｃで示す部分の部分拡大図で、図において、１９は厚い酸化膜、２０はトレンチより深いＰ層である。図４に示すように、本参考例によれば、厚い酸化膜１９との境界部であるＬocos Edgeでのゲート絶縁膜の局所的な薄膜化も防止することができ、図４（ｃ）に示す従来例と比較して局所的な電界集中の発生を抑制することができる。以上、本参考例における製造工程において、熱酸化膜９のみのゲート絶縁膜を用いた従来例に比べて本参考例ではゲート酸化時の熱酸化工程が少ないために、トレンチ内壁、トレンチ開孔部及びトレンチ底部、Ｌocos Edgeにおける局所的なゲート絶縁膜の薄膜化が抑制され、膜厚の均一性が向上する効果が得られる。
なお、本参考例では、熱酸化膜９とＣＶＤ酸化膜１０の２種類の絶縁膜よりなる積層ゲート絶縁膜を示したが、本参考例における積層ゲート絶縁膜の組み合わせはこれに限定されるものではない。その他の例について以下に列挙する。以下に示す積層ゲート絶縁膜によっても上記効果は達成される。
（１）熱酸化膜９を形成後、ＬＰＣＶＤによりＳｉ３Ｎ４膜２１を形成し、このＳｉ３Ｎ４膜２１中のトラップ、水素、ピンホールを取り除くためにＳｉ３Ｎ４膜２１表面を酸化して酸化膜２２を形成し、その後ＬＰＣＶＤ法でＣＶＤ酸化膜２３を形成した積層ゲート絶縁膜（図５）。
（２）熱酸化膜９及びＣＶＤ酸化膜１０を形成後、ＬＰＣＶＤによりＳｉ３Ｎ４膜を形成し、このＳｉ３Ｎ４膜中のトラップ、水素、ピンホールを取り除くためにＳｉ３Ｎ４膜表面を酸化して酸化膜を形成し、その後さらにＬＰＣＶＤ法で別のＣＶＤ酸化膜を形成した積層ゲート絶縁膜。
（１）熱酸化膜９を形成後、ＬＰＣＶＤによりＳｉ３Ｎ４膜２１を形成し、このＳｉ３Ｎ４膜２１中のトラップ、水素、ピンホールを取り除くためにＳｉ３Ｎ４膜２１表面を酸化して酸化膜２２を形成し、その後ＬＰＣＶＤ法でＣＶＤ酸化膜２３を形成した積層ゲート絶縁膜（図５）。
（２）熱酸化膜９及びＣＶＤ酸化膜１０を形成後、ＬＰＣＶＤによりＳｉ３Ｎ４膜を形成し、このＳｉ３Ｎ４膜中のトラップ、水素、ピンホールを取り除くためにＳｉ３Ｎ４膜表面を酸化して酸化膜を形成し、その後さらにＬＰＣＶＤ法で別のＣＶＤ酸化膜を形成した積層ゲート絶縁膜。
また、本参考例では、図１（ｄ）中Ｄで示すように、Ｐ＋コレクタ構造のＩＧＢＴを示したが、本参考例が適用されるＩＧＢＴのコレクタ構造の組み合わせはこれに限定されるものではなく、例えば図６（ａ）に示すＰ＋／Ｐ−コレクタ構造、図６（ｂ）に示すＰ＋／Ｎ＋コレクタ構造、及び図６（ｃ）に示すＰコレクタ構造のＩＧＢＴにも適用することができ、同様の効果が得られる。
実施の形態１．
以下に、本発明の実施の形態１を図面に基づいて説明する。本実施の形態１における半導体装置は、半導体基板上に設けられた熱酸化膜９とこの熱酸化膜９よりもゲート電極側に設けられたＣＶＤ酸化膜１０からなる積層ゲート絶縁膜を備え、さらに、積層ゲート絶縁膜中の窒素濃度が、ゲート電極中もしくは半導体基板中の窒素濃度よりも高いものである(図８参照)。また、本実施の形態１による積層ゲート絶縁膜は、熱酸化膜９／半導体基板界面及びゲート電極／ＣＶＤ酸化膜１０界面のいずれか一方または両方に、窒素が偏析している窒化酸化膜を含むものである。
以下に、本発明の実施の形態１を図面に基づいて説明する。本実施の形態１における半導体装置は、半導体基板上に設けられた熱酸化膜９とこの熱酸化膜９よりもゲート電極側に設けられたＣＶＤ酸化膜１０からなる積層ゲート絶縁膜を備え、さらに、積層ゲート絶縁膜中の窒素濃度が、ゲート電極中もしくは半導体基板中の窒素濃度よりも高いものである(図８参照)。また、本実施の形態１による積層ゲート絶縁膜は、熱酸化膜９／半導体基板界面及びゲート電極／ＣＶＤ酸化膜１０界面のいずれか一方または両方に、窒素が偏析している窒化酸化膜を含むものである。
本実施の形態１における半導体装置の主な製造方法は、上記参考例１（図１)と同じであるが、積層ゲート絶縁膜中の窒素濃度がゲート電極中もしくは半導体基板中の窒素濃度よりも高くなるように、積層ゲート絶縁膜の窒化を行う工程を追加する必要がある。
本実施の形態１に係る半導体装置の製造方法について説明する。まず、熱酸化膜９／半導体基板界面に窒素が偏析している窒化酸化膜を含む積層ゲート絶縁膜を備えた半導体装置の製造方法について説明する。上記参考例１と同様に、半導体基板上にトレンチ８を形成し（図１（ｂ））、トレンチ８の内壁に熱酸化膜９を形成後、Ｎ２Ｏ、ＮＨ３、ＮＯガスによる窒化を例えば９００〜１１００°Ｃで行い、熱酸化膜９（ＳｉＯ２）／基板（Ｓｉ）界面に窒素を偏析させて窒化酸化膜とする。続いて、熱酸化膜９上にＣＶＤ酸化膜１０を形成した後、所定のゲート電極材料１１によりトレンチ８内部を埋め込み、ゲート電極を形成する（図１（ｃ））。
次に、熱酸化膜９／半導体基板界面及びゲート電極／ＣＶＤ酸化膜１０界面の両方に窒素が偏析している窒化酸化膜を含む積層ゲート絶縁膜を備えた半導体装置の製造方法について説明する。上記参考例１と同様に、半導体基板上にトレンチ８を形成し（図１（ｂ））、トレンチ８の内壁に熱酸化膜９を形成する。続いて熱酸化膜９上にＣＶＤ酸化膜１０を形成後、Ｎ２Ｏ、ＮＨ３、ＮＯガスによる窒化を例えば９００〜１１００°Ｃで行い、熱酸化膜９／基板界面、及びゲート電極（d poly-Sｉ）／ＣＶＤ酸化膜１０（ＳｉＯ２）界面に窒素を偏析させて窒化酸化膜とする。続いて所定のゲート電極材料１１によりトレンチ８内部を埋め込み、ゲート電極を形成する（図１（ｃ））。
本実施の形態１における半導体装置においても、上記参考例１と同様の効果、すなわち、トレンチ内壁、トレンチ開孔部及びトレンチ底部、Ｌocos Edgeにおける局所的なゲート絶縁膜の薄膜化が抑制され、膜厚の均一性が向上する効果が得られる。
実施の形態２．
以下に、本発明における積層ゲート絶縁膜及び比較のためのゲート絶縁膜を含む５種類のサンプルＡ〜Ｅについて、ゲート絶縁膜特性及びトランジスタ特性について評価した結果を記す。各サンプルのゲート絶縁膜条件を図７に示す。ただし、サンプルＡは従来例に示した熱酸化膜のみ、サンプルＢ、Ｄは上記参考例１による積層ゲート絶縁膜、サンプルＣは本発明による積層ゲート絶縁膜、サンプルＥは比較例としてＣＶＤ酸化膜のみのゲート絶縁膜とした。
以下に、本発明における積層ゲート絶縁膜及び比較のためのゲート絶縁膜を含む５種類のサンプルＡ〜Ｅについて、ゲート絶縁膜特性及びトランジスタ特性について評価した結果を記す。各サンプルのゲート絶縁膜条件を図７に示す。ただし、サンプルＡは従来例に示した熱酸化膜のみ、サンプルＢ、Ｄは上記参考例１による積層ゲート絶縁膜、サンプルＣは本発明による積層ゲート絶縁膜、サンプルＥは比較例としてＣＶＤ酸化膜のみのゲート絶縁膜とした。
図８は、従来例であるサンプルＡと、本発明によるサンプルＣについて、ゲート電極表面から基板に向かっての窒素濃度をＳＩＭＳにより測定した結果を示す図である。図において、縦軸は窒素濃度、横軸は測定深さを示している。本発明によるサンプルＣでは、ゲート酸化膜（ＳｉＯ２）／基板（Ｓｉ）界面において、窒素濃度が非常に高い。このサンプルＣのように、積層ゲート酸化膜（ＳｉＯ２）／基板（Ｓｉ）界面及びゲート電極（d-polyＳｉ）／積層ゲート酸化膜（ＳｉＯ２）界面のいずれか一方または両方に窒素を偏析させた場合、ゲート絶縁膜と基板界面に存在するダングリングボンドや不完全な結合を占有することにより界面準位の発生を抑制することができる。さらに、酸化膜中の電子トラップとして作用するＳｉ-Ｈ、Ｓｉ-ＰＨ結合がＳｉ-Ｎ結合となるため、ゲート絶縁膜中の電子トラップを低減することができる。また、基板中およびゲート電極中のドーパントのゲート絶縁膜への拡散の抑制作用もある。これらの結果、トレンチ内壁に形成するゲート絶縁膜特性及び信頼性が向上する。さらに、トレンチ側壁に存在するＭＯＳトランジスタのホットキャリア耐性向上，チャネル領域の移動度が向上する効果も得られる。
図９及び図１０は、それぞれｎ‐ｃｈトレンチＭＯＳＦＥＴ(デバイス構造は図２０に示す）におけるゲート酸化膜リーク特性及びゲート絶縁膜耐圧分布のゲートバイアス依存性を示している。図９において、縦軸ＪＧは電流密度、ＥＧＳは電界強度であり、実線はゲート正バイアス時（Gate Positive）、点線はゲート負バイアス時（Gate Negative）を示している。また、図１０において縦軸は絶縁破壊の発生頻度、横軸ＥＧＳは電界強度である。図９に示すように、本発明によるサンプルＣは、従来例のサンプルＡと比較して酸化膜リーク特性が向上している。また、上記参考例１によるサンプルＤでは、Ｓｉ３Ｎ４膜をＳｉ基板表面よりゲート電極材料側に位置させることで、ゲート負バイアス時の酸化膜リーク特性が他のサンプルに比べ劇的に向上する効果が得られた。なお、図９において、本発明によるサンプルＣの結果はサンプルＢとほぼ同じであった。また、図１０に示すように、本発明によるサンプルＣ、及び上記参考例１によるサンプルＢ、Ｄは、従来例であるサンプルＡよりも、ゲート酸化膜耐圧分布が向上し、高電界強度側に絶縁破壊の発生頻度のピーク値がシフトした。
図１１及び図１２は、それぞれｎ−ｃｈトレンチＭＯＳＦＥＴ(デバイス構造は図２０に示す）における定電流ＴＤＤＢ特性のゲートバイアス依存性及び５０％累積故障時のＱＢＤ（Charge-to-Breakdown）値のキャパシタ面積依存性を示している。図１１において、縦軸のCumulative Failureは累積故障率、実線はゲート正バイアス時（Gate Positive）、点線はゲート負バイアス時（Gate Negative）を示している。また、図１２において縦軸は５０％累積故障時のＱＢＤ値、横軸はキャパシタ面積である。図１１より、従来例のサンプルＡは、他のサンプルに比べ初期故障が多くＱＢＤ値が低いことから信頼性が劣っており、本発明によるサンプルＣ、及び上記参考例１によるサンプルＢ、Ｄでは、ゲート絶縁膜の信頼性を向上させる効果が得られた。さらに、図１２より、本発明によるサンプルＣ及び上記参考例１によるサンプルＢは、従来例のサンプルＡよりＱＢＤ値のキャパシタ面積依存性が小さいことから、デバイスの大面積化におけるゲート絶縁膜信頼性確保の観点から非常に有効である。
図１３は、図１（ｄ）に示すＩＧＢＴにおけるゲート歩留まりの有効セル面積(キャパシタ面積)依存性を示している。ここで有効セル面積とは、チップ面積のうちＭＯＳトランジスタとして動作するデバイスが動作する領域の面積を指している。トレンチＭＯＳゲート構造においては、従来例である熱酸化膜のみのサンプルＡより、上記参考例１によるサンプルＢの積層ゲート絶縁膜の方が、有効セル面積が増加してもゲート歩留まりの低下を抑制することが可能である。図１１及び図１２では、本発明による積層ゲート絶縁膜(サンプルＣ）及び上記参考例１による積層ゲート絶縁膜(サンプルＢ)の方がサンプルＡよりも信頼性が高いことを示したが、積層ゲート絶縁膜は、熱酸化膜のみの場合より、ゲート歩留まりの観点からも優れていることがわかった。
図１４及び図１５（ａ）は、定電流ＴＤＤＢ特性より得られる５０％累積故障時のＱＢＤ値及び｜△ＶＯＸ｜の平均値と積層ゲート絶縁膜膜厚に占めるＣＶＤ酸化膜膜厚の比率ｒ（ｒ＝（ＣＶＤ酸化膜膜厚／トータルゲート絶縁膜膜厚）×１００）の関係を示している。すなわち、図１４及び図１５（ａ）において、横軸の左端（ｒ＝０）は熱酸化膜のみの場合、横軸の右端（ｒ＝１００）はＣＶＤ酸化膜のみの場合を示している。また、｜△ＶＯＸ｜は、図１５（ｂ）に示すように以下の式から得られる。
｜△ＶＯＸ｜＝｜△ＶＯＸ、Ｆｉｎｉｓｈ−△ＶＯＸ、Ｉｎｉｔｉａｌ｜
図１４及び図１５（ａ）より、ｒ値が約２０％以上の時、ＱＢＤ値の対数が１×１０−１Ｃ／ｃｍ２以上、｜△ＶＯＸ｜値が約５Ｖ以下となり、ゲート絶縁膜特性が向上する。なお、ｒ値が約２０％の時のＱＢＤ値の対数１×１０−１Ｃ／ｃｍ２は、使用可能なレベルであり、ｒ値が約５０％以上ではＱＢＤ値の対数が１Ｃ／ｃｍ２という理想的なレベルとなる。これらの結果から、ＣＶＤ酸化膜の比率は、積層ゲート絶縁膜全体の膜厚の２０％以上とすることが望ましい。
｜△ＶＯＸ｜＝｜△ＶＯＸ、Ｆｉｎｉｓｈ−△ＶＯＸ、Ｉｎｉｔｉａｌ｜
図１４及び図１５（ａ）より、ｒ値が約２０％以上の時、ＱＢＤ値の対数が１×１０−１Ｃ／ｃｍ２以上、｜△ＶＯＸ｜値が約５Ｖ以下となり、ゲート絶縁膜特性が向上する。なお、ｒ値が約２０％の時のＱＢＤ値の対数１×１０−１Ｃ／ｃｍ２は、使用可能なレベルであり、ｒ値が約５０％以上ではＱＢＤ値の対数が１Ｃ／ｃｍ２という理想的なレベルとなる。これらの結果から、ＣＶＤ酸化膜の比率は、積層ゲート絶縁膜全体の膜厚の２０％以上とすることが望ましい。
図１６及び図１７は、トレンチＭＯＳトランジスタ特性のゲート絶縁膜条件依存性を示している。なお、評価したトレンチＭＯＳトランジスタのデバイス構造は図１８に示すように、ｎ−ｃｈ型のＭＯＳトランジスタである。図１８において、３６はチャネルを示している。また、図１７において縦軸のＩＤはドレイン電流、横軸のＶＤはドレイン電圧を示している。図１６より、熱酸化膜のみのサンプルＡより、本発明による積層ゲート絶縁膜であるサンプルＣ、及び上記参考例１によるサンプルＢ、Ｄの方が、高電界領域でｇｍすなわち移動度が向上する。また、図１７において、高電界領域でサンプルＡよりサンプルＣの方がドレイン電流が大きいことから、ＭＯＳトランジスタの電流駆動能力が高くなるという効果が得られた。このように、高電界領域において本発明のサンプルＣ、及び上記参考例１によるサンプルＢ、Ｄの移動度が向上するのは、チャネルが形成されるトレンチ側壁のＳｉ表面凹凸に起因したキャリアの表面散乱を低減する効果によるものである。
以上の評価結果より、ＭＯＳ構造のゲートを有する半導体装置において、本発明による積層ゲート絶縁膜を用いることにより、従来例の熱酸化膜のみ、またはＣＶＤ酸化膜のみの場合よりもゲート酸化膜特性及び信頼性が向上し、さらにＭＯＳトランジスタ特性が向上することが明らかである。
以上の評価結果より、ＭＯＳ構造のゲートを有する半導体装置において、本発明による積層ゲート絶縁膜を用いることにより、従来例の熱酸化膜のみ、またはＣＶＤ酸化膜のみの場合よりもゲート酸化膜特性及び信頼性が向上し、さらにＭＯＳトランジスタ特性が向上することが明らかである。
実施の形態３．
本実施の形態では、本発明による積層ゲート絶縁膜が適用可能な他のデバイス構造について簡単に説明する。図１９は、ゲート電極材料１１表面が半導体基板１の表面よりもトレンチ８の深さ方向にあるトレンチＭＯＳゲート構造を用いたＩＧＢＴを示している。また、図２０は、トレンチＭＯＳゲート構造のＭＯＳＦＥＴである。図２０において、３０はｎ型高濃度層、３１はｎ型拡散層、３２はｎ型低濃度拡散層、３３はｐ型拡散層、３４はｎ型高濃度拡散層、３５はｐ型高濃度拡散層である。なお、図２０ではｎ−ｃｈ型のＭＯＳＦＥＴを示しているが、ｐ−ｃｈ型であっても構わない。また、図２１に示す平面ＭＯＳゲート構造のデバイスや、図２２に示すようにトレンチの一部がＭＯＳゲートとして動作するデバイスに適用しても良い。図２２において、Ｆ及びＧはＭＯＳゲートとして動作するトレンチ、Ｅ及びＨはＭＯＳゲートとして動作しないトレンチである。
以上のように、本発明は、トレンチＭＯＳゲート構造、平面ＭＯＳゲート構造のパワーデバイス及びその他のＭＯＳゲートデバイスに広く適用可能であり、いずれのデバイスにおいても上記実施の形態１及び２と同様の効果が得られる。
本実施の形態では、本発明による積層ゲート絶縁膜が適用可能な他のデバイス構造について簡単に説明する。図１９は、ゲート電極材料１１表面が半導体基板１の表面よりもトレンチ８の深さ方向にあるトレンチＭＯＳゲート構造を用いたＩＧＢＴを示している。また、図２０は、トレンチＭＯＳゲート構造のＭＯＳＦＥＴである。図２０において、３０はｎ型高濃度層、３１はｎ型拡散層、３２はｎ型低濃度拡散層、３３はｐ型拡散層、３４はｎ型高濃度拡散層、３５はｐ型高濃度拡散層である。なお、図２０ではｎ−ｃｈ型のＭＯＳＦＥＴを示しているが、ｐ−ｃｈ型であっても構わない。また、図２１に示す平面ＭＯＳゲート構造のデバイスや、図２２に示すようにトレンチの一部がＭＯＳゲートとして動作するデバイスに適用しても良い。図２２において、Ｆ及びＧはＭＯＳゲートとして動作するトレンチ、Ｅ及びＨはＭＯＳゲートとして動作しないトレンチである。
以上のように、本発明は、トレンチＭＯＳゲート構造、平面ＭＯＳゲート構造のパワーデバイス及びその他のＭＯＳゲートデバイスに広く適用可能であり、いずれのデバイスにおいても上記実施の形態１及び２と同様の効果が得られる。
実施の形態４．
上記実施の形態１〜３では、主にトレンチをＭＯＳゲートとして用いるデバイスについて記したが、本発明は半導体基板上に設けられた複数のトレンチの一部または全てをキャパシタまたは分離として用いる半導体装置にも適用することができ、トレンチ内壁に設けられた熱酸化膜と、この熱酸化膜より上層に設けられたＣＶＤ酸化膜の少なくとも２種類以上の絶縁膜を含む積層絶縁膜を用いるものである。なお、この場合も、ＣＶＤ酸化膜の比率を積層絶縁膜全体の膜厚の２０％以上とする。このトレンチ内部を埋め込んでいる積層絶縁膜以外の材料は、その表面が半導体基板表面よりも突出している場合や、表面がトレンチ内部にあり半導体基板表面に突出していない場合がある。
また、積層絶縁膜は、熱酸化膜／半導体基板界面、及びトレンチ内部を埋め込んでいる材料／ＣＶＤ酸化膜界面のいずれか一方または両方に、窒素が偏析している窒化酸化膜を含んでいる。さらに、積層絶縁膜は、Ｓｉ３Ｎ４膜や、Ｓｉ３Ｎ４膜の表面を酸化した酸化膜を含む場合もあり、いずれの場合も上記実施の形態２と同様な絶縁膜の特性向上が得られる。
上記実施の形態１〜３では、主にトレンチをＭＯＳゲートとして用いるデバイスについて記したが、本発明は半導体基板上に設けられた複数のトレンチの一部または全てをキャパシタまたは分離として用いる半導体装置にも適用することができ、トレンチ内壁に設けられた熱酸化膜と、この熱酸化膜より上層に設けられたＣＶＤ酸化膜の少なくとも２種類以上の絶縁膜を含む積層絶縁膜を用いるものである。なお、この場合も、ＣＶＤ酸化膜の比率を積層絶縁膜全体の膜厚の２０％以上とする。このトレンチ内部を埋め込んでいる積層絶縁膜以外の材料は、その表面が半導体基板表面よりも突出している場合や、表面がトレンチ内部にあり半導体基板表面に突出していない場合がある。
また、積層絶縁膜は、熱酸化膜／半導体基板界面、及びトレンチ内部を埋め込んでいる材料／ＣＶＤ酸化膜界面のいずれか一方または両方に、窒素が偏析している窒化酸化膜を含んでいる。さらに、積層絶縁膜は、Ｓｉ３Ｎ４膜や、Ｓｉ３Ｎ４膜の表面を酸化した酸化膜を含む場合もあり、いずれの場合も上記実施の形態２と同様な絶縁膜の特性向上が得られる。
実施の形態５．
本実施の形態５では、本発明による積層ゲート絶縁膜が適用可能な平面ＭＯＳ構造のゲートを用いたデバイスについて簡単に説明する。平面ＭＯＳゲートデバイスにおいても、ゲート絶縁膜を形成するＳｉ表面に欠陥、プラズマダメージ等が存在し、ゲート絶縁膜形成時にその欠陥が酸化膜中に取り込まれる等により、絶縁膜中のトラップ増加、Ｓｉ／ＳｉＯ２界面準位増加により、絶縁膜特性を低下させる。さらに、Ｓｉ表面に凹凸が存在するために、熱酸化法のみでゲート絶縁膜を形成すると、局所的な薄膜化が生じる。特にその挙動はゲート酸化膜が薄膜化されるほど顕著になり、ゲート絶縁膜特性、ＭＯＳトランジスタ特性の劣化を引き起こすことになる。このため、本発明における積層ゲート絶縁膜は、トレンチの一部または全てをＭＯＳゲート、キャパシタまたは分離として用いるデバイスのみならず、平面ＭＯＳゲートデバイスにおいても同様の効果が得られる。
本実施の形態５では、本発明による積層ゲート絶縁膜が適用可能な平面ＭＯＳ構造のゲートを用いたデバイスについて簡単に説明する。平面ＭＯＳゲートデバイスにおいても、ゲート絶縁膜を形成するＳｉ表面に欠陥、プラズマダメージ等が存在し、ゲート絶縁膜形成時にその欠陥が酸化膜中に取り込まれる等により、絶縁膜中のトラップ増加、Ｓｉ／ＳｉＯ２界面準位増加により、絶縁膜特性を低下させる。さらに、Ｓｉ表面に凹凸が存在するために、熱酸化法のみでゲート絶縁膜を形成すると、局所的な薄膜化が生じる。特にその挙動はゲート酸化膜が薄膜化されるほど顕著になり、ゲート絶縁膜特性、ＭＯＳトランジスタ特性の劣化を引き起こすことになる。このため、本発明における積層ゲート絶縁膜は、トレンチの一部または全てをＭＯＳゲート、キャパシタまたは分離として用いるデバイスのみならず、平面ＭＯＳゲートデバイスにおいても同様の効果が得られる。
１ Ｎ型低濃度層、２ Ｎ型高濃度拡散層、３ Ｐ型高濃度拡散層、
４ Ｐ型ベース層、５ 熱酸化膜、６ Ｎ＋型エミッタ拡散層、
７ ＣＶＤ酸化膜、８ トレンチ、９ 熱酸化膜（ＳｉＯ２）、
１０ ＣＶＤ酸化膜（ＳｉＯ２）、１１ ゲート電極材料、
１１ａ ゲート電極材料の酸化膜、１２ Ｐ型高濃度拡散層、
１３ ＣＶＤ酸化膜、１４ シリケイトガラス、１５ ＣＶＤ酸化膜、
１６ シリサイド、１７ バリアメタル、１８ アルミ、１９ 厚い酸化膜、
２０ トレンチより深いＰ層、２１ Ｓｉ３Ｎ４膜、
２２ Ｓｉ３Ｎ４膜の酸化膜、２３ ＣＶＤ酸化膜、３０ ｎ型高濃度層、
３１ ｎ型拡散層、３２ ｎ型低濃度拡散層、３３ ｐ型拡散層、
３４ ｎ型高濃度拡散層、３５ ｐ型高濃度拡散層、３６ チャネル。
４ Ｐ型ベース層、５ 熱酸化膜、６ Ｎ＋型エミッタ拡散層、
７ ＣＶＤ酸化膜、８ トレンチ、９ 熱酸化膜（ＳｉＯ２）、
１０ ＣＶＤ酸化膜（ＳｉＯ２）、１１ ゲート電極材料、
１１ａ ゲート電極材料の酸化膜、１２ Ｐ型高濃度拡散層、
１３ ＣＶＤ酸化膜、１４ シリケイトガラス、１５ ＣＶＤ酸化膜、
１６ シリサイド、１７ バリアメタル、１８ アルミ、１９ 厚い酸化膜、
２０ トレンチより深いＰ層、２１ Ｓｉ３Ｎ４膜、
２２ Ｓｉ３Ｎ４膜の酸化膜、２３ ＣＶＤ酸化膜、３０ ｎ型高濃度層、
３１ ｎ型拡散層、３２ ｎ型低濃度拡散層、３３ ｐ型拡散層、
３４ ｎ型高濃度拡散層、３５ ｐ型高濃度拡散層、３６ チャネル。
Claims (3)
- ＭＯＳ構造のトレンチゲートを有する半導体装置において、半導体基板上に設けられたトレンチの内壁に、熱酸化膜とこの熱酸化膜よりもゲート電極側に設けられたＣＶＤ酸化膜とからなる積層ゲート酸化膜を備え、前記積層ゲート酸化膜中の窒素濃度は、前記半導体基板及び前記ゲート電極中の窒素濃度よりも高く、且つ、前記積層ゲート酸化膜は、前記熱酸化膜／前記半導体基板界面、及び前記ゲート電極／前記ＣＶＤ酸化膜界面のうち少なくとも前記熱酸化膜／前記半導体基板界面に窒素が偏析しており、前記熱酸化膜／前記半導体基板界面の窒素濃度が、前記ゲート電極／前記ＣＶＤ酸化膜界面の窒素濃度よりも高いことを特徴とする半導体装置。
- 半導体基板上にトレンチを形成する工程と、
前記トレンチの内壁に熱酸化膜を形成する工程と、
前記熱酸化膜を形成した後、Ｎ２ＯガスまたはＮＨ３ガス、あるいはＮＯガスによって９００℃以上１１００℃以下の温度で窒化処理する工程と、
前記窒化処理の後、前記熱酸化膜上にＣＶＤ酸化膜を形成する工程と、
前記ＣＶＤ酸化膜を形成した後、所定の材料により前記トレンチ内部を埋め込む工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上にトレンチを形成する工程と、
前記トレンチの内壁に熱酸化膜を形成する工程と、
前記熱酸化膜上にＣＶＤ酸化膜を形成する工程と、
前記ＣＶＤ酸化膜を形成した後、Ｎ２ＯガスまたはＮＨ３ガス、あるいはＮＯガスによって９００℃以上１１００℃以下の温度で窒化処理する工程と、
前記窒化処理の後、所定の材料により前記トレンチ内部を埋め込む工程とを含むことを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10411093B2 (en) | 2015-12-28 | 2019-09-10 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing semiconductor device |
| US11949007B2 (en) | 2020-11-02 | 2024-04-02 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2997599B2 (ja) * | 1992-03-31 | 2000-01-11 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| GB9306895D0 (en) * | 1993-04-01 | 1993-05-26 | Philips Electronics Uk Ltd | A method of manufacturing a semiconductor device comprising an insulated gate field effect device |
| JP3976374B2 (ja) * | 1997-07-11 | 2007-09-19 | 三菱電機株式会社 | トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法 |
| JP3502531B2 (ja) * | 1997-08-28 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
-
2012
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Cited By (2)
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| US10411093B2 (en) | 2015-12-28 | 2019-09-10 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing semiconductor device |
| US11949007B2 (en) | 2020-11-02 | 2024-04-02 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing semiconductor device |
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