CN108427463A - 一种宽输入电压范围高电源抑制比的ldo - Google Patents

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Abstract

一种宽输入电压范围高电源抑制比的LDO，属于电力电子技术领域。包括误差放大器、功率模块、预降压模块、耐高压模块和电源抑制比增强模块，利用预降压电路模块对LDO的输入电压进行预处理得到一个可用于低压电路部分供电的低电源电压，利用低电源电压给误差放大器和耐高压模块供电以得到高电源抑制比，并通过耐高压模块提高LDO的输入电压范围，同时利用LDO环路内部的电源抑制比增强模块进一步提升LDO在中高频端的电源抑制比，最后利用功率模块对LDO的输入电压进行处理，得到反馈电压控制误差放大器的正向输入端以得到足够的环路增益来提高LDO的输出精度，功率模块的输出电压为LDO最终的输出电压。本发明输入范围宽，占用芯片面积小，且电源抑制比高。

Description

一种宽输入电压范围高电源抑制比的LDO
技术领域
本发明属于电力电子技术领域，具体涉及一种低压线性稳压器(LDO)的设计，可以适用于高电源电压或低电源电压，具有高电源抑制比、宽输入电压范围和大负载电流的特点，主要应用于对输出电压精度要求较高的电源电压转换。
背景技术
在众多的电源管理IC中，低压差线性稳压器(LDO)由于其输出电压精度高、纹波小以及功耗低等特点被广泛应用在各种电子设备中为之提供稳定的供电电源。LDO的输入电压即被调整的电源电压，往往来自于开关型变换器如Buck变换器等，其可变范围一般比较大，这就对LDO的输入电压范围提出了要求。当LDO的输入电压范围较宽时，在设计中必须考虑高压电路的设计，同时兼顾低电压时的应用。LDO的电源抑制比(PSR)直接影响着输出电压的精度，因此高电源抑制比的LDO也是广泛需求的。
传统的扩大LDO输入电压范围的方法是设计两种LDO主体电路，一种的输入电压为低电压范围，另一种的输入电压为高电压范围，通过额外的选通电路来检测输入电压所在的范围区间，从而切换到相应的LDO主体电路来对输入电压进行处理，然而这样实际上没有提升单一LDO的输入电压范围。这种方法的主要缺点是：当对LDO的带负载能力要求较高时，使用两套LDO主体电路，占用芯片面积很大，这将增加芯片的应用成本。
发明内容
针对上述传统LDO存在的输入电压范围不够宽和占用芯片面积过大的不足之处，本发明提出一种LDO电路，具有较宽的输入电压范围，既可以工作在高输入电压下，也可以工作在低输入电压下；只使用一种LDO主体结构，减少了LDO芯片外围元器件的数目，占用芯片面积小；同时还具备大电流负载下的高电源抑制比，提高了LDO的输出电压精度。
本发明的技术方案为：
一种宽输入电压范围高电源抑制比的LDO，包括误差放大器和功率模块，
所述功率模块包括功率管P7，功率管P7的源极连接输入电压VIN，其漏极输出所述LDO的输出电压VOUT；所述LDO的输出电压VOUT经过分压后得到反馈电压VFB；
所述误差放大器的正向输入端连接所述反馈电压VFB，其负向输入端连接基准电压VREF；
所述LDO还包括预降压模块、耐高压模块和电源抑制比增强模块，
所述预降压模块的输入端连接所述输入电压VIN，其控制端连接所述基准电压VREF，所述预降压模块用于产生低电源电压VDDA为所述耐高压模块和误差放大器供电；
所述耐高压模块的输入端连接所述误差放大器的输出端，将所述误差放大器输出信号的耐压能力提升后输出至所述电源抑制比增强模块的输入端；
所述电源抑制比增强模块由所述输入电压VIN供电，用于提高所述耐高压模块输出信号的电源抑制比，其输出端连接所述功率管P7的栅极。
具体的，所述耐高压模块包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4，
第一PMOS管P1的栅极作为所述耐高压模块的输入端，其源极连接第二PMOS管P2的漏极和第三PMOS管P3的栅极，其漏极连接第三NMOS管N3和第四NMOS管N4的源极并接地GND；
第二PMOS管P2的栅极连接第一偏置电压VB1，其源极连接第三PMOS管P3的源极并连接所述低电源电压VDDA；
第一NMOS管N1的栅极连接第二NMOS管N2的栅极并连接第二偏置电压VB2，其漏极连接第三PMOS管P3的漏极、第三NMOS管N3和第四NMOS管N4的栅极，其源极连接第三NMOS管N3的漏极；
第二NMOS管N2的漏极作为所述耐高压模块的输出端，其源极连接第四NMOS管N4的漏极。
具体的，所述第一NMOS管N1和第二NMOS管N2为NLDMOS。
具体的，所述电源抑制比增强模块包括第四PMOS管P4、第五PMOS管P5和第六PMOS管P6，
第四PMOS管P4的漏极连接第五PMOS管P5的栅极并作为所述电源抑制比增强模块的输入端，其源极连接第六PMOS管P6的源极并连接所述输入电压VIN，其栅极连接第五PMOS管P5的源极和第六PMOS管P6的漏极并作为所述电源抑制比增强模块的输出端；
第五PMOS管P5的漏极接地GND，第六PMOS管P6的栅极连接第三偏置电压VB3。
具体的，所述第四PMOS管P4、第五PMOS管P5和第六PMOS管P6为P型LDMOS管。
具体的，所述功率模块还包括第一电容C1、第二电容C2、第一电阻R1和第二电阻R2，
第一电阻R1和第二电阻R2串联并接在所述功率管P7的漏极和地GND之间，其串联点输出所述反馈电压VFB并通过第二电容C2后连接所述功率管P7的漏极；
第一电容C1接在所述功率管P7的漏极和地GND之间。
具体的，所述功率管P7为PLDMOS。
本发明的工作原理为：利用预降压电路模块对LDO的输入电压VIN进行预处理，使其得到一个可用于低压电路部分供电的低电源电压VDDA，利用低电源电压VDDA给误差放大器和耐高压模块供电以得到高电源抑制比，并通过耐高压模块提高LDO的输入电压范围，同时利用LDO环路内部的电源抑制比增强模块进一步提升LDO在中高频端的电源抑制比，最后利用功率模块对LDO的输入电压VIN进行处理，得到反馈电压VFB控制误差放大器的正向输入端以得到足够的环路增益来提高LDO的输出精度，输出电压VOUT为LDO输出的最终输出电压VOUT。
本发明的有益效果为：本发明提出的LDO，只有一种LDO主体结构，实现了在单一LDO结构下大幅提高LDO可处理的输入电压范围；由于无需选通电路以及高压LDO结构，可以大幅度节省芯片面积，降低芯片的应用成本；同时本发明还具备大电流负载下的高电源抑制比，提高了LDO的输出电压精度。
附图说明
图1为本发明提供的一种宽输入电压范围高电源抑制比的LDO的电路结构框图。
图2为本发明提供的一种宽输入电压范围高电源抑制比的LDO中LDO主体环路的一种电路实现结构示意图。
图3为本发明提供的一种宽输入电压范围高电源抑制比的LDO电路正常工作时输入电压VIN与输出电压VOUT的关系图。
具体实施方式
下面结合实施例和附图对本发明进行详细的描述。
如图1所示是本发明提出的一种宽输入电压范围高电源抑制比的LDO的整体结构示意图，包括预降压模块和LDO主体环路部分，LDO主体环路部分包括误差放大器、功率模块、耐高压模块和电源抑制比增强模块，预降压模块的输入端连接输入电压VIN，其控制端连接基准电压VREF，预降压模块将需要被处理的输入电压VIN进行预处理得到一个可用于低压电路部分供电的低电源电压VDDA，同时降低输入电压VIN中的纹波，提供一个比输入电压VIN更加稳定的低电源电压VDDA，基准电压VREF用于校准产生的低电源电压VDDA，低电源电压VDDA用于为LDO主体环路部分的误差放大器和耐高压模块供电以得到高电源抑制比，LDO主体环路中的电源抑制比增强模块和功率模块的供电电压是输入电压VIN。
误差放大器的正向输入端连接反馈电压VFB，其负向输入端连接基准电压VREF；耐高压模块的输入端连接误差放大器的输出端，其输出端连接电源抑制比增强模块的输入端，通过提高误差放大器输出信号的耐压能力从而提升LDO的输入电压范围；电源抑制比增强模块由输入电压VIN供电，用于提高耐高压模块输出信号的电源抑制比，从而进一步提升LDO在中高频段的电源抑制比；功率模块作为LDO的功率输出级用于对输入电压VIN进行处理，包括功率管P7，功率管P7的源极连接输入电压VIN，其漏极作为LDO的输出端输出LDO的输出电压VOUT，其栅极连接电源抑制比增强模块的输出端；LDO的输出电压VOUT经过分压后产生反馈电压VFB用来控制误差放大器的正向输入端以得到足够的环路增益来提高LDO的输出精度。
如图2所示给出了耐高压模块的一种实现电路结构，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4，第一PMOS管P1的栅极作为耐高压模块的输入端，其源极连接第二PMOS管P2的漏极和第三PMOS管P3的栅极，其漏极连接第三NMOS管N3和第四NMOS管N4的源极并接地GND；第二PMOS管P2的栅极连接第一偏置电压VB1，其源极连接第三PMOS管P3的源极并连接低电源电压VDDA；第一NMOS管N1的栅极连接第二NMOS管N2的栅极并连接第二偏置电压VB2，其漏极连接第三PMOS管P3的漏极、第三NMOS管N3和第四NMOS管N4的栅极，其源极连接第三NMOS管N3的漏极；第二NMOS管N2的漏极作为耐高压模块的输出端，其源极连接第四NMOS管N4的漏极。
一些实施例中第一NMOS管N1、第二NMOS管N2均为NLDMOS，第一PMOS管P1和第二PMOS管P2构成一个一级源极跟随器，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4构成一个共栅共源电流镜，通过电流镜实现将误差放大器输出的电压信号转换为电流信号从而达到承受高压的目的。
电源抑制比增强模块的一种实现形式如图2所示，包括第四PMOS管P4、第五PMOS管P5和第六PMOS管P6，第四PMOS管P4的漏极连接第五PMOS管P5的栅极并作为电源抑制比增强模块的输入端，其源极连接第六PMOS管P6的源极并连接输入电压VIN，其栅极连接第五PMOS管P5的源极和第六PMOS管P6的漏极并作为电源抑制比增强模块的输出端；第五PMOS管P5的漏极接地GND，第六PMOS管P6的栅极连接第三偏置电压VB3。
一些实施例中第四PMOS管P4、第五PMOS管P5和第六PMOS管P6为P型LDMOS管。其中第四PMOS管P4为一个带源极跟随器的二极管接法的PMOS管，在输入电压VIN的信号频率较高时，输入电压VIN与C点(即电源抑制比增强模块的输出端)电压变化一致，从而功率管P7的漏极电流不发生变化，输出电压VOUT保持稳定，故而可以提高LDO的电源抑制比。第一偏置电压VB1、第二偏置电压VB2和第三偏置电压VB3均为外部给定的固定偏置电位。
功率模块的一种实现结构如图2所示，包括功率管P7、第一电容C1、第二电容C2、第一电阻R1和第二电阻R2，功率管P7为PMOS管，一些实施例中功率管P7为PLDMOS，功率管P7的栅极连接电源抑制比增强模块的输出端，其源极连接输入电压VIN，其漏极输出LDO的输出电压VOUT；第一电阻R1和第二电阻R2串联并接在功率管P7的漏极和地GND之间，其串联点输出反馈电压VFB并通过第二电容C2后连接功率管P7的漏极；第一电容C1接在功率管P7的漏极和地GND之间。
第一电阻R1和第二电阻R2采样输出电压VOUT的值得到反馈电压VFB，并将反馈电压VFB反馈至误差放大器的正向输入端，与基准电压VREF相比较，得到的差分信号经过误差放大器放大后从A点(即误差放大器的输出端)输出至耐高压模块。
图3为本发明提供的宽输入电压范围高电源抑制比的LDO正常工作时输出电压VOUT随输入电压VIN变化的关系图，当LDO正常工作时，输入电压VIN从2.5V到9.4V线性变化的过程中，LDO的输出电压VOUT始终保持稳定。
根据以上说明，本实施例中的LDO电路结构，实现了在单一LDO结构下大幅提高LDO可处理的输入电压范围，由于无需选通电路以及高压LDO结构，减少了LDO芯片的外围元器件数目，因此可以大幅度节省芯片面积，降低芯片的应用成本；输入电压范围为2.5V到9.4V，可以在低电源电压下工作，也可以在高电源电压下工作；另外利用LDO环路内部的电源抑制比增强模块进一步提升了LDO在中高频端的电源抑制比。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其他各种具体变形和组合，这些变形和组合仍然在本发明的保护范围之内。

Claims (7)

1.一种宽输入电压范围高电源抑制比的LDO，包括误差放大器和功率模块，
所述功率模块包括功率管(P7)，功率管(P7)的源极连接输入电压(VIN)，其漏极输出所述LDO的输出电压(VOUT)；所述LDO的输出电压(VOUT)经过分压后得到反馈电压(VFB)；
所述误差放大器的正向输入端连接所述反馈电压(VFB)，其负向输入端连接基准电压(VREF)；
其特征在于，所述LDO还包括预降压模块、耐高压模块和电源抑制比增强模块，
所述预降压模块的输入端连接所述输入电压(VIN)，其控制端连接所述基准电压(VREF)，所述预降压模块用于产生低电源电压(VDDA)为所述耐高压模块和误差放大器供电；
所述耐高压模块的输入端连接所述误差放大器的输出端，将所述误差放大器输出信号的耐压能力提升后输出至所述电源抑制比增强模块的输入端；
所述电源抑制比增强模块由所述输入电压(VIN)供电，用于提高所述耐高压模块输出信号的电源抑制比，其输出端连接所述功率管(P7)的栅极。
2.根据权利要求1所述的宽输入电压范围高电源抑制比的LDO，其特征在于，所述耐高压模块包括第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)和第四NMOS管(N4)，
第一PMOS管(P1)的栅极作为所述耐高压模块的输入端，其源极连接第二PMOS管(P2)的漏极和第三PMOS管(P3)的栅极，其漏极连接第三NMOS管(N3)和第四NMOS管(N4)的源极并接地(GND)；
第二PMOS管(P2)的栅极连接第一偏置电压(VB1)，其源极连接第三PMOS管(P3)的源极并连接所述低电源电压(VDDA)；
第一NMOS管(N1)的栅极连接第二NMOS管(N2)的栅极并连接第二偏置电压(VB2)，其漏极连接第三PMOS管(P3)的漏极、第三NMOS管(N3)和第四NMOS管(N4)的栅极，其源极连接第三NMOS管(N3)的漏极；
第二NMOS管(N2)的漏极作为所述耐高压模块的输出端，其源极连接第四NMOS管(N4)的漏极。
3.根据权利要求2所述的宽输入电压范围高电源抑制比的LDO，其特征在于，所述第一NMOS管(N1)和第二NMOS管(N2)为NLDMOS。
4.根据权利要求1所述的宽输入电压范围高电源抑制比的LDO，其特征在于，所述电源抑制比增强模块包括第四PMOS管(P4)、第五PMOS管(P5)和第六PMOS管(P6)，
第四PMOS管(P4)的漏极连接第五PMOS管(P5)的栅极并作为所述电源抑制比增强模块的输入端，其源极连接第六PMOS管(P6)的源极并连接所述输入电压(VIN)，其栅极连接第五PMOS管(P5)的源极和第六PMOS管(P6)的漏极并作为所述电源抑制比增强模块的输出端；
第五PMOS管(P5)的漏极接地(GND)，第六PMOS管(P6)的栅极连接第三偏置电压(VB3)。
5.根据权利要求4所述的宽输入电压范围高电源抑制比的LDO，其特征在于，所述第四PMOS管(P4)、第五PMOS管(P5)和第六PMOS管(P6)为P型LDMOS管。
6.根据权利要求1所述的宽输入电压范围高电源抑制比的LDO，其特征在于，所述功率模块还包括第一电容(C1)、第二电容(C2)、第一电阻(R1)和第二电阻(R2)，
第一电阻(R1)和第二电阻(R2)串联并接在所述功率管(P7)的漏极和地(GND)之间，其串联点输出所述反馈电压(VFB)并通过第二电容(C2)后连接所述功率管(P7)的漏极；
第一电容(C1)接在所述功率管(P7)的漏极和地(GND)之间。
7.根据权利要求1所述的宽输入电压范围高电源抑制比的LDO，其特征在于，所述功率管(P7)为PLDMOS。
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