CN108231577B - 晶片的制造方法 - Google Patents

晶片的制造方法 Download PDF

Info

Publication number
CN108231577B
CN108231577B CN201711257763.4A CN201711257763A CN108231577B CN 108231577 B CN108231577 B CN 108231577B CN 201711257763 A CN201711257763 A CN 201711257763A CN 108231577 B CN108231577 B CN 108231577B
Authority
CN
China
Prior art keywords
wafer
holding
back surface
grinding
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711257763.4A
Other languages
English (en)
Other versions
CN108231577A (zh
Inventor
松崎荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Publication of CN108231577A publication Critical patent/CN108231577A/zh
Application granted granted Critical
Publication of CN108231577B publication Critical patent/CN108231577B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Plasma & Fusion (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

提供晶片的制造方法,能够以短时间制造具有去疵层的晶片。该晶片的制造方法对在正面侧具有器件的晶片进行加工而制造在背面侧具有去疵层的晶片,该晶片的制造方法包含如下的步骤:保持步骤,隔着粘贴于正面上的保护部件而利用具有呈凸状弯曲的保持面的保持工作台的保持面对晶片进行保持;以及去疵层形成步骤,在保持步骤之后,使将氩气等离子化而得的氩离子与沿着保持面的形状呈凸状弯曲的晶片的背面侧碰撞,从而在晶片的背面侧形成去疵层。

Description

晶片的制造方法
技术领域
本发明涉及晶片的制造方法,用于制造具有去疵层的晶片。
背景技术
为了使组装至各种电子设备等的器件芯片小型化、轻量化,将分割成器件芯片之前的晶片加工得较薄的机会增加。例如,使多个磨粒分散在结合材料中而成的磨具工具旋转,使其与晶片的任意面接触,从而能够对该晶片进行磨削而变薄。另一方面,当使用上述那样的磨具工具对晶片进行磨削时,磨削痕、磨削应变残留于被磨削面,晶片的抗折强度会降低。
因此,在对晶片进行了磨削之后,利用研磨(例如化学机械研磨)或蚀刻(例如等离子蚀刻)等方法将残留于被磨削面的磨削痕、磨削应变去除。但是,当将磨削痕、磨削应变完全去除时,对给器件带来不良影响的金属等进行捕集的去疵效果也会消失。其结果是,容易损害器件的功能。
为了克服该问题,提出了下述方法:将晶片的被磨削面暴露于由惰性气体生成的等离子体(特别是离子)中,在被磨削面上形成微细的凹凸而再次获得去疵效果(例如,参照专利文献1)。在该方法中,使用与以去除磨削痕、磨削应变为目的的蚀刻相比低频率的交流电。这是因为,当使用频率高的交流电时,质量大的离子不会充分追随交流电的频率,无法获得适合晶片加工的离子的移动量(振幅)。
专利文献1:日本特开2010-177430号公报
如上所述,当在晶片的被磨削面上形成具有去疵效果的微细的凹凸(以下称为去疵层)时,期望将交流电的频率抑制到低至能够确保离子的移动量的程度。另一方面,当交流电的频率变得过低时,所生成的等离子体(离子)的密度也变低,从而晶片的加工需要较长的时间。
发明内容
本发明是鉴于该问题而完成的,其目的在于提供一种晶片的制造方法,能够以短时间制造具有去疵层的晶片。
根据本发明的一个方式,提供晶片的制造方法,对在正面侧具有器件的晶片进行加工而制造在背面侧具有去疵层的晶片,其特征在于,该晶片的制造方法具有如下的步骤:保持步骤,隔着粘贴于该正面上的保护部件而利用具有呈凸状弯曲的保持面的保持工作台的该保持面对晶片进行保持;以及去疵层形成步骤,在该保持步骤之后,使将氩气等离子化而得的氩离子与沿着该保持面的形状呈凸状弯曲的晶片的该背面侧碰撞,从而在晶片的该背面侧形成去疵层。
在本发明的一个方式中,优选该晶片的制造方法还具有如下的蚀刻步骤:在该去疵层形成步骤之前,提供第一频率的交流电而使第一气体等离子化,从而对晶片的该背面进行等离子蚀刻而将该背面的磨削痕或磨削应变去除,在该去疵层形成步骤中,按照使该第一频率的交流电与低于该第一频率的第二频率的交流电重叠的方式进行提供,使将该氩气等离子化而得的氩离子与晶片的该背面碰撞,从而在晶片的该背面侧形成去疵层。
在本发明的一个方式的晶片的制造方法中,使氩离子与沿着保持工作台的保持面的形状呈凸状弯曲的晶片的背面侧碰撞,因此构成晶片的原子的原子间距离被拉长,与背面侧碰撞的氩离子容易进入晶片的内部。由此,能够在短时间内形成去疵层。即,能够以短时间制造具有去疵层的晶片。
附图说明
图1的(A)是示意性示出晶片的结构例的立体图,图1的(B)是示意性示出在晶片上粘贴保护部件的情况的立体图。
图2是用于对磨削步骤进行说明的局部剖视侧视图。
图3是示意性示出等离子处理装置的结构例的图。
图4的(A)是用于对保持步骤进行说明的局部剖视侧视图,图4的(B)是用于对蚀刻步骤进行说明的局部剖视侧视图,图4的(C)是用于对去疵层形成步骤进行说明的局部剖视侧视图。
标号说明
11:晶片;11a:正面;11b:背面;11c:去疵层;13:分割预定线(间隔道);15:器件;21:保护部件;21a:正面;21b:背面;31:等离子体(自由基、离子等);33:氩离子;2:磨削装置;4:卡盘工作台;4a:保持面;6:磨削单元;8:主轴;10:安装座;12:磨削磨轮;14:磨轮基台;16:磨削磨具;22:等离子处理装置;24:空间;26:腔室;26a:侧壁;26b:底壁;26c:上壁;28:开口;30:遮板;32:开闭机构;34:排气口;36:排气单元;38:下部电极单元;40:上部电极单元;42:保持工作台;44:支柱;46:开口;48:绝缘件;50、52:交流电源;54:吸引路;56:吸引源;58:绝缘件;60:电极;62:冷却流路;64:制冷剂导入路;66:循环单元;68:制冷剂排出路;70:支柱;72:气体提供板;74:开口;76:绝缘件;78:升降机构;80:支承臂;82:气体提供口;84:气体提供路;86、88:气体提供源。
具体实施方式
参照附图,对本发明的一个方式的实施方式进行说明。本实施方式的晶片的制造方法包含磨削步骤(参照图2)、保持步骤(参照图4的(A))、蚀刻步骤(参照图4的(B))以及去疵层形成步骤(参照图4的(C))。
在磨削步骤中,对在正面侧具有器件的晶片的背面侧进行磨削,使该晶片薄至规定的厚度。在保持步骤中,隔着粘贴于晶片的正面侧的保护部件而利用保持工作台的呈凸状弯曲的保持面对晶片进行保持。在蚀刻步骤中,提供第一频率的交流电而使第一气体等离子化,从而对晶片的背面进行等离子蚀刻而将磨削痕或磨削应变去除。
在去疵层形成步骤中,使第一频率的交流电与低于第一频率的第二频率的交流电重叠而得的稀有气体(18族元素)的离子与沿着保持面的形状呈凸状弯曲的晶片的背面侧碰撞,从而形成具有去疵功能的去疵层。以下,对本实施方式的晶片的制造方法进行详细说明。
图1的(A)是示意性示出本实施方式中使用的晶片11的结构例的立体图。如图1的(A)所示,晶片11使用硅(Si)等半导体材料形成为圆盘状,其正面11a侧例如分成中央的器件区域和围绕器件区域的外周剩余区域。器件区域由呈格子状排列的切断预定线(间隔道)13进一步划分为多个区域,在各区域形成有IC(Integrated Circuit,集成电路)、存储器等器件15。
另外,在本实施方式中,使用由硅等半导体材料形成的圆盘状的晶片11,但对于晶片11的材质、形状、构造、大小等没有限制。例如也可以使用由其他半导体、陶瓷、树脂、金属等材料形成的基板作为晶片11。同样地,对器件15的种类、数量、大小、配置等也没有限制。
在实施本实施方式的晶片的制造方法之前,预先在上述的晶片11的正面11a侧粘贴保护部件。图1的(B)是示意性示出在晶片11上粘贴保护部件21的情况的立体图。保护部件21例如是具有与晶片11大致相同的形状的树脂制的膜(带)等,在其正面21a侧设置有具有粘接力的浆糊层。
因此,如图1的(B)所示,通过使保护部件21的正面21a侧与晶片11的正面11a侧密合,能够将保护部件21粘贴于晶片11的正面11a侧。这样,通过将保护部件21粘贴于晶片11的正面11a侧,能够缓和之后的各步骤中施加的冲击等,能够防止晶片11(特别是器件15)的破损。
在将保护部件21粘贴于晶片11的正面11a侧之后,进行磨削步骤,对该晶片11的背面11b侧进行磨削,使晶片11薄至规定的厚度。图2是用于对磨削步骤进行说明的局部剖视侧视图。磨削步骤例如使用图2所示的磨削装置2来进行。
磨削装置2具有用于对晶片11进行吸引、保持的卡盘工作台4。卡盘工作台4与电动机等旋转驱动源(未图示)连结,绕与铅垂方向大致平行的旋转轴进行旋转。另外,在卡盘工作台4的下方设置有移动机构(未图示),卡盘工作台4通过该移动机构在水平方向上移动。
卡盘工作台4的上表面的一部分作为对晶片11的正面11a侧(保护部件21侧)等进行吸引、保持的保持面4a。保持面4a经由形成于卡盘工作台4的内部的吸引路(未图示)等而与吸引源(未图示)连接。使吸引源的负压作用于保持面4a,从而晶片11被吸引、保持于卡盘工作台4。另外,可以使用利用电或机械式的其他方法对晶片11进行保持的卡盘工作台来代替该卡盘工作台4。
在卡盘工作台4的上方配置有磨削单元6。磨削单元6具有被升降机构(未图示)支承的主轴壳体(未图示)。在主轴壳体中收纳有主轴8,在主轴8的下端部固定有圆盘状的安装座10。
在安装座10的下表面上安装有与安装座10大致相同直径的磨削磨轮12。磨削磨轮12具有由不锈钢、铝等金属材料形成的磨轮基台14。在磨轮基台14的下表面上呈环状排列有多个磨削磨具16,它们是利用树脂等结合材料固定金刚石等磨粒而成的。
在主轴8的上端侧(基端侧)连结有电动机等旋转驱动源(未图示),磨削磨轮12通过由该旋转驱动源产生的力而绕与铅垂方向大致平行的旋转轴进行旋转。在磨削单元6的内部或附近配置有用于对晶片11等提供纯水等磨削液的喷嘴(未图示)。
在磨削步骤中,首先使粘贴于晶片11的保护部件21的背面21b与卡盘工作台4的保持面4a接触并作用吸引源的负压。由此,晶片11在背面11b侧向上方露出的状态下保持于卡盘工作台4。
接着,使卡盘工作台4移动至磨削单元6的下方。然后,如图2所示,分别使卡盘工作台4和磨削磨轮12旋转,一边将磨削液提供至晶片11的背面11b等一边使主轴壳体(主轴8、磨削磨轮12)下降。
对主轴壳体的下降速度在磨削磨具16的下表面适当地按压在晶片11的背面11b侧的范围内进行调整。由此,能够对背面11b侧进行磨削而使晶片11变薄。当使晶片11薄至期望的厚度时,磨削步骤结束。
在磨削步骤之后,进行保持步骤,利用保持工作台的呈凸状弯曲的保持面对晶片进行保持。图3是示意性示出保持步骤等中使用的等离子处理装置22的结构例的图。另外,在本实施方式中,对使用电容耦合型的等离子处理装置22的例子进行说明,但也可以使用感应耦合型和其他等离子处理装置。
如图3所示,等离子处理装置22具有在内部形成了处理用空间24的腔室26。在腔室26的侧壁26a上形成有用于对晶片11进行搬入、搬出的开口28。在开口28的外部安装有用于将开口28关闭的遮板30。
在遮板30的下方设置有开闭机构32,遮板30通过该开闭机构32而进行上下移动。利用开闭机构32使遮板30向下方移动而将开口28打开,从而能够通过开口28将晶片11搬入至腔室26的空间24中、或者将晶片11从腔室26的空间24搬出。
在腔室26的底壁26b上形成有排气口34。该排气口34与真空泵等排气单元36连接。在腔室26的空间24中下部电极单元38和上部电极单元40配置成对置。下部电极单元38包含:支柱42;和设置在支柱42的上端的圆盘状的保持工作台44。支柱42插入至形成于腔室26的底壁26b的开口46中。
在底壁26b与支柱42之间设置有绝缘件48,腔室26与下部电极单元38通过该绝缘件48进行绝缘。另外,下部电极单元38(支柱42)在腔室26的外部与例如两种交流电源50、52连接。
交流电源50向下部电极单元38提供第一频率的交流电(高频电)。第一频率例如是在13.56MHz~60MHz的范围内选择的任意的频率,具体而言为13.56MHz、27MHz、40MHz、60MHz等。
另一方面,交流电源52向下部电极单元38提供低于第一频率的第二频率的交流电(高频电)。第二频率例如是在400kHz~2MHz的范围内选择的任意的频率,具体而言为400kHz、800kHz、1MHz、2MHz等。
这些交流电源50、52构成为以至少两种方式对下部电极单元38提供交流电。在第一方式中,从交流电源50对下部电极单元38供电,不从交流电源52对下部电极单元38供电。另一方面,在第二方式中,从交流电源50、52这二者对下部电极单元38供电。即,按照使第一频率的交流电与第二频率的交流电重叠的方式进行提供。
保持工作台44的上表面的一部分作为用于对晶片11的正面11a侧(保护部件21侧)进行保持的保持面44a(参照图4的(A)等)。该保持面44a弯曲成向上凸的形状(凸状)。具体而言,例如相对于与晶片11的外周缘对应的保持面44a的周缘部,与晶片11的中心对应的保持面44a的中央部的高度为2mm~20mm、优选为8mm~12mm、典型为10mm左右。由此,如后所述,能够在短时间形成去疵层。
另外,在保持面44a上设置有多个吸引口44b(参照图4的(A)等),该吸引口44b经由形成于下部电极单元38的内部的吸引路54等而与吸引源56连接。使吸引源56的负压作用于吸引口44b,从而晶片11被吸引、保持于保持面44a。
在保持工作台44的上表面侧设置有构成保持面44a的一部分的绝缘件58。在绝缘件58的内部埋入多个电极60。例如通过向该电极60供电,在各电极60与晶片11之间产生电力(典型地为静电引力),从而能够对晶片11进行吸附、保持。在将腔室26的空间24减压的情况下,无法利用吸引源56的负压对晶片11进行保持,因此使用该电力对晶片11进行保持。
另外,在保持工作台44的内部形成有冷却流路62。冷却流路62的一端经由形成于支柱42的内部的制冷剂提供路64而与循环单元66连接,冷却流路62的另一端经由形成于支柱42的内部的制冷剂排出路68而与循环单元66连接。当使该循环单元66进行动作时,制冷剂依次流过制冷剂提供路64、冷却流路62、制冷剂排出路68而对保持工作台44进行制冷。
另一方面,上部电极单元40包含:支柱70;和设置在支柱70的下端的圆盘状的气体提供板72。支柱70插入至形成于腔室26的上壁26c的开口74中。在上壁26c与支柱70之间配置有绝缘件76,腔室26与上部电极单元40通过该绝缘件76进行绝缘。
上部电极单元40接地。另外,在支柱70的上端部连接有升降机构78的支承臂80。上部电极单元40通过该升降机构78进行上下移动。在气体提供板72的下表面上形成有多个气体提供口82。气体提供口82经由形成于支柱70的内部的气体提供路84而与例如两种气体提供源86、88连接。
从气体提供源86提供适合晶片11的蚀刻的第一气体。在晶片11由硅形成的情况下,作为第一气体,例如可以使用以六氟化硫(SF6)、四氟化碳(CF4)等为代表的氟系的气体。另一方面,从气体提供源88提供适合形成去疵层的第二气体。作为第二气体,例如可以使用以氦(He)、氖(Ne)、氩(Ar)为代表的稀有气体。
图4的(A)是用于对保持步骤进行说明的局部剖视侧视图。在保持步骤中,首先,通过开闭机构32使遮板30向下方移动,将开口28打开。接着,通过开口28而将晶片11搬入至腔室26内的空间24,并载置于保持工作台44的保持面44a上。具体而言,使粘贴于晶片11的保护部件21的背面21b与保持面44a接触。另外,在晶片11的搬入时,可以预先使上部电极单元40上升,从而确保用于将晶片11搬入的空间。
然后,例如通过使吸引源56的负压作用于保持面44a而向电极60供电。由此,晶片11在磨削后的背面11b侧向上方露出的状态下保持于保持工作台44上。如上所述,保持面44a呈凸状弯曲,因此由该保持面44a保持的晶片11也沿着保持面44a的形状呈凸状弯曲。另外,在利用保持面44a对晶片11进行保持之后,可以将吸引源56的负压阻断。
在保持步骤之后,进行蚀刻步骤,将残留于磨削后的晶片11的背面11b的磨削痕、磨削应变去除。图4的(B)是用于对蚀刻步骤进行说明的局部剖视侧视图。在蚀刻步骤中,首先,通过开闭机构32使遮板30向上方移动,将开口28关闭。由此,使空间24密闭。
接着,使排气单元36进行动作而将空间24减压。另外,利用升降机构78使上部电极单元40下降,对下部电极单元38与上部电极单元40之间的距离进行调整。在该状态下,当一边以规定的流量从气体提供源86提供第一气体一边从交流电源50对下部电极单元38提供第一频率的交流电时,在下部电极单元38与上部电极单元40之间产生电位差,从而第一气体被等离子化。
该蚀刻步骤的条件例如如下所述。
第一气体:六氟化硫(SF6)
晶片的上表面(背面)与气体提供板的下表面之间的距离:10mm
交流电:100W~5KW
交流电的频率:13.56MHz
腔室内的压力:1Pa~200Pa
处理的时间:10秒~10分钟
由此,使由六氟化硫(第一气体)生成的等离子体(自由基、离子等)31作用于晶片11的背面11b,能够将残留于该背面11b的磨削痕、磨削应变去除。其结果是,晶片11的抗折强度提高。其中,上述条件可根据晶片11的材质、背面11b所要求的品质等进行适当变更。例如可以一并提供第二气体或氮气、氧气、氢气等。
在蚀刻步骤之后,进行去疵层形成步骤,在晶片11的背面11b侧形成具有去疵功能的去疵层。图4的(C)是用于对去疵层形成步骤进行说明的局部剖视侧视图。在去疵层形成步骤中,首先,停止由气体提供源86提供第一气体,然后开始从气体提供源88提供第二气体。由此,腔室26的空间24充满第二气体。
另外,利用升降机构78使上部电极单元40上升,将下部电极单元38与上部电极单元40之间的距离调整成比蚀刻步骤中的距离大。在该状态下,当从交流电源50、52这二者对下部电极单元38提供交流电时,在下部电极单元38与上部电极单元40之间产生电位差,第二气体被等离子化。
该去疵层形成步骤的条件例如如下所述。
第二气体:氩(Ar)
晶片的上表面(背面)与气体提供板的下表面之间的距离:50mm~100mm
第一交流电:100W~5KW
第一交流电的频率:13.56MHz
第二交流电:100W~5KW
第二交流电的频率:2MHz
腔室内的压力:1Pa~800Pa
处理的时间:10秒~10分钟
由此,使将氩气等离子化而得的氩离子33与晶片11的背面11b碰撞,能够形成包含微细的凹凸的去疵层11c。通常当提高交流电的频率时,容易生成高密度的等离子体(离子)。但是,在该情况下,质量大的离子不充分追随交流电的频率,无法得到适合晶片11的加工的离子的移动量(振幅)。
与此相对,在本实施方式的晶片的制造方法中,按照使高频率的交流电与低频率的交流电重叠的方式进行提供,因此能够一边通过高频率的交流电生成密度高的等离子体(离子)一边通过低频率的交流电使离子适当地移动。由此,使氩离子33适当地与晶片11的背面11b碰撞,能够形成用于对成为器件15的污染的原因的金属等进行捕集的去疵层11c。
另外,在本实施方式中,利用呈凸状弯曲的保持面44a对晶片11的正面11a侧进行保持,从而使晶片11沿着保持面44a的形状弯曲。由此,构成晶片11的背面11b侧的原子的原子间距离被拉长,氩离子33容易进入晶片11的内部。由此,能够在短时间形成去疵层11c。
另外,在去疵层形成步骤之后,停止提供交流电和第二气体(在本实施方式中为氩气),然后将遮板30打开,通过开口28而将晶片11搬出至腔室26外即可。由此,完成在正面11a侧具有器件15、在背面11b侧具有去疵层11c的晶片11。
如上所述,在本实施方式的晶片的制造方法中,使氩离子33与沿着保持工作台44的保持面44a的形状呈凸状弯曲的晶片11的背面11b侧碰撞,因此构成晶片11的原子的原子间距离被拉长,与背面11b侧碰撞的氩离子33容易进入晶片11的内部。由此,能够在短时间形成去疵层11c。即,能够以短时间制造具有去疵层11c的晶片11。
另外,本发明不限于上述实施方式的记载,可以进行各种变更并实施。例如在上述实施方式中,为了去除磨削痕、磨削应变而进行对晶片11的背面11b进行等离子蚀刻的蚀刻步骤,但本发明不限于该方式。例如可以进行对晶片11的背面11b进行研磨(例如化学机械研磨)而去除磨削痕、磨削应变的研磨步骤来代替蚀刻步骤。
除此之外,上述实施方式的构造、方法等只要不脱离本发明的目的的范围,则可以进行适当变更并实施。

Claims (2)

1.一种晶片的制造方法,对在正面侧具有器件的晶片进行加工而制造在背面侧具有去疵层的晶片,其特征在于,该晶片的制造方法具有如下的步骤:
保持步骤,隔着粘贴于该正面上的保护部件而利用具有呈凸状弯曲的保持面的保持工作台的该保持面对晶片进行保持;以及
去疵层形成步骤,在该保持步骤之后,使将氩气等离子化而得的氩离子与沿着该保持面的形状呈凸状弯曲的晶片的该背面侧碰撞,从而在晶片的该背面侧形成去疵层。
2.根据权利要求1所述的晶片的制造方法,其特征在于,
该晶片的制造方法还具有如下的蚀刻步骤:在该去疵层形成步骤之前,提供第一频率的交流电而使第一气体等离子化,从而对晶片的该背面进行等离子蚀刻而将该背面的磨削痕或磨削应变去除,
在该去疵层形成步骤中,按照使该第一频率的交流电与低于该第一频率的第二频率的交流电重叠的方式进行提供,使将该氩气等离子化而得的氩离子与晶片的该背面碰撞,从而在晶片的该背面侧形成去疵层。
CN201711257763.4A 2016-12-09 2017-12-04 晶片的制造方法 Active CN108231577B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-239245 2016-12-09
JP2016239245A JP6746230B2 (ja) 2016-12-09 2016-12-09 ウェーハの製造方法

Publications (2)

Publication Number Publication Date
CN108231577A CN108231577A (zh) 2018-06-29
CN108231577B true CN108231577B (zh) 2022-10-11

Family

ID=62633058

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711257763.4A Active CN108231577B (zh) 2016-12-09 2017-12-04 晶片的制造方法

Country Status (4)

Country Link
JP (1) JP6746230B2 (zh)
KR (1) KR20180066852A (zh)
CN (1) CN108231577B (zh)
TW (1) TW201826369A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7304708B2 (ja) * 2019-02-15 2023-07-07 株式会社ディスコ ウェーハの加工方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4931135A (en) * 1987-12-25 1990-06-05 Tokyo Electron Limited Etching method and etching apparatus
JPH0461325A (ja) * 1990-06-29 1992-02-27 Tokyo Electron Ltd 処理装置
JPH06204179A (ja) * 1992-10-27 1994-07-22 Tokyo Electron Ltd プラズマ処理方法
JP2000288881A (ja) * 1999-04-06 2000-10-17 Disco Abrasive Syst Ltd 研削装置及び研削方法
JP2009141176A (ja) * 2007-12-07 2009-06-25 Disco Abrasive Syst Ltd ウェーハの研削方法
JP2012084780A (ja) * 2010-10-14 2012-04-26 Renesas Electronics Corp 半導体装置の製造方法
JP2016207874A (ja) * 2015-04-24 2016-12-08 株式会社ディスコ ウエーハの加工方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120133A (en) * 1980-02-26 1981-09-21 Nippon Telegr & Teleph Corp <Ntt> Gettering process method using the bending of substrate
JP3220619B2 (ja) * 1995-05-24 2001-10-22 松下電器産業株式会社 ガス伝熱プラズマ処理装置
JP5331500B2 (ja) * 2009-01-29 2013-10-30 株式会社ディスコ ウエーハの処理方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4931135A (en) * 1987-12-25 1990-06-05 Tokyo Electron Limited Etching method and etching apparatus
JPH0461325A (ja) * 1990-06-29 1992-02-27 Tokyo Electron Ltd 処理装置
JPH06204179A (ja) * 1992-10-27 1994-07-22 Tokyo Electron Ltd プラズマ処理方法
JP2000288881A (ja) * 1999-04-06 2000-10-17 Disco Abrasive Syst Ltd 研削装置及び研削方法
JP2009141176A (ja) * 2007-12-07 2009-06-25 Disco Abrasive Syst Ltd ウェーハの研削方法
JP2012084780A (ja) * 2010-10-14 2012-04-26 Renesas Electronics Corp 半導体装置の製造方法
JP2016207874A (ja) * 2015-04-24 2016-12-08 株式会社ディスコ ウエーハの加工方法

Also Published As

Publication number Publication date
KR20180066852A (ko) 2018-06-19
JP6746230B2 (ja) 2020-08-26
CN108231577A (zh) 2018-06-29
JP2018098286A (ja) 2018-06-21
TW201826369A (zh) 2018-07-16

Similar Documents

Publication Publication Date Title
JP5331500B2 (ja) ウエーハの処理方法
JP4647228B2 (ja) ウェーハの加工方法
KR20180105571A (ko) 웨이퍼의 가공 방법
US10790193B2 (en) Wafer processing method
JP2009043992A (ja) ウエーハの加工方法
TW201643957A (zh) 晶圓的分割方法
JP2006303077A (ja) 半導体チップの製造方法
TWI700726B (zh) 電漿蝕刻裝置
JP4523252B2 (ja) 半導体ウエーハの加工方法および加工装置
US10790192B2 (en) Wafer processing method
CN108231577B (zh) 晶片的制造方法
JP2004247443A (ja) 半導体ウエーハの加工方法
JP4227865B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
US11456213B2 (en) Processing method of wafer
JP6521815B2 (ja) 被加工物の加工方法
JP7229631B2 (ja) ウェーハの加工方法
JP7353712B2 (ja) ウェーハの加工方法
JP6509636B2 (ja) ゲッタリング層形成方法
KR102721337B1 (ko) 웨이퍼의 가공 방법
KR102721338B1 (ko) 웨이퍼의 가공 방법
JP3624905B2 (ja) プラズマエッチング装置およびプラズマエッチング方法
JP2015159257A (ja) 加工方法および加工装置並びに該加工方法又は該加工装置により加工された加工物
JP2005094045A (ja) プラズマエッチング装置およびプラズマエッチング方法
JP2003151964A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant