CN108155239B - 垂直双扩散金属氧化物晶体管及其制作方法 - Google Patents

垂直双扩散金属氧化物晶体管及其制作方法 Download PDF

Info

Publication number
CN108155239B
CN108155239B CN201711396268.1A CN201711396268A CN108155239B CN 108155239 B CN108155239 B CN 108155239B CN 201711396268 A CN201711396268 A CN 201711396268A CN 108155239 B CN108155239 B CN 108155239B
Authority
CN
China
Prior art keywords
type
polysilicon
range
gate oxide
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201711396268.1A
Other languages
English (en)
Other versions
CN108155239A (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Qinglian Optoelectronic Technology Research Institute Co., Ltd
Original Assignee
Nanjing Lishui Hi Tech Venture Capital Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Lishui Hi Tech Venture Capital Management Co Ltd filed Critical Nanjing Lishui Hi Tech Venture Capital Management Co Ltd
Priority to CN201711396268.1A priority Critical patent/CN108155239B/zh
Publication of CN108155239A publication Critical patent/CN108155239A/zh
Application granted granted Critical
Publication of CN108155239B publication Critical patent/CN108155239B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors

Abstract

一种垂直双扩散金属氧化物晶体管的制作方法包括以下步骤:提供N型衬底,在所述N型衬底上依序形成N型外延层、栅氧化层、第一多晶硅、氮化硅侧墙;在所述第一多晶硅顶部、所述氮化硅侧墙上、所述栅氧化层侧壁及所述P型体区表面形成第二多晶硅;对所述第二多晶硅进行热处理,使得所述第二多晶硅内的N型杂质扩散到所述P型体区表面,从而在所述P型体区表面形成N型源区,并且所述第二多晶硅被氧化成为二氧化硅;形成贯穿所述开口处的二氧化硅、所述N型源区并延伸至所述P型体区中的接触孔;在所述二氧化硅远离所述第一多晶硅的一侧形成正面金属以及在所述N型衬底远离所述N型外延层一侧形成背面金属。

Description

垂直双扩散金属氧化物晶体管及其制作方法
【技术领域】
本发明涉及半导体制造工艺技术领域,特别地,涉及一种垂直双扩散金属氧化物晶体管及其制作方法。
【背景技术】
垂直双扩散场效应晶体管(VDMOS)的漏源两极分别在器件的两侧,使电流在器件内部垂直流通,增加了电流密度,改善了额定电流,单位面积的导通电阻也较小,是一种用途非常广泛的功率器件。
然而,现有垂直双扩散场效应晶体管存在一定工艺较为复杂、成本较高等问题,因此,垂直双扩散场效应晶体管在制造流程简化、降低成本方面,仍有一定的优化空间。
【发明内容】
本发明的其中一个目的在于为解决上述至少一个技术问题而提供一种垂直双扩散金属氧化物晶体管及其制作方法。
一种垂直双扩散金属氧化物晶体管的制作方法,其包括以下步骤:
提供N型衬底,在所述N型衬底上依序形成N型外延层、栅氧化层及第一多晶硅;
对所述第一多晶硅进行光刻与刻蚀,从而形成贯穿所述第一多晶硅且对应所述栅氧化层的两个开口;
利用所述两个开口进行P型离子注入及驱入,使得所述N型外延层邻近所述栅氧化层的表面对应所述两个开口的位置分别形成P型体区;
在所述开口处的栅氧化层上及所述第一多晶硅上形成氮化硅;
对所述氮化硅进行刻蚀,从去除所述第一多晶硅上及所述P型体区上的氮化硅以及所述开口下方的部分栅氧化层,所述第一多晶硅侧壁的氮化硅侧墙被保留;
在所述第一多晶硅顶部、所述氮化硅侧墙上、所述栅氧化层侧壁及所述P型体区表面形成第二多晶硅;
对所述第二多晶硅进行热处理,使得所述第二多晶硅内的N型杂质扩散到所述P型体区表面,从而在所述P型体区表面形成N型源区,并且所述第二多晶硅被氧化成为二氧化硅;
形成贯穿所述开口处的二氧化硅、所述N型源区并延伸至所述P 型体区中的接触孔;
在所述二氧化硅远离所述第一多晶硅的一侧形成正面金属以及在所述N型衬底远离所述N型外延层一侧形成背面金属,所述正面金属经由所述接触孔连接所述P型体区。
在一种实施方式中,所述正面金属的材料包括铝合金、硅合金、或铜合金。
在一种实施方式中,所述背面金属包括钛、镍、银的复合层。
一种垂直双扩散金属氧化物晶体管,其包括N型衬底、形成于所述N型衬底上的N型外延层、形成于所述N型外延层表面的两个P型体区、形成于所述P型体区表面的N型源区、依序形成于所述两个P 型体区之间的N型外延层上及部分所述P型体区上的栅氧化层及第一多晶硅、位于所述第一多晶硅侧壁的氮化硅侧墙、形成于所述第一多晶硅顶部及侧壁、所述栅氧化层侧壁及所述N型源区表面形成二氧化硅、贯穿所述开口处的二氧化硅、所述N型源区并延伸至所述P型体区中的接触孔、形成于所述二氧化硅远离所述第一多晶硅的一侧并通过所述接触孔连接所述P型体区的正面金属以及在所述N型衬底远离所述N型外延层一侧形成背面金属。
相较于现有技术,本发明垂直双扩散金属氧化物晶体管及其制作方法包括以下优点:<1>利用N型掺杂的多晶硅在热处理过程中,N 型离子扩散到P-体区中形成N+源区,省去了N+源区的光刻、注入步骤;<2>热处理过程中将多晶硅氧化成为二氧化硅,利用这层二氧化硅刚好可以作为金属层生长前的介质绝缘层,省去了介质层的生长步骤,因此本发明垂直双扩散金属氧化物晶体管及其制作方法的流程简化、成本较低。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图。
图1为本发明垂直双扩散金属氧化物晶体管的制作方法的流程图。
图2-图10为图1所示垂直双扩散金属氧化物晶体管的制作方法的各步骤的结构示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。
请参阅图1-图10,图1为本发明垂直双扩散金属氧化物晶体管的制作方法的流程图,图2-图10为图1所示垂直双扩散金属氧化物晶体管的制作方法的各步骤的结构示意图。所述垂直双扩散金属氧化物晶体管的制作方法包括以下步骤。
步骤S1,请参阅图2,提供N型衬底,在所述N型衬底上依序形成N型外延层、栅氧化层及第一多晶硅。其中,所述栅氧化层在所述 N型外延层上生长而成,所述栅氧化层生长温度在900摄氏度~1100 摄氏度的范围内,厚度在0.05um~0.2um的范围内。所述第一多晶硅的生长温度在500摄氏度~900摄氏度的范围内,厚度在0.3um~1um 的范围内。
步骤S2,请参阅图3,对所述第一多晶硅进行光刻与刻蚀,从而形成贯穿所述第一多晶硅且对应所述栅氧化层的两个开口。
步骤S3,请参阅图4,利用所述两个开口进行P型离子注入及驱入,使得所述N型外延层邻近所述栅氧化层的表面对应所述两个开口的位置分别形成P型体区。其中,所述P型体区的注入离子包括硼,所述注入的剂量在每平方厘米1的14次方到每平方厘米1的15次方的范围内,所述注入的能量在100KEV至300KEV的范围内;对进行P 型体区的驱入的步骤的温度在1100摄氏度到1200摄氏度的范围内,时间在50分钟到200分钟的范围内。
步骤S4,请参阅图5,在所述开口处的栅氧化层上及所述第一多晶硅上形成氮化硅。其中,所述氮化硅生长温度在600摄氏度~1100 摄氏度的范围内,厚度在0.05um~0.3um的范围内。
步骤S5,请参阅图6,对所述氮化硅进行刻蚀,从去除所述第一多晶硅上及所述P型体区上的氮化硅以及所述开口下方的部分栅氧化层,所述第一多晶硅侧壁的氮化硅侧墙被保留。
步骤S6,请参阅图7,在所述第一多晶硅顶部、所述氮化硅侧墙上、所述栅氧化层侧壁及所述P型体区表面形成第二多晶硅。其中,所述第二多晶硅的生长温度在500摄氏度~900摄氏度的范围内,厚度在0.3um~1um的范围内。所述第二多晶硅为具有N型杂质的多晶硅。
步骤S7,请参阅图8,对所述第二多晶硅进行热处理,使得所述第二多晶硅内的N型杂质扩散到所述P型体区表面,从而在所述P型体区表面形成N型源区,并且所述第二多晶硅被氧化成为二氧化硅。所述热处理的温度在900摄氏度~1300摄氏度的范围内,所述第二多晶硅氧化成的二氧化硅的厚度0.6um~2um的范围内。
步骤S8,请参阅图9,形成贯穿所述开口处的二氧化硅、所述N 型源区并延伸至所述P型体区中的接触孔。
步骤S8,请参阅图9,在所述二氧化硅远离所述第一多晶硅的一侧形成正面金属以及在所述N型衬底远离所述N型外延层一侧形成背面金属,所述正面金属经由所述接触孔连接所述P型体区。其中,所述正面金属的材料包括铝合金、硅合金、或铜合金。所述背面金属包括钛、镍、银的复合层。
进一步地,如图10所示,所述制作方法获得的垂直双扩散金属氧化物晶体管包括N型衬底、形成于所述N型衬底上的N型外延层、形成于所述N型外延层表面的两个P型体区、形成于所述P型体区表面的N型源区、依序形成于所述两个P型体区之间的N型外延层上及部分所述P型体区上的栅氧化层及第一多晶硅、位于所述第一多晶硅侧壁的氮化硅侧墙、形成于所述第一多晶硅顶部及侧壁、所述栅氧化层侧壁及所述N型源区表面形成二氧化硅、贯穿所述开口处的二氧化硅、所述N型源区并延伸至所述P型体区中的接触孔、形成于所述二氧化硅远离所述第一多晶硅的一侧并通过所述接触孔连接所述P型体区的正面金属以及在所述N型衬底远离所述N型外延层一侧形成背面金属。
相较于现有技术,本发明垂直双扩散金属氧化物晶体管及其制作方法包括以下优点:<1>利用N型掺杂的多晶硅在热处理过程中,N 型离子扩散到P型体区中形成N型源区,省去了N型源区的光刻、注入步骤;<2>热处理过程中将多晶硅氧化成为二氧化硅,利用这层二氧化硅刚好可以作为金属层生长前的介质绝缘层,省去了介质层的生长步骤,因此本发明垂直双扩散金属氧化物晶体管及其制作方法的流程简化、成本较低。
以上所述的仅是本发明的实施方式,在此应当指出,对于本领域的普通技术人员来说,在不脱离本发明创造构思的前提下,还可以做出改进,但这些均属于本发明的保护范围。

Claims (9)

1.一种垂直双扩散金属氧化物晶体管的制作方法,其特征在于:所述制作方法包括以下步骤:
提供N型衬底,在所述N型衬底上依序形成N型外延层、栅氧化层及第一多晶硅;
对所述第一多晶硅进行光刻与刻蚀,从而形成贯穿所述第一多晶硅且对应所述栅氧化层的两个开口;
利用所述两个开口进行P型离子注入及驱入,使得所述N型外延层邻近所述栅氧化层的表面对应所述两个开口的位置分别形成P型体区;
在所述开口处的栅氧化层上及所述第一多晶硅上形成氮化硅;
对所述氮化硅进行刻蚀,去除所述第一多晶硅上及所述P型体区上的氮化硅以及所述开口下方的部分栅氧化层,所述第一多晶硅侧壁的氮化硅侧墙被保留;
在所述第一多晶硅顶部、所述氮化硅侧墙上、所述栅氧化层侧壁及所述P型体区表面形成第二多晶硅;
对所述第二多晶硅进行热处理,使得所述第二多晶硅内的N型杂质扩散到所述P型体区表面,从而在所述P型体区表面形成N型源区,并且所述第二多晶硅被氧化成为二氧化硅;
形成贯穿所述开口处的二氧化硅、所述N型源区并延伸至所述P型体区中的接触孔;
在所述二氧化硅远离所述第一多晶硅的一侧形成正面金属以及在所述N型衬底远离所述N型外延层一侧形成背面金属,所述正面金属经由所述接触孔连接所述P型体区。
2.如权利要求1所述的垂直双扩散金属氧化物晶体管的制作方法,其特征在于:所述栅氧化层在所述N型外延层上生长而成,所述栅氧化层生长温度在900摄氏度~1100摄氏度的范围内,厚度在0.05um~0.2um的范围内。
3.如权利要求1所述的垂直双扩散金属氧化物晶体管的制作方法,其特征在于:所述第一多晶硅的生长温度在500摄氏度~900摄氏度的范围内,厚度在0.3um~1um的范围内。
4.如权利要求1所述的垂直双扩散金属氧化物晶体管的制作方法,其特征在于:所述P型体区的注入离子包括硼,所述注入的能量在100KEV至300KEV的范围内;对进行P型体区的驱入的步骤的温度在1100摄氏度到1200摄氏度的范围内,时间在50分钟到200分钟的范围内。
5.如权利要求1所述的垂直双扩散金属氧化物晶体管的制作方法,其特征在于:所述氮化硅生长温度在600摄氏度~1100摄氏度的范围内,厚度在0.05um~0.3um的范围内。
6.如权利要求1所述的垂直双扩散金属氧化物晶体管的制作方法,其特征在于:所述第二多晶硅的生长温度在500摄氏度~900摄氏度的范围内,厚度在0.3um~1um的范围内。
7.如权利要求1所述的垂直双扩散金属氧化物晶体管的制作方法,其特征在于:所述热处理的温度在900摄氏度~1300摄氏度的范围内,所述第二多晶硅氧化成的二氧化硅的厚度在0.6um~2um的范围内。
8.如权利要求1所述的垂直双扩散金属氧化物晶体管的制作方法,其特征在于:所述正面金属的材料包括铝合金、硅合金、或铜合金。
9.如权利要求1所述的垂直双扩散金属氧化物晶体管的制作方法,其特征在于:所述背面金属包括钛、镍、银的复合层。
CN201711396268.1A 2017-12-21 2017-12-21 垂直双扩散金属氧化物晶体管及其制作方法 Expired - Fee Related CN108155239B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711396268.1A CN108155239B (zh) 2017-12-21 2017-12-21 垂直双扩散金属氧化物晶体管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711396268.1A CN108155239B (zh) 2017-12-21 2017-12-21 垂直双扩散金属氧化物晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN108155239A CN108155239A (zh) 2018-06-12
CN108155239B true CN108155239B (zh) 2020-08-28

Family

ID=62464906

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711396268.1A Expired - Fee Related CN108155239B (zh) 2017-12-21 2017-12-21 垂直双扩散金属氧化物晶体管及其制作方法

Country Status (1)

Country Link
CN (1) CN108155239B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810289A (zh) * 2014-01-27 2015-07-29 北大方正集团有限公司 一种vdmos管的制造方法和vdmos
CN105244279A (zh) * 2014-07-10 2016-01-13 北大方正集团有限公司 一种平面型vdmos器件及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810289A (zh) * 2014-01-27 2015-07-29 北大方正集团有限公司 一种vdmos管的制造方法和vdmos
CN105244279A (zh) * 2014-07-10 2016-01-13 北大方正集团有限公司 一种平面型vdmos器件及其制作方法

Also Published As

Publication number Publication date
CN108155239A (zh) 2018-06-12

Similar Documents

Publication Publication Date Title
JP5452062B2 (ja) 炭化珪素半導体装置の製造方法
CN107316899B (zh) 半超结器件及其制造方法
JP2006511974A (ja) 注入されたドレインドリフト領域および厚い底部酸化物を有するトレンチmis装置およびそれを製造するためのプロセス
WO2013077068A1 (ja) 半導体装置の製造方法
CN104576347A (zh) Igbt背面金属化的改善方法
JP2008078397A (ja) 絶縁ゲート型半導体装置の製造方法
JP2006114834A (ja) 半導体装置
JP5213520B2 (ja) 半導体装置の製造方法
US8426275B2 (en) Fabrication method of trenched power MOSFET
TWI469193B (zh) 高密度溝槽式功率半導體結構與其製造方法
CN104241132A (zh) Ldmos及其制造方法
JP2007294759A (ja) 半導体装置およびその製造方法
CN108110056B (zh) 垂直双扩散场效应晶体管及其制作方法
CN108155239B (zh) 垂直双扩散金属氧化物晶体管及其制作方法
CN108133894B (zh) 沟槽型垂直双扩散金属氧化物晶体管及其制作方法
CN108054210B (zh) 沟槽型垂直双扩散金属氧化物晶体管及其制作方法
JPH10125906A (ja) 半導体装置及びその製造方法
CN105097545A (zh) 一种沟槽型vdmos器件及其制造方法
CN107342224B (zh) Vdmos器件的制作方法
CN104916686A (zh) 一种vdmos器件及其制造方法
CN115911087A (zh) 一种提高uis性能的sgt-mosfet及其制造方法
EP2673806A1 (en) Semiconductor device and related fabrication methods
CN112309853A (zh) 屏蔽栅极沟槽结构的制备方法
CN108054099B (zh) 半导体功率器件的制作方法
CN108039372B (zh) 沟槽型垂直双扩散金属氧化物晶体管及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200806

Address after: 210000 Kechuang building, Futian Road, Zhetang street, Lishui Economic Development Zone, Nanjing City, Jiangsu Province

Applicant after: Nanjing Lishui hi tech Venture Capital Management Co.,Ltd.

Address before: 518000 Guangdong city of Shenzhen province Baoan District Fuyong Street Peace community Junfeng Industrial Zone A3 building the first floor

Applicant before: SHENZHEN JINGTE SMART MANUFACTURING TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210115

Address after: 211299 science and technology innovation center, No.5 Shiqiu Avenue, Shiqiu street, Lishui District, Nanjing City, Jiangsu Province

Patentee after: Jiangsu Qinglian Optoelectronic Technology Research Institute Co., Ltd

Address before: 210000 Kechuang building, Futian Road, Zhetang street, Lishui Economic Development Zone, Nanjing, Jiangsu Province

Patentee before: Nanjing Lishui hi tech Venture Capital Management Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20200828

Termination date: 20201221