CN108055874B - 用于三维nand非易失性存储器装置的方法和设备 - Google Patents

用于三维nand非易失性存储器装置的方法和设备 Download PDF

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Abstract

提供了一种制造单片三维存储器结构的方法。该方法包含在衬底(510)之上形成交替的字线(WLL)和电介质层(DL)的堆叠体，在衬底之上形成源极线(514)，形成延伸穿过交替的字线层和电介质层以及源极线的存储器孔，并且在与存储器孔相邻的衬底上形成机械支撑元件(516a‑c)。

Description

用于三维NAND非易失性存储器装置的方法和设备
背景技术
半导体存储器广泛用于各种电子装置中，诸如蜂窝电话、数字照相机、个人数字助理、医疗电子装置、移动计算装置和非移动计算装置。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接到电源(例如电池)时，非易失性存储器也允许信息被储存和保留。非易失性存储器的示例包含闪速存储器(例如，NAND型和NOR型闪速存储器) 和电可擦除可编程只读存储器(EEPROM)。
电荷俘获材料可用于非易失性存储器装置中以储存表示数据状态的电荷。电荷俘获材料可垂直地布置在三维(3D)堆叠存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)架构，其包括交替的导电层和电介质层的堆叠体。在堆叠体中形成存储器孔，然后通过用包含电荷俘获层的材料填充存储器孔以创建存储器单元的垂直列来形成NAND串。垂直的 NAND串延伸到一个存储器孔中。存储器单元的控制栅极由导电层提供。
一些非易失性存储器装置用于储存电荷的两个范围，因此可以在对应于两个数据状态的阈值电压的两个范围之间编程/擦除存储器单元：擦除状态 (例如数据“1”)和编程状态(例如数据“0”)。这样的装置被称为二进制或两-状态装置。
通过识别阈值电压的多个不同的允许范围来实现多状态(或多级)非易失性存储器。每个不同的阈值电压的范围对应于对于数据位的集合分配预定值的数据状态。编程进存储器单元的数据与阈值电压的范围之间的特定关系取决于适用于存储器单元的数据编码方案。例如，专利号为6,222,762的美国专利和美国专利公开号为2004/0255090两者描述了用于多状态闪速存储器单元的各种数据编码方案。虽然多状态非易失性存储器可以储存比二进制非易失性存储器更多的数据，但是对于多状态非易失性存储器，编程和验证编程的过程可能需要更长的时间。
附图说明
相同编号的元件指代不同附图中的共同组件。
图1是3D堆叠非易失性存储器装置的透视图。
图2是存储器装置200的功能性框图，其是图1的3D堆叠非易失性存储器装置100的示例。
图3A是描绘用于编程控制器中的一个或多个处理器的软件模块的框图。
图3B是描绘用于编程存储器裸芯上的状态机或其它处理器的软件模块的框图。
图4A是具有两个平面的存储器结构的框图。
图4B是存储器单元的块的部分的俯视图。
图4C是存储器单元的块的部分的截面图。
图4D是选择栅极层和字线层的视图。
图4E是存储器单元的垂直列的截面图。
图5A-图5C是存储器结构的实施例的截面图。
图6A1-图6N2是在图5的存储器结构的示例性制造期间的衬底的部分的截面图。
具体实施方式
提供了一种制造单片三维存储器结构的方法。该方法包含在衬底之上形成交替的字线层和电介质层的堆叠体，在衬底之上形成源极线，形成延伸穿过交替的字线层和电介质层以及源极线的存储器孔，以及在与存储器孔相邻的衬底上形成机械支撑元件。
以下讨论提供了可以实现所提出的技术的存储器装置的合适的结构的一个示例的细节。
图1是三维(3D)堆叠非易失性存储器装置100的透视图，其包含衬底 102。在衬底102上和在衬底102之上是存储器单元(非易失性储存元件) 的示例性块BLK0和BLK1。同样在衬底102上的是具有块BLK0和BLK1 所使用的支持电路的外围区域104。衬底102还可以承载在块下面的电路以及一个或多个下部金属层，该金属层被图案化为导电路径以承载电路的信号。
在存储器装置100的中间区域106中形成块BLK0和BLK1。在存储器装置100的上部区域108中，一个或多个上部金属层被图案化为导电路径以承载电路的信号。块BLK0和BLK1的每一个包含存储器单元的堆叠区域，其中堆叠体的交替级表示字线。虽然作为示例描绘了两个块BLK0和BLK1，但是可以使用附加的块，其在x方向和/或y方向上延伸。
在一个示例性实现方式中，在x方向上的平面的长度表示字线的信号路径延伸的方向(字线或SGD线方向)，并且y方向上的平面的宽度表示位线的信号路径延伸的方向(位线方向)。z方向表示存储器装置的高度。
图2是示例性存储器装置200的功能性框图，其是图1的3D堆叠非易失性存储器装置100的示例。图2中所描绘的组件是电路。存储器装置200 包含一个或多个存储器裸芯202。每个存储器裸芯202包含存储器单元的三维存储器结构204(例如存储器单元的3D阵列)、控制电路206和读取/写入电路208。在其它实施例中，可以使用存储器单元的二维阵列。
存储器结构204可由经由行解码器210通过字线寻址和经由列解码器 212通过位线寻址。读取/写入电路208包含多个感测块SB1、SB2、…、SBp (感测电路)，并且允许并行读取或编程存储器单元的页。在一些系统中，控制器214与一个或多个存储器裸芯202被包含在相同的存储器装置200(例如，可移动储存卡)中。然而，在其它系统中，控制器214可以与存储器裸芯202分开。
在一些实施例中，一个控制器214将与多个存储器裸芯202通信。在其它实施例中，每个存储器裸芯202具有其自己的控制器。命令和数据经由数据总线218在主机216与控制器214之间传输，并且经由线220在控制器214 与一个或多个存储器裸芯202之间传输。在一个实施例中，存储器裸芯202 包含连接到线220的输入和/或输出(I/O)引脚的集合。
存储器结构204可以包含一个或多个包含3D阵列的存储器单元的阵列。存储器结构204可以包含单片三维存储器结构，其中多个存储器级形成在单个衬底——诸如晶片之上(并且不在单个衬底中)，其没有介入的衬底。存储器结构204可以包含在存储器单元的阵列的一个或多个物理级中单片地形成的任何类型的非易失性存储器，其中存储器单元的阵列的一个或多个物理级具有设置在硅衬底之上的有源区域。存储器结构204可以在具有与存储器单元的操作相关联的电路的非易失性存储器装置中，无论相关联的电路在衬底之上还是在衬底内。
控制电路206与读取/写入电路208协作以在存储器结构204上进行存储器操作(例如，擦除、编程、读取和其它)，并且包含状态机222、片上地址解码器224和电力控制模块226。状态机222提供存储器操作的芯片级控制。可以提供代码和参数储存装置228以用于储存操作性参数和软件。在一个实施例中，状态机222可由储存在代码和参数储存装置228中的软件编程。在其它实施例中，状态机222不使用软件并且完全以硬件(例如电子电路)实现。
片上地址解码器224提供主机216或存储器控制器214所使用的地址与解码器210和212所使用的硬件地址之间的地址接口。电力控制模块226控制在存储器操作期间供应给字线和位线的功率和电压。电力控制模块226可以包含用于3D配置中的字线层(以下所讨论的)的驱动器、选择晶体管(例如，以下所描述的SGS和SGD晶体管)和源极线。电力控制模块226可以包含用于创建电压的电荷泵。感测块SB1、SB2、...、SBp包含位线驱动器。 SGS晶体管是在NAND串的源极端处的选择栅极晶体管，SGD晶体管是在 NAND串的漏极端处的选择栅极晶体管。
控制电路206、状态机222、解码器224/210/212、代码和参数储存装置 228、电力控制模块226、感测块SB1、SB2、...、SBp、读取/写入电路208 和控制器214的任何一个或任何组合可以被认为是进行本文中所描述的功能的一个或多个控制电路。
(片上或片外)控制器214可以包含诸如ROM 214a和RAM 214b的储存装置(存储器)以及处理器214c。储存装置ROM 214a和RAM 214b包含诸如指令的集合的代码，并且处理器214c可操作来执行指令的集合以提供本文中描述的功能。可选地或另外地，处理器214c可以从存储器结构204 中的储存装置访问代码，该存储器结构204诸如连接到一个或多个字线的存储器单元的保留区域。
存储器结构204中的多个存储器元件可以配置为使得它们串联连接或者使得每个元件可单独地被访问。作为非限制性示例，NAND配置(NAND闪速存储器)中的闪速存储器装置通常含有串联连接的存储器元件。NAND串是串联连接的存储器单元和选择栅极晶体管的集合的示例。
NAND闪速存储器阵列可以配置为以使得阵列由多个NAND串组成，其中NAND串由共享单个位线且作为组访问的多个存储器单元组成。可选地，存储器元件可以配置为使得每个元件都是可单独地被访问的，例如NOR 存储器阵列。NAND和NOR存储器配置是示例性的，并且可以以其它方式配置存储器单元。
存储器单元可以以有序阵列——诸如以多个行和/或列——来布置在单个存储器装置级中。然而，存储器元件可以以非规则或非正交配置排列，或者以不被认为是阵列的结构排列。
三维存储器阵列布置为使得存储器单元占据多个平面或多个存储器装置级，从而形成三维(即，在x方向、y方向和z方向上，其中z方向基本上垂直于衬底的主表面并且x和y方向基本上平行于衬底的主表面)中的结构。
作为非限制性示例，三维存储器结构可以垂直布置为多个二维存储器装置级的堆叠体。作为另一个非限制性示例，三维存储器阵列可以布置为多个垂直列(例如，基本上垂直于衬底的主表面，即在y方向上延伸的列)，其中每列具有多个存储器单元。垂直列可以例如在x-y平面中以二维配置布置，产生存储器单元的三维布置，其中存储器单元在多个垂直地堆叠的存储器平面上。三维中的存储器元件的其它配置也可以构成三维存储器阵列。
作为非限制性示例，在三维NAND存储器阵列中，存储器元件可以耦接在一起以形成横穿多个水平存储器装置级的垂直NAND串。可以设想其它三维配置，其中一些NAND串含有单个存储器级中的存储器元件，并且其它串含有跨越多个存储器级的存储器元件。三维存储器阵列也可以以NOR 配置和ReRAM配置设计。
本领域的普通技术人员将认识到，该技术不限于单个特定的存储器结构，而是涵盖在本文中所述的技术的精神和范围内并且如本领域的普通技术人员所理解的许多相关的存储器结构。
图3A是描绘用于编程图2的控制器214中的一个或多个处理器的软件模块的框图。图3A描绘了储存在ROM 214a中的读取模块300、编程模块 302和擦除模块304。这些软件模块也可以储存在RAM或存储器裸芯202 中。读取模块300包含编程(多个)处理器214c以进行读取操作的软件。编程模块302包含编程(多个)处理器214c以进行编程操作(包含编程的验证)的软件。擦除模块304包含编程(多个)处理器214c以进行擦除操作的软件。基于该软件，控制器214指示存储器裸芯202进行存储器操作。
图3B是描绘用于编程图2的状态机222(或存储器裸芯202上的其它处理器)的软件模块的框图。图3B描绘了储存在代码和参数储存装置228 中的读取模块310、编程模块312和擦除模块314。这些软件模块也可以储存在RAM或图2的存储器结构204中。读取模块310包含编程状态机222 以进行读取操作的软件。编程模块302包含编程状态机222以进行编程操作 (包含编程的验证)的软件。擦除模块304包含编程状态机222以进行擦除操作的软件。可选地，状态机222(其是电子电路)可以完全以硬件实现，使得不需要软件以进行这些功能。
图4A是解释存储器结构204的一个示例性组织的框图，其分成两个平面402和404。然后每个平面分成M个块。在一个示例中，每个平面具有约 2000个块。然而，也可以使用不同数量的块和平面。
图4B-4E描绘了示例性3D NAND结构。图4B是描绘来自存储器结构 204的一个块的部分的俯视图的框图。图4B中所描绘的块的部分对应于图4 的块2中的部分406。图4B中所描绘的块在箭头408的方向上和在箭头410 的方向上延伸。在一个实施例中，存储器阵列将具有48层。其它实施例具有少于或多于48个层。然而，图4B仅示出了顶层。
图4B描绘了表示垂直列的多个圆圈。垂直列的每一个包含多个选择晶体管和多个存储器单元。在一个实施例中，每个垂直列实现NAND串。垂直列的更多细节在以下提供。因为图4B中所描绘的块在箭头408的方向上和在箭头410的方向上延伸，所以该块包含比图4B中所描绘的更多的垂直列。
图4B还描绘了位线412的集合。图4B示出了二十四个位线，因为仅描绘了该块的一部分。在其它实施例中，多于二十四个位线连接到块的垂直列。表示垂直列的每个圆圈具有“x”以指示它与一个位线的连接。
图4B中所描绘的块包含局部互连414、416、418、420和422的集合，其将多个层连接到垂直列之下的源极线。局部互连414、416、418、420和 422还用于将块的每个层分成四个区域。例如，图4B中所描绘的顶层划分成区域424、426、428和430。
在实现存储器单元的块的层中，该四个区域被称为字线指状物(word linefinger)，其由局部互连分开。在一个实施例中，块的公共级上的字线指状物在块的末端处连接在一起以形成单个字线。在另一个实施例中，同一级上的字线指状物不连接在一起。
在一个示例性实现方式中，位线仅连接到区域424、426、428和430的每一个中的一个垂直列。在该实现方式中，每个块具有十六行有源列，并且每个位线连接到每个块中的四行。在一个实施例中，连接到公共的位线的所有四行连接到相同的字线(经由连接在一起的相同级上的不同字线指状物)。因此，系统使用源极选择线和漏极选择线来选择要经受存储器操作(编程、验证、读取和/或擦除)的四个中的一个(或另一个子集)。
虽然图4B示出了具有四行垂直列的每个区域、块中的四个区域和十六行垂直列，那些确切的数字是示例性实现方式。其它实施例可以每个块包含更多或更少的区域，每个区域包含更多或更少的垂直列的行，以及每个块包含更多或更少的垂直列的行。
图4B还示出了垂直列交错。在其它实施例中，可以使用不同的交错图案。在一些实施例中，垂直列不交错。
图4C描绘了三维存储器结构204的实施例的部分，其示出了沿着图4B 的线AA的截面图。该截面图切割穿过垂直柱432和434以及区域426(参见图4B)。图4C的结构包含两个漏极选择层(SGD1和SGD1)、两个源极选择层(SGS1和SGS2)、四个虚拟字线层(DWLLla、DWLL1b、DWLL2a 和DWLL2b)、以及用于连接到数据存储器单元的三十二个字线层 (WLL0-WLL31)。其它实施例可以实现多于或少于两个漏极选择层、多于或少于两个源极选择层、多于或少于四个虚拟字线层、以及多于或少于三十二个字线层。
垂直列432和434被描绘为突出穿过漏极选择层、源极选择层、虚拟字线层和字线层。在一个实施例中，垂直列432和434的每一个包括NAND 串。垂直列432和434以及以下列出的层设置在衬底102之上：衬底102上的绝缘薄膜436和绝缘薄膜436上的源极线SL。垂直列432经由连接体440 连接到位线438。还描绘了局部互连416和418。
为便于参考，漏极选择层(SGD1和SGD1)、源极选择层(SGS1和SGS2)、虚拟字线层(DWLLla、DWLL1b、DWLL2a和DWLL2b)、以及字线层 (WLL0-WLL31)共同地被称为导电层。在一个实施例中，导电层由TiN和钨的组合制成。在其它实施例中，可以使用其它材料来形成导电层，诸如掺杂多晶硅、诸如钨或金属硅化物的金属。在一些实施例中，不同的导电层可以由不同的材料形成。
在导电层之间的是电介质层DL0-DL19。例如，电介质层DL10在字线层WLL26之上并且在字线层WLL27之下。在一个实施例中，电介质层由 SiO2制成。在其它实施例中，可以使用其它电介质材料来形成电介质层。
字线层WLL0-WLL31连接到存储器单元(也称为数据存储器单元)。虚拟字线层DWLLla、DWLLlb、DWLL2a和DWLL2b连接到虚拟存储器单元。还称为非数据存储器单元的虚拟存储器单元并不储存用户数据，而数据存储器单元可用于储存用户数据。因而，数据存储器单元可以被编程。漏极选择层SGD1和SGD1用于将NAND串从位线电气地连接和断开连接。源极选择层SGS1和SGS2用于将NAND串从源极线SL电气地连接和断开连接。
图4D描绘了图4C中部分描绘的块的导电层(SGD1、SGD1、SGS1、SGS2、DWLLla、DWLL1b、DWLL2a、DWLL2b和WLL0-WLL31)的透视图。如以上关于图4B所提到的，局部互连414、416、418、420和422将每个导电层分割成四个区域。例如，漏极选择栅极层SGD1(顶层)分成区域 424、426、428和430。类似地，字线层WLL31分成区域442、444、446和 448。对于字线层(WLL0-WLL31)，这些区域被称为字线指状物；例如，字线层WLL31分成字线指状物442、444、446和448。
图4E描绘了图4C的区域450的截面图，其包含垂直列432的部分。在一个实施例中，垂直列是圆形的并且包含四层。然而，在其它实施例中，可以包含多于或少于四层，并且可以使用其它形状。在一个实施例中，垂直柱 432包含由诸如SiO2的电介质制成的内部核心层452。也可以使用其它材料。围绕内部核心452的是垂直多晶硅沟道454。也可以使用除了多晶硅的材料。注意垂直多晶硅沟道454连接到位线。围绕垂直多晶硅沟道454的是隧穿电介质456。在一个实施例中，隧穿电介质456具有氧化物-氮化物-氧化物(ONO) 结构。围绕隧穿电介质456的是电荷俘获层458，诸如(例如)增加阱密度的特定配方的氮化硅。
图4E描绘了电介质层DLL11、DLL12、DLL13、DLL14和DLL15，以及字线层WLL27、WLL28、WLL29、WLL30和WLL31。字线层的每一个包含由氧化铝层462围绕的字线区域460，该氧化铝层462由阻挡氧化物 (SiO2)层464围绕。字线层与垂直列的物理交叉处形成存储器单元。因而，在一个实施例中，存储器单元包括垂直多晶硅沟道454、隧道电介质456、电荷俘获层458、阻挡氧化物层464、氧化铝层462和字线区域460。
例如，字线层WLL31和垂直列432的部分包括存储器单元MC1。字线层WLL30和垂直列432的部分包括存储器单元MC2。字线层WLL29和垂直列432的部分包括存储器单元MC3。字线层WLL28和垂直列432的部分包括存储器单元MC4。字线层WLL27和垂直列432的部分包括存储器单元 MC5。在其它架构中，存储器单元可以具有不同的结构；但是，存储器单元仍然是储存单元。
当编程存储器单元时，在与存储器单元相关联的电荷俘获层458的部分中储存电子。响应于字线区域460上的适当电压，这些电子通过隧穿层458 从垂直多晶硅沟道454被吸入到电荷俘获层458中。存储器单元的阈值电压 (Vth)与所储存的电荷量成比例地增加。在擦除操作期间，电子返回到沟道，或者空穴与电子重新组合。
再次参考图4C，垂直列432和434的每一个是设置在源极选择层SGS1 和SGS2之上并且经由源极选择层SGS1和SGS2耦接到源极线SL的NAND 串。特别地，NAND串的底部部分与源极线SL电接触，图4C中所描绘的配置有时被称为底部源极线接触配置。随着垂直列432和434的高度随着技术缩放而增加，实现诸如图4C中所描绘的具有底部源极配置的存储器结构变得在技术上具有挑战性。特别地，随着存储器孔的纵横比增加，蚀刻每个存储器孔的底部部分变得越来越困难。
图5A-5C是三维堆叠非易失性存储器结构500的一个实施例的截面图，该三维堆叠非易失性存储器结构500包含NAND串的阵列，其包含设置在衬底510之上的NAND串502、504、506和508。NAND串502、504、506 和508的每一个分别在堆叠体的顶部处具有对应的漏极端502d、504d、506d 和508d，并且分别在堆叠体的底部处具有对应的源极端502s、504s、506s和508s。
NAND串502、504、506和508包含导电层(SGD、WLL0-WLL4和 SGS)和电介质层(DL0-DL7)。NAND串502、504、506和508的每一个还分别具有对应的垂直多晶硅沟道502c、504c、506c和508c。每个垂直多晶硅沟道502c、504c、506c和508c的部分分别由对应的外部层502o、504o、 506o和508o围绕，其可以包含一个或多个层，诸如图4E的隧穿电介质456 和电荷俘获层458。为了简化附图，外部层502o、504o、506o和508o的每一个描绘为单层。
NAND串502、504、506和508的每一个分别包含对应的区域502r、504r、 506r和508r，其中已经分别从垂直多晶硅沟道502c、504c、506c和508c中移除外部层502o、504o、506o和508o。在区域502r、504r、506r和508r中，垂直多晶硅沟道502c、504c、506c和508c分别具有外围外部(exterior)502w、 504w、506w和508w。在实施例中，区域502r、504r、506r和508r分别位于NAND串502、504、506和508的下端之上的距离d处。距离d可以在约250埃与约2500埃之间，虽然也可以使用其它距离。
诸如SiO2的电介质材料层512设置在衬底510上，并且诸如钨的源极线 514设置在电介质材料层512上。存储器孔延伸穿过交替的导电层和电介质层的堆叠体。在实施例中，存储器孔也延伸穿过源极线514。然后通过用包含电荷俘获层的材料填充存储器孔以创建存储器单元的垂直列来形成 NAND串。垂直的NAND串在一个存储器孔中延伸。
垂直多晶硅沟道502c、504c、506c和508c的分别的外围外部502w、504w、 506w和508w分别在NAND串的下端之上的区域502r、504r、506r和508r 中，该外围外部502w、504w、506w和508w与源极线514物理接触和电接触。在这方面，图5A-图5C中所描绘的存储器结构500的配置有时被称为侧面源极线接触配置，因为源极线514接触NAND串的垂直多晶硅沟道的外围外部。如本文中所使用的，源极线514也被称为侧面源极线514，以指示侧面源极线514分别电接触垂直多晶硅沟道502c、504c、506c和508c的外围外部502w、504w、506w和508w。
如上所述，必须分别从NAND串502、504、506和508的区域502r、 504r、506r和508r分别移除外部层502o、504o、506o和508o，分别留下垂直多晶硅沟道502c、504c、506c和508c的外围外部502w、504w、506w和 508w与侧面源极线514接触。没有由外部层502o、504o、506o和508o提供的附加性结构性支撑，在用于制造存储器结构500的处理步骤期间，NAND 串502、504、506和508的结构可能不稳定。
为了避免这种潜在的不稳定性，在实施例中，存储器结构500包含在存储器结构500的NAND串的阵列的相邻设置的一个或多个机械支撑元件。在实施例中，存储器结构500包含设置在存储器结构500的第一区域518l 处的机械支撑元件的第一集合516a0、516a1、...、516a5，设置在存储器结构500的第二区域518r处的机械支撑元件的第二集合516b0、516b1、...、 516b5，以及设置在存储器结构500的第三区域518m处的第三机械支撑元件 516c。在实施例中，第三机械支撑结构516c是单个元件。在其它实施例中，第三机械支撑结构516c可以包含多个元件。可以使用多于或少于三个机械支撑元件的集合。
在实施例中，第一区域518l可以是存储器结构500的NAND串的阵列的第一外围区域，第二区域518r可以是存储器结构500的NAND串的阵列的第二外围区域，并且第三区域518m可以是存储器结构500的NAND串阵列的中央区域。本领域的普通技术人员将理解，机械支撑元件可以设置在存储器结构500的NAND串的阵列的多于或少于三个区域处。
在实施例中，机械支撑元件516a0、516a1、...、516a5和机械支撑元件 516b0、516b1、...、516b5的每一个具有圆柱形形状。本领域的普通技术人员将会理解，机械支撑元件516a0、516a1、...、516a5和机械支撑元件516b0、 516b1、...、516b5可以具有除了圆柱形以外的形状。另外，虽然图5B中示出十二个机械支撑元件516a0、516a1、...、516a5和机械支撑元件516b0、 516b1、...、516b5，可以使用多于或少于十二个机械支撑元件。
在一个实施例中，机械支撑元件516a0、516a1、...、516a5、516b0、516b1、...、516b5和516c的每一个是由诸如Al2O3的电介质层520围绕的多晶硅，其将机械支撑元件材料与侧面源极线514和衬底510电隔离。其它材料可以用于 516a0、516a1、...、516a5、516b0、516b1、...、516b5和516c，并且其它电介质材料可以用于电介质层520。
在实施例中，机械支撑元件516a0、516a1、...、516a5、516b0、516b1、...、 516b5和516c设置在衬底510上并延伸到基本上等于侧面源极线514的顶表面的高度的高度。在实施例中，机械支撑元件516a0、516a1、...、516a5、 516b0、516b1、...、516b5和516c的每一个具有约500埃与约3500埃之间的高度h，但是可以使用其它高度。在实施例中，机械支撑元件516a0、 516a1、...、516a5、516b0、516b1、...、516b5和516c的每一个具有约1000 埃与约5000埃之间的宽度w1，但是可以使用其它宽度。在实施例中，机械支撑元件516c具有约1000埃与约5000埃之间的宽度w2，但是可以使用其它宽度。
在实施例中，存储器结构500还可以包含设置在机械支撑元件516a0、 516a1、...、516a5上的垂直狭槽导体522。在实施例中，垂直狭槽导体522 是钨，但是可以使用其它材料。诸如Al2O3的电介质衬里524将垂直缝隙导体522隔离。其它材料可以用于电介质衬里524。垂直狭槽导体522电耦接到侧面源极线514，并且向侧面源极线514提供低电阻电接触。
现在参考图6A1-图6N2，形成三维堆叠非易失性存储器结构——诸如图 5A-图5C的存储器结构500的示例性方法。参照图6A1-图6A2，衬底600 示出为已经经历了若干处理步骤。衬底600可以是诸如硅、锗、硅锗、未掺杂、掺杂、体(bulk)、绝缘体上硅(SOI)的任何合适的衬底或者具有或不具有附加性电路的其它衬底。例如，衬底600可以包含一个或多个n阱或p 阱区域(未示出)。在衬底600之上形成隔离层602。在一些实施例中，隔离层602可以是二氧化硅、氮化硅、氮氧化硅或任何其它合适的绝缘层的层。
在形成隔离层602之后，在隔离层602上方形成第一电介质层604。第一电介质层604可以包含通过任何合适的方法(例如，CVD、PVD等)形成的任何合适的电介质材料。在实施例中，第一电介质层604可以包括约50 埃与约150埃之间的Al2O3。可以使用其它电介质材料和/或厚度。在一些实施例中，诸如氮化钛或其它类似的粘附层材料的粘附层(未示出)可以设置在隔离层602与第一电介质层604之间。
在形成第一电介质层604之后，在第一电介质层604上方形成牺牲材料层606的层。牺牲材料层606可以包含通过任何合适的方法(例如，CVD、 PVD等)形成的任何合适的牺牲材料层。牺牲材料层606可以是半导体材料——诸如硅，诸如非晶硅或多晶硅，或者另一种半导体材料——诸如IV 族半导体，包含硅锗和锗。优选地，牺牲材料层606包括本征或未掺杂(如果沉积材料固有地具有低p型或n型导电性)半导体材料，诸如本征或未掺杂的多晶硅或非晶硅。然而，如果需要，也可以使用p型或n型掺杂半导体材料，诸如轻掺杂或重掺杂材料。在实施例中，牺牲材料层606可以包括约 250埃与约1000埃之间的多晶硅。可以使用其它牺牲材料和/或厚度。
接下来，图案化并蚀刻牺牲材料层606、第一电介质层604和隔离层602，产生图6B1-图6B3所示的结构。例如，使用常规光刻技术通过软或硬掩模以及湿法或干法蚀刻处理来图案化和蚀刻牺牲材料层606、第一电介质层604 和隔离层602。在实施例中，图案化和蚀刻牺牲材料层606、第一电介质层 604和隔离层602以形成沟槽608和腔610。在实施例中，腔610具有圆柱形形状，但是也可以使用其它形状。在实施例中，沟槽608具有约1000埃与约5000埃之间的宽度wt，并且腔610各自具有约1000埃与约5000埃之间的直径dc，但是也可以使用其它直径。
第二电介质材料层612共形地形成在沟槽608和腔610中。例如，可以沉积约50埃和约150埃之间的Al2O3，产生图6C1-图6C2所示的结构。可以使用诸如氮化硅、氮氧化硅、高K电介质等的其它电介质材料和/或其它电介质材料层厚度。
在衬底600上方形成多晶硅层614以填充沟槽608和腔610。例如，可以在衬底600上淀积约2000埃与约15000埃之间的多晶硅，产生图6D1-图 6D2所示的结构。可以使用诸如氮化硅、氮氧化硅和/或其它电介质材料的其它材料和/或具有不同厚度的聚合物。
接下来，使用化学机械抛光或回蚀工艺来形成平坦表面，并且在衬底600 上方形成蚀刻停止层616，产生图6E1-图6E2所示的结构。蚀刻停止层616 可以包含通过任何合适的方法(例如，CVD、PVD等)形成的任何合适的蚀刻停止层。在实施例中，蚀刻停止层616可以包括约50埃与约150埃之间的Al2O3。可以使用其它蚀刻停止层材料和/或厚度。
在衬底600上方形成第三电介质材料层618和第四电介质材料层620的交替层，产生图6F1-图6F2所示的结构。在实施例中，第三电介质材料层 618可以是约200埃与约500埃之间的SiO2，并且第四电介质材料层620可以是约200埃与约500埃之间的Si3N4。可以使用其它电介质材料和/或厚度。
存储器孔622形成为延伸穿过第三电介质材料层618和第四电介质材料层620的交替层、蚀刻停止层616、牺牲材料层606、第一电介质层604、隔离层602和衬底600，并且在存储器孔622的内侧壁和底表面上形成材料层。存储器孔622可以具有约500埃与约2000埃之间的直径和约20000埃与约 50000埃之间的高度。也可以使用其它直径和高度。
在实施例中，在存储器孔622的每一个中形成NAND串，其中每个 NAND串包含外部层624，该外部层624可以包含一个或多个层(未示出)——诸如图4E的隧穿电介质456和电荷俘获层458，设置在外部层624 上的垂直多晶硅沟道626、以及电介质核心628——诸如SiO2或其它电介质材料，形成图6G1-图6G3所示的结构。外部层624可以具有约50埃与约200埃之间的厚度，垂直多晶硅沟道626可以具有约50埃与约200埃之间的厚度，并且电介质核心628可以具有约100埃与约1900埃之间的直径，但是可以使用其它值。在实施例中，外部层624具有氧化物-氮化物-氧化物(ONO) 结构，并且可以包含外部电荷俘获层，例如增加阱密度的特定配方的氮化硅。
接下来，图案化和蚀刻第三电介质材料层618和第四电介质材料层620，产生图6H1-图6H3所示的结构。例如，使用常规光刻技术通过软或硬掩模以及湿法或干法蚀刻处理来图案化和蚀刻第三电介质材料层618和第四电介质材料层620。在实施例中，图案化并蚀刻第三电介质材料层618和第四电介质材料层620以形成狭槽630。在实施例中，狭槽630终止于蚀刻停止层 616上。在实施例中，狭槽630具有约1000埃与约2000埃之间的宽度ws，但是可以使用其它宽度。
接下来，进行蚀刻以移除第四电介质材料层620以形成腔632，腔632 衬有阻挡和籽晶材料层634，并且在阻挡和籽晶材料层634上形成诸如钨的导电字线层636。回蚀阻挡和籽晶材料层634和导电字线层636，产生图6I1- 图6I2所示的结构。
第五电介质材料层638、氧化物材料层640和第六电介质材料层642共形地形成在狭槽630中，产生图6J1-图6J3所示的结构。例如，第五电介质材料层638可以是约20埃与约100埃之间的Al2O3，氧化物材料层640可以是约20埃与约200埃之间的SiO2，并且第六电介质材料层642可以是约20 埃与约100埃之间的Al2O3。可以使用其它材料和/或其它材料层厚度。
进行反应离子蚀刻工艺以在槽630中蚀刻第五电介质材料层638、氧化物材料层640、第六电介质材料层642和蚀刻停止层616，产生图6K1-图6K3 所示的结构。作为蚀刻的结果，在牺牲材料层606之上形成空隙642。
接下来，经由空隙642移除牺牲材料层606，产生图6L1-图6L2所示的结构。区域644保留在先前由牺牲材料层606占据的空间中。
接下来，在区域644中移除在存储器孔622中形成的NAND串的外部层624的部分，留下垂直多晶硅沟道626的外围外部被暴露。在移除外部层 624的部分的过程中，还从狭槽630中移除氧化物材料层640，产生图6M1- 图6M2示出的结构。
最后，在衬底600上方沉积诸如钨的导电材料，填充狭槽630以形成垂直狭槽导体646并填充区域644以形成侧面源极线648，产生如图6N1 -图6N2 所示的结构。如图6N1 -图6N2 中所见，垂直多晶硅沟道626的外围外部与侧面源极线648物理接触和电接触物理接触和电接触。另外，垂直狭槽导体646电耦接到侧面源极线648，并且向侧面源极线648提供低电阻电接触。
一个实施例包含制造单片三维存储器结构的方法。该方法包含在衬底之上形成交替的字线和电介质层的堆叠体，在衬底之上形成源极线，形成延伸穿过交替的字线和电介质层以及源极线的存储器孔，并且在与存储器孔相邻的衬底上形成机械支撑元件，
一个实施例包含形成三维堆叠非易失性存储器结构的方法。该方法包含在衬底之上形成源极线，在衬底之上形成交替的字线和电介质层的堆叠体，在延伸穿过源极线以及交替的字线和电介质层的存储器孔中形成存储器单元的多个NAND串，每个存储器单元包含由字线层中的一个形成的控制栅极，并且在与多个NAND串相邻的衬底上形成机械支撑元件。
一个实施例包含三维堆叠非易失性存储器结构，其包含设置在衬底之上的源极线、设置在衬底之上的堆叠体，该堆叠体包括交替的字线和电介质层，在延伸穿过交替的字线和电介质层的存储器孔中形成存储器单元的多个 NAND串，每个NAND串包括具有在与源极线接触的NAND串的底端之上的外围外部的垂直沟道，以及设置在与多个NAND串相邻的衬底上的机械支撑元件。
为了本文件的目的，应该注意，附图中描绘的各种特征的尺寸可能不一定按比例绘制。
为了本文件的目的，在说明书中对“实施例”、“一个实施例”、“一些实施例”或“另一个实施例”的引用可以用于描述不同的实施例或相同的实施例。
为了本文件的目的，连接可以是直接连接或间接连接(例如，经由一个或多个其它部分)。在一些情况下，当组件被称为连接到或耦接到另一个元件时，该元件可以直接连接到另一个元件或经由中间元件间接连接到另一个元件。当元件被称为直接连接到另一个元件时，则元件和另一个元件之间不存在中间元件。如果两个装置直接或间接连接，则它们“通信”，使得它们可以在它们之间传递电子信号。
为了本文件的目的，术语“基于”可以解读为“至少部分地基于”。
为了本文件的目的，在没有附加性上下文的情况下，使用诸如“第一”对象、“第二”对象、以及“第三”对象可能不意味着对象的排序，而是可以用于标识目的以标识不同的对象。
为了本文件的目的，术语对象的“集合”可以是指一个或多个对象的“集合”。
为了说明和描述的目的已经给出了前面的详细描述。其目的不是穷举或限制到所公开的确切形式。鉴于上述教导，许多修改和变化是可能的。选择所描述的实施例是为了最好地解释所提出的技术的原理及其实际应用，从而使本领域的其它技术人员能够在各种实施例中以及适合于预期的特定用途的各种修改来最好地利用它。意图是由所附权利要求限定范围。

Claims (15)

1.一种制造单片三维存储器结构的方法，所述方法包括：
在衬底之上形成交替的字线和电介质层的堆叠体；
在所述衬底之上形成源极线；
形成延伸穿过所述交替的字线和电介质层以及所述源极线的存储器孔；并且
在与所述存储器孔相邻的所述衬底上形成机械支撑元件。
2.如权利要求1所述的方法，还包括：
在所述存储器孔中形成垂直沟道；
在所述存储器孔中形成外部层和沟道；
选择性地移除所述外部层的一部分以暴露所述沟道的外围外部；并且
形成与所述沟道的暴露的外围外部接触的所述源极线。
3.如权利要求2所述的方法，其中形成所述机械支撑元件包括在与所述沟道的暴露的外围外部相邻处形成所述机械支撑元件。
4.如前述权利要求中任一项所述的方法，还包括：
在所述衬底上形成牺牲材料层；
在所述牺牲材料层和所述衬底中蚀刻沟槽；以及
在所述沟槽中形成所述机械支撑元件。
5.如权利要求4所述的方法，还包括：
选择性地移除所述牺牲材料层；以及
用所述源极线替代所述牺牲材料。
6.如权利要求1所述的方法，其中形成所述机械支撑元件包括在所述衬底的第一区域上形成第一多个机械支撑元件，并且在所述衬底的第二区域上形成第二多个机械支撑元件。
7.如权利要求1所述的方法，还包括在所述机械支撑元件之上形成所述交替的字线和电介质层的所述堆叠体。
8.一种三维堆叠非易失性存储器结构，包括：
设置在衬底之上的源极线；
设置在所述衬底之上的堆叠体，所述堆叠体包括交替的字线和电介质层；
在存储器孔中形成的存储器单元的多个NAND串，所述存储器孔延伸穿过所述源极线以及所述交替的字线和电介质层，每个存储器单元包括由字线层中的一个形成的控制栅极；以及
设置在与所述多个NAND串相邻的所述衬底上的机械支撑元件。
9.如权利要求8所述的三维堆叠非易失性存储器结构，其中所述机械支撑元件包括多个机械支撑元件。
10.如权利要求8-9中任一项所述的三维堆叠非易失性存储器结构，其中所述机械支撑元件包括设置在所述存储器结构的第一区域处的第一机械支撑元件的集合，设置在所述存储器结构的第二区域处的第二机械支撑元件的集合，以及设置在所述存储器结构的第三区域处的第三机械支撑元件。
11.如权利要求10所述的三维堆叠非易失性存储器结构，其中所述第一区域包括所述存储器结构的第一外围区域，所述第二区域包括所述存储器结构的第二外围区域，并且所述第三区域包括所述存储器结构的中央区域。
12.如权利要求8所述的三维堆叠非易失性存储器结构，其中所述机械支撑元件延伸到基本上等于所述源极线的顶表面的高度的高度。
13.如权利要求8所述的三维堆叠非易失性存储器结构，其中所述机械支撑元件具有约500埃与约3500埃之间的高度。
14.如权利要求8所述的三维堆叠非易失性存储器结构，其中所述机械支撑元件包括多晶硅。
15.如权利要求8所述的三维堆叠非易失性存储器结构，其中所述NAND串的每一个包括包含与所述源极线接触的外围外部的垂直沟道。
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