CN107958898A - 一种多芯片框架封装结构及其制造方法 - Google Patents

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Abstract

本发明实施例提供了一种多芯片框架封装结构，所述封装结构包括：至少一个载片台、至少一个底层芯片以及至少一个上层芯片；所述至少一个载片台用于容置所述至少一个底层芯片和所述至少一个上层芯片；所述封装结构还包括：至少一个第一介质层；其中，所述第一介质层置于所述底层芯片的上方；所述上层芯片置于所述第一介质层的上方；通过调整所述第一介质层的倾斜角度能够调整所述底层芯片与所述上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。本发明实施例还提供了一种多芯片框架封装结构的制造方法。

Description

一种多芯片框架封装结构及其制造方法
技术领域
本发明涉及半导体器件封装技术，尤其涉及一种多芯片框架封装结构及其制造方法。
背景技术
在当今电子工程逐步发展的今天，小型化、轻量化及功能化的集成电路(IC)芯片越来越受到青睐。而且，随着半导体业晶园制程即将达到瓶颈，封装技术将成为提高芯片制造利润，挑战摩尔定律的一个重要角色。在这一庞大需求下，半导体封装密度会不断增加，从一个组件的开发，逐渐进入到了集结多个组件成为一个系统的阶段。系统级封装(SiP)作为一种多芯片封装技术是目前也是未来封装技术的发展趋势。其封装形态多样，而且可根据客户或产品的需求通过改变不同的芯片排列方式及内部接合技术来实现定制化或弹性生产，且适用于各种消费性产品市场。但随着SiP封装密度不断增加，需要组建的芯片种类不断增多，芯片尺寸的不同导致SiP封装时会面临许多键合技术带来的困难。这就需要在进行SiP封装时合理分配各个组件的位置及封装方式。
QFP(Quad Flat Package)为表面贴装型封装，通过在四边引出呈不同形状的引脚来完成内部芯片与板级上的连接，由于QFP中间框架用于放置芯片的载片台大小与芯片的引脚数目息息相关，所以限制了利用QFP实现SiP的可行性。现有，通常使用框架类封装来实现SiP，但是，完成SiP封装时，不同组件的大小会严重制约可封装密度，尤其对于较薄的产品而言，可封装组件数目成为框架类封装发扬SiP技术时所遇到的较为严重的问题。
发明内容
为解决现有存在的技术问题，本发明实施例提供一种多芯片框架封装结构及其制造方法，以至少解决以上所述的技术问题。
为达到上述目的，本发明实施例的技术方案是这样实现的：
本发明实施例第一方面提供了一种多芯片框架封装结构，所述封装结构包括：至少一个载片台、至少一个底层芯片以及至少一个上层芯片；所述至少一个载片台用于容置所述至少一个底层芯片和所述至少一个上层芯片；所述封装结构还包括：至少一个第一介质层；其中，
所述第一介质层置于所述底层芯片的上方；所述上层芯片置于所述第一介质层的上方；通过调整所述第一介质层的倾斜角度能够调整所述底层芯片与所述上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
上述方案中，所述封装结构还包括：至少一个第二介质层；
所述第二介质层置于所述至少一个上层芯片中第一层上层芯片的上方，所述至少一个上层芯片中第二层上层芯片置于所述第二介质层的上方；其中，通过调整所述第二介质层的倾斜角度能够调整所述第一层上层芯片和所述第二层上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
上述方案中，所述封装结构还包括：接地平面、介质框架以及引出引脚；其中，
所述接地平面，用于连接所述底层芯片和/或所述上层芯片上需要接地的焊盘；
所述引出引脚，用于连接所述底层芯片和/或所述上层芯片上需要外接引出的焊盘；
所述介质框架，用于将所述至少一个载片台、所述接地平面及所述引出引脚之间连接起来，并用于支撑所述多芯片框架封装结构，以保证所述多芯片框架封装结构的结构牢固。
上述方案中，所述封装结构还包括：塑封体；
所述塑封体，用于将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层封装，以将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层封装于所述塑封体的内部。
上述方案中，所述封装结构还包括：至少一个第三介质层和至少一个顶层芯片；
所述第三介质层置于所述塑封体的上方，所述顶层芯片置于所述第三介质层的上方，通过调整所述第三介质层的倾斜角度能够调整所述顶层芯片在所述塑封体上的位置，以便于增加所述至少一个载片台上堆叠的芯片的数量。
上述方案中，所述封装结构还包括：金属连接线；其中，
所述金属连接线，用于将所述至少一个底层芯片中各底层芯片或所述至少一个上层芯片中各上层芯片之间的焊盘连接；和/或，将所述底层芯片与所述上层芯片之间的焊盘连接；和/或，将所述底层芯片和所述上层芯片中需要与所述引出引脚、接地平面进行连接的芯片的焊盘与所述引出引脚和所述接地平面连接。
本发明实施例第二方面提供了一种多芯片框架封装结构的制造方法，所述封装结构包括：至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层；所述方法包括：
在所述至少一个载片台上设置所述底层芯片；
在所述底层芯片上设置所述第一介质层，以所述第一介质层置于所述底层芯片的上方；
在所述第一介质层的上方设置所述上层芯片，以上所述上层芯片置于所述第一介质层的上方；其中，通过调整所述第一介质层的倾斜角度能够调整所述底层芯片与所述上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
上述方案中，所述封装结构还包括：至少一个第二介质层；相应地，所述方法还包括：
在所述至少一个上层芯片中第一层上层芯片的上方设置所述第二介质层，在所述第二介质层上的上方设置所述至少一个上层芯片中第二层上层芯片，其中，通过调整所述第二介质层的倾斜角度能够调整所述第一层上层芯片和所述第二层上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
上述方案中，所述封装结构还包括：塑封体；相应地，所述方法还包括：
将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层进行封装，形成所述塑封体，以将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层封装于所述塑封体的内部。
上述方案中，所述封装结构还包括：至少一个第三介质层和至少一个顶层芯片；相应地，所述方法还包括：
在所述塑封体的上方设置所述第三介质层，在所述第三介质层的上方设置所述顶层芯片，其中，通过调整所述第三介质层的倾斜角度能够调整所述顶层芯片在所述塑封体上的位置，以便于增加所述至少一个载片台上堆叠的芯片的数量。
本发明实施例所述的多芯片框架封装结构及其制造方法，能够通过各种倾斜角度的介质层，巧妙让芯片在角度上相互错开，让堆叠后的芯片有足够的空间来打线，所以，本发明实施例能够有效增加框架SIP封装合封芯片的数目，满足了封装多样化的需求，而且，有效解决现有SiP框架封装结构对于多芯片封装时芯片数目的受限的问题，增加了堆叠芯片的数量，为适应目前对于更轻更薄的产品应用需求奠定了基础。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本发明实施例多芯片框架封装结构的结构示意图一；
图2至图4为本发明实施例多芯片框架封装结构在制造过程中的结构示意图；
图5为本发明实施例多芯片框架封装结构的结构示意图二；
图6为本发明实施例多芯片框架封装结构的结构示意图二。
具体实施方式
为了能够更加详尽地了解本发明的特点与技术内容，下面结合附图对本发明的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本发明。
实施例一
本实施例提供了一种多芯片框架封装结构；本实施例所述的多芯片框架封装结构能够有效增加框架SIP封装合封芯片的数目，满足了封装多样化的需求，而且，有效解决现有SiP框架封装结构对于多芯片封装时芯片数目的受限的问题；具体地，所述多芯片框架封装结构包括：至少一个载片台、至少一个底层芯片以及至少一个上层芯片；所述至少一个载片台用于容置所述至少一个底层芯片和所述至少一个上层芯片；所述封装结构还包括：至少一个第一介质层；其中，所述第一介质层置于所述底层芯片的上方；所述上层芯片置于所述第一介质层的上方；通过调整所述第一介质层的倾斜角度能够调整所述底层芯片与所述上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
在实际应用中，所述封装结构还包括：接地平面、介质框架、引出引脚、以及塑封体；其中，
所述接地平面，用于连接所述底层芯片和/或所述上层芯片上需要接地的焊盘；
所述引出引脚，用于连接所述底层芯片和/或所述上层芯片上需要外接引出的焊盘；
所述介质框架，用于将所述至少一个载片台、所述接地平面及所述引出引脚之间连接起来，并用于支撑所述多芯片框架封装结构，以保证所述多芯片框架封装结构的结构牢固；
所述塑封体，用于将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层封装，以将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层封装于所述塑封体的内部。具体地，所述塑封体用于将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片和至少一个第一介质层，以及所述接地平面、介质框架、引出引脚进行封装。
以下结合图1对本发明实施例做进一步详细说明；具体地，如图1所示，所述多芯片框架封装结构，包括：
至少一个载片台102，所述载片台102为金属材料制成，用于放置需要封装的芯片(如底层芯片和上层芯片)；这里，所述底层芯片和上层芯片可以具体为半导体芯片；相应地，所述载片台102具体用于承载待封装的半导体芯片，并起到导热作用；
接地平面103，为金属材料制成，用于连接所述载片台102中的芯片(如上层芯片和/或底层芯片)上需要接地的焊盘(或管脚)；具体地，用于提供芯片需要接地的焊盘(或管脚)与封装体(也即多芯片框架封装结构)外部地平面的电性连接路径；
引出引脚101，用于连接所述载片台102中的芯片(如上层芯片和/或底层芯片)上需要外接引出的焊盘；具体地，用于提供芯片焊盘(或管脚)与封装体外部管脚的电性连接路径；
介质框架104，用于将所述载片台102、所述接地平面103及所述引出引脚101之间连接起来，并用于支撑整个封装结构(也即封装体)，以保证整个封装体的结构牢固。
至少一个底层芯片105，平铺放置于所述载片台102的上方；
至少一个第一介质层107，放置于所述底层芯片105的上方，且所述第一介质层107的上方可以放置至少一个上层芯片108，所述上层芯片108可以通过金属打线的形式与所述底层芯片105之间通过焊盘106进行电性连接；所述上层芯片108可以通过金属打线的形式与所述接地平面103或所述引出引脚101进行电连接；
塑封体109，用于将所述载片台102、接地平面103、引出引脚101、介质框架104、底层芯片105、介质层107、上层芯片108以及芯片(如上层芯片和/或底层芯片)上的焊盘塑封，以将所述载片台102、接地平面103、引出引脚101、介质框架104、底层芯片105，芯片上的焊盘106、介质层107、上层芯片108包覆于所述塑封体109的内部。在实际应用中，在完成整个半导体芯片放置后所述塑封体109用来填充整个封装体。
当然，为便于所述封装结构中各组件之间的连接，所述封装结构还包括：金属连接线；其中，所述金属连接线，用于将所述至少一个底层芯片中各底层芯片或所述至少一个上层芯片中各上层芯片之间的焊盘连接；和/或，将所述底层芯片与所述上层芯片之间的焊盘连接；和/或，将所述底层芯片和所述上层芯片中需要与所述引出引脚、接地平面进行连接的芯片的焊盘与所述引出引脚和所述接地平面连接。也就是说，在实际应用中，所述金属连接线用于将底层芯片、上层芯片、引出引脚、接地平面中需要连接的部件进行连接。
在一具体实施例中，所述封装结构还包括：至少一个第二介质层；所述第二介质层置于所述至少一个上层芯片中第一层上层芯片的上方，所述至少一个上层芯片中第二层上层芯片置于所述第二介质层的上方；其中，通过调整所述第二介质层的倾斜角度能够调整所述第一层上层芯片和所述第二层上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。也就是说，上层芯片之间也可以通过介质层来调节位置关系，这样，能够进一步调节上层芯片之间的位置关系，进而便于增加所述至少一个载片台上堆叠的芯片的数量。
在另一具体实施例中，所述封装结构还包括：至少一个第三介质层和至少一个顶层芯片；所述第三介质层置于所述塑封体的上方，所述顶层芯片置于所述第三介质层的上方，通过调整所述第三介质层的倾斜角度能够调整所述顶层芯片在所述塑封体上的位置，以便于增加所述至少一个载片台上堆叠的芯片的数量。也就是说，在上层芯片上还可以再堆叠一个介质层，并在介质层上再堆叠一颗上层芯片，这样，便于适应多芯片合封的应用场景。
这样，本发明实施例所述的多芯片框架封装结构，能够巧妙的通过改变堆叠半导体芯片时添加的介质层的形状来改变堆叠的半导体芯片之间的位置关系，进而有效提高了多层芯片打线空间，充分利用了封装尺寸内部空间，在相同的框架内完成更多的芯片合封，解决了现有技术中由于芯片尺寸过大，无法正常堆叠而导致没法合封过多芯片的问题。
而且，本发明实施例能够通过各种倾斜角度的介质层，巧妙让芯片在角度上相互错开，让堆叠后的芯片有足够的空间来打线，因此，增加了堆叠芯片的数量，为适应目前对于更轻更薄的产品应用需求奠定了基础。
另外，由于本发明实施例是通过改变介质层的方式来完成多芯片的堆叠的，所以，与现有改变框架的方式相比，本发明实施例成本更低，满足现有高性能低成本的芯片开发需求。
实施例二
本实施例提供了一种实施例一所述的多芯片框架封装结构的制造方法；具体地，所述方法包括：
在所述至少一个载片台上设置所述底层芯片；在所述底层芯片上设置所述第一介质层，以所述第一介质层置于所述底层芯片的上方；在所述第一介质层的上方设置所述上层芯片，以上所述上层芯片置于所述第一介质层的上方；其中，通过调整所述第一介质层的倾斜角度能够调整所述底层芯片与所述上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
在一具体实施例中，所述封装结构还包括：至少一个第二介质层；相应地，所述方法还包括：在所述至少一个上层芯片中第一层上层芯片的上方设置所述第二介质层，在所述第二介质层上的上方设置所述至少一个上层芯片中第二层上层芯片，其中，通过调整所述第二介质层的倾斜角度能够调整所述第一层上层芯片和所述第二层上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
在另一具体实施例中，，所述封装结构还包括：塑封体；相应地，所述方法还包括：将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层进行封装，形成所述塑封体，以将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层封装于所述塑封体的内部。
在实际应用中，所述封装结构还包括：至少一个第三介质层和至少一个顶层芯片；相应地，所述方法还包括：在所述塑封体的上方设置所述第三介质层，在所述第三介质层的上方设置所述顶层芯片，其中，通过调整所述第三介质层的倾斜角度能够调整所述顶层芯片在所述塑封体上的位置，以便于增加所述至少一个载片台上堆叠的芯片的数量。
图2至图4为本发明实施例多芯片框架封装结构在制造过程中的结构示意图；以下结合图2至图4对本发明实施例所述的方法做进一步详细说明；具体地，
步骤一，如图2所示，使用Candence SiP设计软件完成一种具有良好散热特性的多芯片框架封装结构的设计；具体地，所述多芯片框架封装结构包括位于中央的载片台102，分布于所述载片台102四周的引出引脚101和接地平面103，以及连接所述载片台102、引出引脚101和接地平面103的介质框架104。
具体地，使用Kovar合金(Fe-Ni-Co)作为所述载片台102和所述引出引脚101以及所述接地平面103的材料，通过冲膜的方法制备出如图1所示的多芯片框架；进一步地，使用六方氮化硼作为介质框架104的材料，通过冲模的方法将载片台102、引出引脚101和接地平面103部分连接起来。
这里，在实际应用中，所述载片台可以是一整块，也可以是隔开的多个平面。所述接地平面可以分布于整个封装体四周。所述引出引脚可以分布于整个封装体四周。
步骤二，如图3所示，在所述载片台102上表面平铺放置一个底层芯片105，所述底层芯片105通过导电银胶110与所述载片台102进行粘结。
步骤三，在所述底层芯片105上表面制备出金属凸块106，所述金属凸块106材料为金。在所述底层芯片105上的金属凸块106之间，以及所述底层芯片105上的金属凸块106与所述接地平面103及所述引出引脚101之间通过超声波键合技术，按照金属打线的形式完成电性互连线111的制备。所述互连线的材料为银。
步骤四，如图4所示，在所述底层芯片105上放置一个第一介质层107，所述第一介质层107通过芯片粘结薄膜112粘结在所述底层芯片105的上方。所述第一介质层107的材料为六方氮化硼。这里，所述第一介质层可以根据需要设置为不同的形状。
步骤五，如图4所示，在所述第一介质层107上表面放置一个上层芯片108，所述上层芯片108通过芯片粘结薄膜粘结在所述第一介质层107的上方。
步骤六，在所述上层芯片108上表面制备金属凸块106，所述金属凸块106材料为金。在所述上层芯片108上的金属凸块106与所述底层芯片105上的金属凸块106之间以及所述上层芯片108上的金属凸块106与所述接地平面103及所述引出引脚101之间通过超声波键合技术，按照金属打线的形式完成电性金属互连线111的制备。所述金属互连线(也即金属连接线)的材料为银。
步骤七，如图1所示，在完成整个芯片堆叠后，在整个封装体内通过转移成型技术，选用硅胶述职作为塑封料109的材料对整个封装结构进行塑封，以完成整个封装体内部组件的固定。在塑封完成后所述载片台102、接地平面103、引出引脚101、介质框架104、底层芯片105，芯片上的焊盘106、第一介质层107、上层芯片108都位于所述塑封体109内部。
这里，以上所述的金属凸块即为芯片上的焊盘；进一步地，以上所述的载片台、接地平面以及引出引脚材料为Kovar合金(Fe-Ni-Co)、合金42(Alloy42)及铜合金中的一种；所述金属互连线的制备方法为热压键合、超声波键合中的一种打线键合技术；所述金属凸块的材料为金、银、铅锡合金中的一种；所述金属互连线的材料可以为铝、金、银、铜、钯中的一种；所述介质层和介质框架的材料可以为六方氮化硼、白宝石、尖晶石、陶瓷中的一种；所述塑封体的制备方法为转移成型技术、喷射成型技术、预成型技术中的一种；所述塑封体的材料为酚醛树脂、硅胶树脂中的一种。
在实际应用中，如图5所示，在图1所示的封装结构的基础上，在上层芯片上再堆叠一个介质层，并在介质层上再堆叠一颗顶层芯片，以适应多芯片合封的应用场景进一步地，如图6所述，在封装内部，在载片台上方都可以放置不同尺寸的底层芯片，同样通过放置不同形状的介质层，以完成多芯片封装需求，从而适应更多的应用场景。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种多芯片框架封装结构，其特征在于，所述封装结构包括：至少一个载片台、至少一个底层芯片以及至少一个上层芯片；所述至少一个载片台用于容置所述至少一个底层芯片和所述至少一个上层芯片；所述封装结构还包括：至少一个第一介质层；其中，
所述第一介质层置于所述底层芯片的上方；所述上层芯片置于所述第一介质层的上方；通过调整所述第一介质层的倾斜角度能够调整所述底层芯片与所述上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
2.根据权利要求1所述的多芯片框架封装结构，其特征在于，所述封装结构还包括：至少一个第二介质层；
所述第二介质层置于所述至少一个上层芯片中第一层上层芯片的上方，所述至少一个上层芯片中第二层上层芯片置于所述第二介质层的上方；其中，通过调整所述第二介质层的倾斜角度能够调整所述第一层上层芯片和所述第二层上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
3.根据权利要求1或2所述的多芯片框架封装结构，其特征在于，所述封装结构还包括：接地平面、介质框架以及引出引脚；其中，
所述接地平面，用于连接所述底层芯片和/或所述上层芯片上需要接地的焊盘；
所述引出引脚，用于连接所述底层芯片和/或所述上层芯片上需要外接引出的焊盘；
所述介质框架，用于将所述至少一个载片台、所述接地平面及所述引出引脚之间连接起来，并用于支撑所述多芯片框架封装结构，以保证所述多芯片框架封装结构的结构牢固。
4.根据权利要求1或2所述的多芯片框架封装结构，其特征在于，所述封装结构还包括：塑封体；
所述塑封体，用于将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层封装，以将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层封装于所述塑封体的内部。
5.根据权利要求4所述的多芯片框架封装结构，其特征在于，所述封装结构还包括：至少一个第三介质层和至少一个顶层芯片；
所述第三介质层置于所述塑封体的上方，所述顶层芯片置于所述第三介质层的上方，通过调整所述第三介质层的倾斜角度能够调整所述顶层芯片在所述塑封体上的位置，以便于增加所述至少一个载片台上堆叠的芯片的数量。
6.根据权利要求1或2所述的多芯片框架封装结构，其特征在于，所述封装结构还包括：金属连接线；其中，
所述金属连接线，用于将所述至少一个底层芯片中各底层芯片或所述至少一个上层芯片中各上层芯片之间的焊盘连接；和/或，将所述底层芯片与所述上层芯片之间的焊盘连接；和/或，将所述底层芯片和所述上层芯片中需要与所述引出引脚、接地平面进行连接的芯片的焊盘与所述引出引脚和所述接地平面连接。
7.一种多芯片框架封装结构的制造方法，其特征在于，所述封装结构包括：至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层；所述方法包括：
在所述至少一个载片台上设置所述底层芯片；
在所述底层芯片上设置所述第一介质层，以所述第一介质层置于所述底层芯片的上方；
在所述第一介质层的上方设置所述上层芯片，以上所述上层芯片置于所述第一介质层的上方；其中，通过调整所述第一介质层的倾斜角度能够调整所述底层芯片与所述上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
8.根据权利要求7所述的方法，其特征在于，所述封装结构还包括：至少一个第二介质层；相应地，所述方法还包括：
在所述至少一个上层芯片中第一层上层芯片的上方设置所述第二介质层，在所述第二介质层上的上方设置所述至少一个上层芯片中第二层上层芯片，其中，通过调整所述第二介质层的倾斜角度能够调整所述第一层上层芯片和所述第二层上层芯片之间的位置关系，以便于增加所述至少一个载片台上堆叠的芯片的数量。
9.根据权利要求7或8所述的方法，其特征在于，所述封装结构还包括：塑封体；相应地，所述方法还包括：
将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层进行封装，形成所述塑封体，以将所述至少一个载片台、至少一个底层芯片、至少一个上层芯片以及至少一个第一介质层封装于所述塑封体的内部。
10.根据权利要求9所述的方法，其特征在于，所述封装结构还包括：至少一个第三介质层和至少一个顶层芯片；相应地，所述方法还包括：
在所述塑封体的上方设置所述第三介质层，在所述第三介质层的上方设置所述顶层芯片，其中，通过调整所述第三介质层的倾斜角度能够调整所述顶层芯片在所述塑封体上的位置，以便于增加所述至少一个载片台上堆叠的芯片的数量。
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