CN104332462A - 一种芯片倾斜堆叠的圆片级封装单元及其封装方法 - Google Patents

一种芯片倾斜堆叠的圆片级封装单元及其封装方法 Download PDF

Info

Publication number
CN104332462A
CN104332462A CN201410470416.XA CN201410470416A CN104332462A CN 104332462 A CN104332462 A CN 104332462A CN 201410470416 A CN201410470416 A CN 201410470416A CN 104332462 A CN104332462 A CN 104332462A
Authority
CN
China
Prior art keywords
chip
inclination
layer
packaged
silica gel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410470416.XA
Other languages
English (en)
Other versions
CN104332462B (zh
Inventor
张加勇
濮必得
刘昭麟
康新玲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Thermosphere Information Technology Co ltd
Original Assignee
Shandong Sinochip Semiconductors Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shandong Sinochip Semiconductors Co Ltd filed Critical Shandong Sinochip Semiconductors Co Ltd
Priority to CN201410470416.XA priority Critical patent/CN104332462B/zh
Publication of CN104332462A publication Critical patent/CN104332462A/zh
Application granted granted Critical
Publication of CN104332462B publication Critical patent/CN104332462B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Packaging Frangible Articles (AREA)

Abstract

本发明公开了一种芯片倾斜堆叠的圆片级封装单元，包括软性胶点和N个封装芯片，第一倾斜芯片Chip1倾斜放置在软性胶点上，第二倾斜芯片Chip2平行放置在第一倾斜芯片Chip1上，且平行方向上相互交错设置，倾斜芯片均与其前一个芯片平行交错放置，N个封装芯片的芯片焊盘PAD均经重新布线RDL技术重新布局形成重布线层，重布线层设有金属焊球与外部电路进行电气连接；N个封装芯片通过DAF胶膜或FOW胶膜粘结为一体后包裹在硅胶层内，硅胶层上设有支撑硅胶层形成重构晶圆的合金层及用于激光打标的覆盖层。本发明还公开一种芯片倾斜堆叠的圆片级封装方法。本发明能够实现多功能芯片的WLP封装，并缩小封装尺寸和降低封装成本。

Description

一种芯片倾斜堆叠的圆片级封装单元及其封装方法
技术领域
本发明涉及半导体封装领域，尤其涉及一种芯片倾斜堆叠的圆片级封装单元及其封装方法。
背景技术
圆片级封装（WLP，Wafer Level Package），是目前最先进的封装技术之一。WLP技术分为扇入型圆片级封装（FIWLP，Fan-in WLP）和扇出型圆片级封装（FOWLP，Fan-out WLP）两种，其中FIWLP较适合管脚数较低的芯片封装，例如图像传感器，FOWLP则更为适合高管脚的芯片封装，例如基带芯片。根据Yole development的预测，FIWLP的市场将以12%的年复合增长率持续增长，而FOWLP自2015起将迎来爆发式增长，市场年复合增长率高达28%。在消费电子产品及现代物联网技术的推动下，要求应用芯片向着更加“短小轻薄”的方向发展。与此同时，随着芯片管脚数的增加和功能的集成，WLP将逐渐向多芯片封装（MCP）和堆叠封装（POP等）方向发展。其中，基于多芯片的WLP封装，随着芯片数量的增加，封装的尺寸会迅速的增长，以至于封装的技术挑战和成本难以承受；此外，基于堆叠的WLP封装，强烈的依赖于先进的微Bump技术、2.5D interposer和TSV技术的发展，成本控制还面临极大的挑战。
发明内容
为了克服现有技术中存在的不足，本发明提供一种芯片倾斜堆叠的圆片级封装单元及其封装方法，能够实现多功能芯片的WLP封装，并缩小封装尺寸和降低封装成本。
为实现上述目的，本发明采取如下技术方案：
一种芯片倾斜堆叠的圆片级封装单元，包括软性胶点和N个封装芯片，所述N个封装芯片分别为第一倾斜芯片Chip1、第二倾斜芯片Chip2……第N倾斜芯片ChipN，其中第一倾斜芯片Chip1倾斜放置在软性胶点上，第二倾斜芯片Chip2平行放置在第一倾斜芯片Chip1上，且平行方向上相互交错设置，然后以此类推，后续所有倾斜芯片均与其前一个芯片平行交错放置，形成所有封装芯片的倾斜堆叠结构。
更进一步的，所述N个封装芯片的芯片焊盘（PAD）均经重新布线RDL技术重新布局形成重布线层，所述重布线层设有金属焊球与外部电路进行电气连接；所有N个封装芯片通过DAF胶膜或FOW胶膜粘结为一体后包裹在硅胶层内，所述硅胶层上设有支撑硅胶层形成重构晶圆的合金层及用于激光打标的覆盖层。
更进一步的，所述N个封装芯片中倾斜芯片的芯片焊盘均在芯片设计中用重新布线RDL方法布局在了倾斜芯片的一侧。
更进一步的，所述第一倾斜芯片Chip1倾斜放置在软性胶点上时，所述软性胶点与第一倾斜芯片Chip1无芯片焊盘的一侧接触，且垂直方向上不与芯片焊盘相重合。
更进一步的，所述软性胶点为硅胶或其它柔软且具有粘性的胶状物，且在一定温度和湿度等条件下可以实现固化。
一种芯片倾斜堆叠的圆片级封装单元的封装方法，包括如下步骤：
（1）提供圆片级芯片载板、圆片级玻璃载板、合金板和若干组封装芯片单元，每组封装芯片单元包括N个封装芯片，分别为第一倾斜芯片Chip1、第二倾斜芯片Chip2和第三倾斜芯片Chip3……第N倾斜芯片ChipN，且N≥3；
（2）在圆片级芯片载板表面粘贴PET胶膜；
（3）在粘有PET胶膜的圆片级芯片载板上面点软性胶点，将第一倾斜芯片Chip1倾斜放置和粘结在软性胶点上，并使第一倾斜芯片Chip1带有芯片焊盘的一端紧贴PET胶膜表面，随后固化软性胶点；
（4）将背面带有DAF或FOW胶膜的第二倾斜芯片Chip2和第三倾斜芯片Chip3依次粘贴到圆片级芯片载板上，其中第二倾斜芯片Chip2平行交错放置在第一倾斜芯片Chip1表面上，第三倾斜芯片Chip3平行交错放置在第二倾斜芯片Chip2表面上，以此类推，使每个封装芯片单元形成倾斜堆叠结构；上层芯片与下层芯片之间的位置相互错开，以保证上层芯片的芯片焊盘不被下层芯片所遮挡；DAF或FOW胶膜在倾斜堆叠的挤压过程中，能够填实封装芯片芯片与重布线层之间以及封装芯片之间的缝隙
（5）在圆片级芯片载板上表面，自上而下对步骤（4）形成的倾斜堆叠结构施加压力，去除每个封装芯片底部与圆片级芯片载板之间和所有封装芯片之间的气泡；
（6）在圆片级芯片载板上表面刷硅胶，形成硅胶层，使其包裹所有封装芯片；
（7）在硅胶层上安装合金板，作为合金层，并在真空环境下按压硅胶层，去除硅胶层中的气泡，以使硅胶均匀的分布，且表面平整；
（8）固化硅胶层并去除圆片级芯片载板和PET胶膜，完成晶圆重构；
（9）将重构好的晶圆，以合金板为结合面贴装在圆片级玻璃载板上；
（10）去除所有封装芯片的芯片焊盘表面的DAF或FOW胶膜；
（11）采用重新布线RDL技术对所有的封装芯片芯片焊盘进行重新布局，形成重布线层，去除圆片级玻璃载板，并在合金层表面制作用于激光打标的覆盖层，最后进行激光打标、植球和切单，形成芯片倾斜堆叠的圆片级封装单元。
更进一步的，所述每组封装芯片单元的N个封装芯片中倾斜芯片的芯片焊盘均在芯片设计中用重新布线RDL方法布局在了倾斜芯片的一侧。
更进一步的，所述软性胶点为硅胶；所述第一倾斜芯片Chip1倾斜放置在软性胶点上时，所述软性胶点与第一倾斜芯片Chip1无芯片焊盘的一侧接触，且垂直方向上不与芯片焊盘相重合，即在垂直方向上不会遮挡芯片焊盘。
更进一步的，所述重布线层的制作工序，是在所有封装芯片的芯片焊盘表面的DAF或FOW胶膜被清除后，同步进行的。
更进一步的，所述圆片级芯片载板的形状为圆形或方形。
有益效果：本发明提供的一种芯片倾斜堆叠的圆片级封装单元及封装方法，采用倾斜堆叠和圆片级封装的方式，将多个芯片集成在一个封装体内。这种芯片倾斜堆叠的圆片级封装结构及封装方法的特点在于：相比于现有多芯片封装，封装尺寸较小；相比于先进的堆叠封装，成本较低，即实现了多个功能芯片的集成封装，同时减小了封装的体积和封装成本。
附图说明
图1为本发明提供的圆片级封装单元示意图。
图2为本发明提供的倾斜芯片重布线层RDL前后的剖面及表面示意图。
图3为本发明提供的在圆片级载板上点柔性胶点的示意图。
图4为本发明提供的向圆片级载板上贴装Chip1的示意图。
图5为本发明提供的贴装完Chip1后，依次贴装Chip2和Chip3后的示意图。
图6为本发明提供的刷Silicone胶后的示意图。
图7为本发明提供的圆片表面安装Alloy、真空压膜去泡后的示意图。
图8为本发明提供的Silicone固化并拆除载板后，完成晶圆重构的示意图。
图9为本发明提供重构晶圆背面贴装玻璃载板后的示意图。
图10为本发明提供的去除Chip1、Chip2和Chip3所有 PAD表面的胶膜后的示意图。
图11为本发明提供的在所有芯片焊盘上完成RDL后的示意图。
图12为本发明提供的贴装完覆盖层并完成激光打标、植球和切单的示意图。
图13为本发明提供的Chip1、Chip2和Chip3在圆形载板上片布局的示意图。
图14为本发明提供的圆形载板上刷Silicone胶包裹所有芯片的示意图。
图15为本发明提供的Chip1、Chip2和Chip3在方形载板上片布局的示意图。
图16为本发明提供的方形载板上刷Silicone胶包裹所有芯片的示意图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示，本发明提供的一种芯片倾斜堆叠的圆片级封装单元，包括软性胶点1和N（N≥3）个封装芯片，设N个封装芯片分别为第一倾斜芯片Chip1、第二倾斜芯片Chip2……第N倾斜芯片ChipN，其中第一倾斜芯片Chip1倾斜放置在软性胶点1上，第二倾斜芯片Chip2平行放置在第一倾斜芯片Chip1上，且平行方向上相互交错设置，然后以此类推，后续所有倾斜芯片均与其前一个芯片平行交错放置，形成所有封装芯片的倾斜堆叠结构。为便于描述，下面以三个封装芯片（第一倾斜芯片Chip1、第二倾斜芯片Chip2和第三倾斜芯片Chip3）的堆叠结构为例进行说明。
如图2所示，所有倾斜芯片（Chip1、Chip2和Chip3）的芯片焊盘（PAD）9的位置，均在芯片设计中用重新布线RDL方法，布局在了芯片的一侧，在倾斜芯片平行交错放置时，芯片焊盘9露出，没有芯片焊盘9的一侧与前一倾斜芯片倾斜面贴合。
本发明提供的封装单元所有封装芯片的芯片焊盘9均经重新布线RDL技术重新布局形成重布线层3，重布线层3设有金属焊球4与外部电路进行电气连接。所有封装芯片通过DAF（Die Attach Film）胶膜5或FOW（Film Over Wire）胶膜5粘结为一体后由硅胶Silicone包裹在硅胶层6内，硅胶层6上设有支撑硅胶层6形成重构晶圆的合金层7（Alloy）及用于激光打标的覆盖层8（Cover layer）。
本发明还提供一种芯片倾斜堆叠的圆片级封装方法，用于制作上述圆片级封装单元，包括如下步骤：
（1）提供圆片级芯片载板10，若干组封装芯片单元，每组封装芯片单元包括第一倾斜芯片Chip1、第二倾斜芯片Chip2和第三倾斜芯片Chip3，圆片级玻璃载板2，合金板；其中，所有倾斜芯片的芯片焊盘9位置，均在芯片设计中或用重布线层3方法，布局在了芯片的一侧；圆片级芯片载板10的形状可以是圆形也可以是方形。
（2）在圆片级芯片载板10表面粘贴PET（Polyester Film）胶膜11。
（3）如图3所示，在粘有PET胶膜11的圆片级芯片载板10上面点软性胶点1，将第一倾斜芯片Chip1倾斜放置和粘结在软性胶点上，并使第一倾斜芯片Chip1带有芯片焊盘9的一端紧贴PET胶膜表面，随后固化软性胶点，如图4所示；所述的软性胶点1可以是硅胶Silicone或其它柔软且具有粘性的胶状物，且在一定温度和湿度等条件下可以实现固化；所述的软性胶点1在被第一倾斜芯片Chip1倾轧的过程中，只与其没有芯片焊盘9的一侧接触，且在垂直方向上不会遮挡芯片焊盘9的PAD焊点。
（4）将背面带有DAF或FOW胶膜5的第二倾斜芯片Chip2和第三倾斜芯片Chip3依次粘贴到圆片级芯片载板10上，其中第二倾斜芯片Chip2平行放置在第一倾斜芯片Chip1表面上，第三倾斜芯片Chip3平行放置在第二倾斜芯片Chip2表面上，形成倾斜堆叠结构；其中上层芯片与下层芯片之间的位置相互错开，以保证上层芯片的芯片焊盘9不被下层芯片所遮挡。
（5）在圆片级芯片载板10上表面，自上而下对步骤（4）形成的倾斜堆叠结构施加压力，去除封装芯片Chip1、Chip2和Chip3底部与圆片级芯片载板10之间和所有封装芯片Chip1、Chip2和Chip3之间的气泡；其中DAF或FOW胶膜5，在倾斜堆叠结构的挤压过程中，能够填实封装芯片与PET胶膜11之间以及封装芯片Chip1、Chip2和Chip3之间的缝隙。
（6）如图5所示，在圆片级芯片载板10上表面刷硅胶，形成硅胶层6，使其包裹封装芯片Chip0、Chip1和Chip2。图13、图15分别为所有组的封装芯片在圆形芯片载板、方形芯片载板上均匀布局后刷硅胶后的结构示意图。
（7）如图6所示，在硅胶层6上安装合金板，作为合金层7，并在真空环境下按压硅胶层6，去除硅胶层6中的气泡，以使硅胶均匀的分布，且表面平整。
（8）如图7所示，固化硅胶层6并去除圆片级芯片载板10和PET胶膜11，完成晶圆重构。
（9）如图8所示，将重构好的晶圆，以合金板为结合面贴装在圆片级玻璃载板2上。
（10）去除所有封装芯片芯片焊盘9表面的DAF或FOW胶膜；其中所述的去除DAF或FOW胶膜的清洗液应当对表面其他材质没有腐蚀作用。
（11）采用重新布线RDL技术对所有的封装芯片芯片焊盘9进行重新布局，形成重布线层3，去除圆片级玻璃载板2，并在合金层7表面制作用于激光打标的覆盖层8，最后进行激光打标、植球和切单，形成芯片倾斜堆叠的圆片级封装单元。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种芯片倾斜堆叠的圆片级封装单元，其特征在于：包括软性胶点（1）和N个封装芯片，所述N个封装芯片分别为第一倾斜芯片Chip1、第二倾斜芯片Chip2……第N倾斜芯片ChipN，其中第一倾斜芯片Chip1倾斜放置在软性胶点（1）上，第二倾斜芯片Chip2平行放置在第一倾斜芯片Chip1上，且平行方向上相互交错设置，然后以此类推，后续所有倾斜芯片均与其前一个芯片平行交错放置，形成所有封装芯片的倾斜堆叠结构。
2.根据权利要求1所述的一种芯片倾斜堆叠的圆片级封装单元，其特征在于：所述N个封装芯片的芯片焊盘（9）均经重新布线RDL技术重新布局形成重布线层（3），所述重布线层（3）设有金属焊球（4）与外部电路进行电气连接；所有N个封装芯片通过DAF胶膜（5）或FOW胶膜（5）粘结为一体后包裹在硅胶层（6）内，所述硅胶层（6）上设有支撑硅胶层（6）形成重构晶圆的合金层（7）及用于激光打标的覆盖层（8）。
3.根据权利要求1所述的一种芯片倾斜堆叠的圆片级封装单元，其特征在于：所述N个封装芯片中倾斜芯片的芯片焊盘（9）均在芯片设计中用重新布线RDL方法布局在了倾斜芯片的一侧。
4.根据权利要求3所述的一种芯片倾斜堆叠的圆片级封装单元，其特征在于：所述第一倾斜芯片Chip1倾斜放置在软性胶点（1）上时，所述软性胶点（1）与第一倾斜芯片Chip1无芯片焊盘（9）的一侧接触，且垂直方向上不与芯片焊盘（9）相重合。
5.根据权利要求1所述的一种芯片倾斜堆叠的圆片级封装单元，其特征在于：所述软性胶点（1）为硅胶。
6.一种用于制作权利要求1所述芯片倾斜堆叠的圆片级封装单元的封装方法，其特征在于包括如下步骤：
（1）提供圆片级芯片载板（10）、圆片级玻璃载板（12）、合金板和若干组封装芯片单元，每组封装芯片单元包括N个封装芯片，分别为第一倾斜芯片Chip1、第二倾斜芯片Chip2和第三倾斜芯片Chip3……第N倾斜芯片ChipN，且N≥3；
（2）在圆片级芯片载板（10）表面粘贴PET胶膜（11）；
（3）在粘有PET胶膜（11）的圆片级芯片载板（10）上面点软性胶点（1），将第一倾斜芯片Chip1倾斜放置和粘结在软性胶点上，并使第一倾斜芯片Chip1带有芯片焊盘（9）的一端紧贴PET胶膜表面，随后固化软性胶点；
（4）将背面带有DAF胶膜（5）或FOW胶膜（5）的第二倾斜芯片Chip2和第三倾斜芯片Chip3依次粘贴到圆片级芯片载板（10）上，其中第二倾斜芯片Chip2平行交错放置在第一倾斜芯片Chip1表面上，第三倾斜芯片Chip3平行交错放置在第二倾斜芯片Chip2表面上，以此类推，使每个封装芯片单元形成倾斜堆叠结构；
（5）在圆片级芯片载板（10）上表面，自上而下对步骤（4）形成的倾斜堆叠结构施加压力，去除每个封装芯片底部与圆片级芯片载板（10）之间和所有封装芯片之间的气泡；
（6）在圆片级芯片载板（10）上表面刷硅胶，形成硅胶层（6），使其包裹所有封装芯片；
（7）在硅胶层（6）上安装合金板，作为合金层（7），并在真空环境下按压硅胶层（6），去除硅胶层（6）中的气泡，以使硅胶均匀的分布，且表面平整；
（8）固化硅胶层6并去除圆片级芯片载板（10）和PET胶膜（11），完成晶圆重构；
（9）将重构好的晶圆，以合金板为结合面贴装在圆片级玻璃载板（2）上；
（10）去除所有封装芯片的芯片焊盘（9）表面的DAF胶膜（5）或FOW胶膜（5）；
（11）采用重新布线RDL技术对所有的封装芯片芯片焊盘（9）进行重新布局，形成重布线层（3），去除圆片级玻璃载板（2），并在合金层（7）表面制作用于激光打标的覆盖层（8），最后进行激光打标、植球和切单，形成芯片倾斜堆叠的圆片级封装单元。
7.根据权利要求6所述的一种芯片倾斜堆叠的圆片级封装单元的封装方法，其特征在于：所述每组封装芯片单元的N个封装芯片中倾斜芯片的芯片焊盘（9）均在芯片设计中用重新布线RDL方法布局在了倾斜芯片的一侧。
8.根据权利要求6所述的一种芯片倾斜堆叠的圆片级封装单元的封装方法，其特征在于：所述软性胶点（1）为硅胶；所述第一倾斜芯片Chip1倾斜放置在软性胶点（1）上时，所述软性胶点（1）与第一倾斜芯片Chip1无芯片焊盘（9）的一侧接触，且垂直方向上不与芯片焊盘（9）相重合。
9.根据权利要求6所述的一种芯片倾斜堆叠的圆片级封装单元的封装方法，其特征在于：所述重布线层（3）的制作工序，是在所有封装芯片的芯片焊盘（9）表面的DAF或FOW胶膜（5）被清除后，同步进行的。
10.根据权利要求6所述的一种芯片倾斜堆叠的圆片级封装单元的封装方法，其特征在于：所述圆片级芯片载板（10）的形状为圆形或方形。
CN201410470416.XA 2014-09-16 2014-09-16 一种芯片倾斜堆叠的圆片级封装单元及其封装方法 Active CN104332462B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410470416.XA CN104332462B (zh) 2014-09-16 2014-09-16 一种芯片倾斜堆叠的圆片级封装单元及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410470416.XA CN104332462B (zh) 2014-09-16 2014-09-16 一种芯片倾斜堆叠的圆片级封装单元及其封装方法

Publications (2)

Publication Number Publication Date
CN104332462A true CN104332462A (zh) 2015-02-04
CN104332462B CN104332462B (zh) 2017-06-20

Family

ID=52407163

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410470416.XA Active CN104332462B (zh) 2014-09-16 2014-09-16 一种芯片倾斜堆叠的圆片级封装单元及其封装方法

Country Status (1)

Country Link
CN (1) CN104332462B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
CN107958898A (zh) * 2016-10-17 2018-04-24 深圳市中兴微电子技术有限公司 一种多芯片框架封装结构及其制造方法
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
CN111048479A (zh) * 2019-12-27 2020-04-21 华天科技（西安）有限公司 一种多芯片堆叠封装结构及其封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840893A (zh) * 2009-03-19 2010-09-22 日月光半导体制造股份有限公司 直立式芯片的封装结构
KR20110123506A (ko) * 2010-05-07 2011-11-15 주식회사 하이닉스반도체 반도체 패키지용 기판 및 이를 포함하는 반도체 패키지
CN102790041A (zh) * 2011-05-19 2012-11-21 海力士半导体有限公司 堆叠半导体封装体
CN204118063U (zh) * 2014-09-16 2015-01-21 山东华芯半导体有限公司 一种芯片倾斜堆叠的圆片级封装单元

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840893A (zh) * 2009-03-19 2010-09-22 日月光半导体制造股份有限公司 直立式芯片的封装结构
KR20110123506A (ko) * 2010-05-07 2011-11-15 주식회사 하이닉스반도체 반도체 패키지용 기판 및 이를 포함하는 반도체 패키지
CN102790041A (zh) * 2011-05-19 2012-11-21 海力士半导体有限公司 堆叠半导体封装体
CN204118063U (zh) * 2014-09-16 2015-01-21 山东华芯半导体有限公司 一种芯片倾斜堆叠的圆片级封装单元

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9666513B2 (en) 2015-07-17 2017-05-30 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9859257B2 (en) 2015-12-16 2018-01-02 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
CN107958898A (zh) * 2016-10-17 2018-04-24 深圳市中兴微电子技术有限公司 一种多芯片框架封装结构及其制造方法
CN107958898B (zh) * 2016-10-17 2020-07-24 深圳市中兴微电子技术有限公司 一种多芯片框架封装结构及其制造方法
CN111048479A (zh) * 2019-12-27 2020-04-21 华天科技（西安）有限公司 一种多芯片堆叠封装结构及其封装方法
CN111048479B (zh) * 2019-12-27 2021-06-29 华天科技(南京)有限公司 一种多芯片堆叠封装结构及其封装方法

Also Published As

Publication number Publication date
CN104332462B (zh) 2017-06-20

Similar Documents

Publication Publication Date Title
CN104332462A (zh) 一种芯片倾斜堆叠的圆片级封装单元及其封装方法
JP6621843B2 (ja) 第１のレベルのダイと、背中合わせに積み重ねられた第２のレベルのダイと、第３のレベルのダイとを備え、対応する第１、第２、及び第３の再配線層を有する垂直スタックシステムインパッケージ、並びにその製造方法
CN103456645B (zh) 先蚀后封三维系统级芯片正装堆叠封装结构及工艺方法
CN105762084A (zh) 倒装芯片的封装方法及封装装置
CN103295926B (zh) 一种基于tsv芯片的互连封装方法
CN101807531A (zh) 一种超薄芯片的封装方法以及封装体
CN107324274A (zh) 用于sip三维集成的封装载体
TWI244145B (en) Method for fabricating semiconductor package
CN103681458A (zh) 一种制作嵌入式超薄芯片的三维柔性堆叠封装结构的方法
CN204118064U (zh) 一种芯片倾斜堆叠的圆片级封装单元
CN110349933A (zh) 一种晶圆键合堆叠芯片的封装结构及制备方法
CN201655787U (zh) 半导体封装结构
CN103700596A (zh) 减少模封胶体内气泡的压缩模封方法与装置
CN204118063U (zh) 一种芯片倾斜堆叠的圆片级封装单元
CN102263077A (zh) 一种双扁平无载体无引脚的ic芯片封装件
CN104201168B (zh) 一种芯片倾斜堆叠的圆片级封装单元及封装方法
CN104347612B (zh) 集成的无源封装、半导体模块和制造方法
CN105428507A (zh) 芯片封装结构及方法
CN105914155A (zh) 一种倒装芯片及其封装方法
CN205141022U (zh) 芯片封装结构
CN203839371U (zh) 一种dram双芯片堆叠封装结构
CN107845600A (zh) 一种键合式晶圆级封装结构及其工艺流程
CN210136868U (zh) 一种晶圆键合堆叠芯片的封装结构
CN202196776U (zh) 一种扁平无载体无引线引脚外露封装件
CN104064557B (zh) 一种芯片背面裸露的重构晶圆结构及制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20180614

Address after: 200120 C, 888, west two road, Nanhui new town, Pudong New Area, Shanghai

Patentee after: Shanghai stratosphere Intelligent Technology Co.,Ltd.

Address before: 250101 two floor of block B, Qilu Software Park, Ji'nan high tech Zone, Shandong.

Patentee before: SHANDONG SINOCHIP SEMICONDUCTORS Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230506

Address after: Room 1125, Block M, 11th Floor, Building 1, No. 158 Shuanglian Road, Qingpu District, Shanghai, 200000

Patentee after: Shanghai Thermosphere Information Technology Co.,Ltd.

Address before: 200120 C, 888, west two road, Nanhui new town, Pudong New Area, Shanghai

Patentee before: Shanghai stratosphere Intelligent Technology Co.,Ltd.

TR01 Transfer of patent right