CN106449525A - 半导体封装件 - Google Patents

半导体封装件 Download PDF

Info

Publication number
CN106449525A
CN106449525A CN201610662850.7A CN201610662850A CN106449525A CN 106449525 A CN106449525 A CN 106449525A CN 201610662850 A CN201610662850 A CN 201610662850A CN 106449525 A CN106449525 A CN 106449525A
Authority
CN
China
Prior art keywords
chip
semiconductor package
layer
stress control
stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610662850.7A
Other languages
English (en)
Other versions
CN106449525B (zh
Inventor
张根豪
赵泰济
沈锺辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106449525A publication Critical patent/CN106449525A/zh
Application granted granted Critical
Publication of CN106449525B publication Critical patent/CN106449525B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/27002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

提供了半导体封装件，所述半导体封装件包括封装构件和应力控制层。封装构件包括包封层和至少一个芯片。包封层包封所述至少一个芯片。应力控制层设置在封装构件的表面上。应力控制层具有达到应力控制层防止封装构件具有翘曲的程度的内应力。

Description

半导体封装件
本申请要求于2015年8月13日在韩国知识产权局提交的第10-2015-0114547号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体封装件及其制造方法。
背景技术
随着半导体晶圆尺寸增大或厚度减小，在制造半导体晶圆的过程中会发生翘曲。由于构成芯片或半导体封装件的各个组件的热膨胀系数(CTE)之间的差异，使得当在半导体晶圆上制造芯片或封装制造的芯片时会发生翘曲，翘曲表示半导体芯片或半导体封装件的不期望弯曲。
发明内容
根据本发明构思的示例性实施例，半导体封装件包括封装构件和应力控制层。封装构件包括包封层和至少一个芯片。包封层包封所述至少一个芯片。应力控制层设置在封装构件的表面上。应力控制层具有达到应力控制层防止封装构件具有翘曲的程度的内应力。
根据本发明构思的示例性实施例，半导体封装件包括第一芯片、第二芯片、包封层和应力控制层。第二芯片安装在第一芯片上。第二芯片通过内部连接构件连接到第一芯片。包封层包封第二芯片并暴露第二芯片的前表面。应力控制层设置在第二芯片的前表面上。应力控制层具有达到应力控制层防止第二芯片具有翘曲的程度的内应力。
根据本发明构思的示例性实施例，半导体封装件包括芯片、包封层、外部连接构件和应力控制层。包封层包封芯片的后表面和侧表面并暴露芯片的前表面。外部连接构件设置在芯片的前表面或后表面上。应力控制层设置在芯片的前表面和包封层的表面上。应力控制层包括达到应力控制层防止芯片具有翘曲的程度的内应力。
根据本发明构思的示例性实施例，提供如下一种半导体封装件。半导体封装件包括第一芯片、安装在第一芯片上的第二芯片以及连接第一芯片和第二芯片的芯片穿过通电极。半导体封装件还包括：基础包封层，填充第一芯片和第二芯片之间的空间；包封层，包封第一芯片、第二芯片和基础包封层；第一应力控制层，设置在包封层的表面上。第一应力控制层包括达到第一应力控制层防止第二芯片具有翘曲的程度的内应力。
根据本发明构思的示例性实施例，提供如下一种制造半导体封装件的方法。将封装构件附着到支撑承载件。形成包封层以包封封装构件。在形成包封层之后，在支撑承载件和封装构件的至少一个表面上形成应力控制层，以消除由于形成包封层引起的封装构件的翘曲。
根据本发明构思的示例性实施例，提供了如下一种半导体封装件。半导体封装件包括基础芯片和芯片。基础芯片和芯片堆叠在彼此上，基础芯片是基础芯片和芯片的堆叠芯片的最下面的芯片。半导体封装件还包括：第一应力控制层；基础包封层，介于第一应力控制层和基础芯片之间；第二应力控制层，介于基础芯片和芯片的最底部的芯片之间；包封层，覆盖堆叠芯片；第三应力控制层，设置在包封层的上表面上。第一应力控制层和第二应力控制层被布置为防止基础芯片具有翘曲。第三应力控制层具有内应力，使得第三应力控制层防止芯片的最上面的芯片具有翘曲
附图说明
通过参照附图对其示例性实施例的详细描述，本发明构思的这些和其它特征将变得更加明显，在附图中：
图1A至图1D是描述根据本发明构思的实施例的半导体封装件及制造其的方法的图；
图2A至图2E是描述根据本发明构思的实施例的半导体封装件及制造其的方法的图；
图3A、图3B和图4A、图4B是描述图1A至图1D和图2A至图2E的封装构件、支撑承载件与应力控制层之间的应力关系的图；
图5至图15是描述根据本发明构思的实施例的半导体封装件及制造其的方法的剖视图；
图16和图17是描述根据示例性实施例的半导体封装件及制造其的方法的剖视图；
图18和图19是描述用于根据示例性实施例的制造半导体封装件的方法中的制造第二芯片的方法的剖视图；
图20和图21是描述用于根据示例性实施例的制造半导体封装件的方法中的制造第二芯片的方法的剖视图；
图22和图23是描述根据示例性实施例的制造半导体封装件的方法的剖视图；
图24至图26是描述根据示例性实施例的制造半导体封装件的方法的剖视图；
图27是描述根据示例性实施例的制造半导体封装件的方法的剖视图；
图28至图33是描述根据本发明构思的实施例的半导体封装件及制造其的方法的剖视图；
图34是描述根据示例性实施例的半导体封装件及制造其的方法的剖视图；
图35至图43是描述根据示例性实施例的半导体封装件及制造其的方法的剖视图；
图44是描述根据示例性实施例的半导体封装件及制造其的方法的剖视图；
图45是描述根据示例性实施例的制造半导体封装件的方法的流程图；
图46是包括根据示例性实施例的半导体封装件的半导体模块的示意性平面图；
图47是示出包括根据示例性实施例的半导体封装件的卡的示意图；
图48是示出包括根据示例性实施例的半导体封装件的电子电路板的示意性框图；
图49是示出包括根据示例性实施例的半导体封装件的电子系统的示意性框图；
图50是示出包括根据示例性实施例的半导体封装件的电子系统的示意图；
图51是包括根据示例性实施例的半导体封装件的电子系统的示意性透视图。
为了较好的理解和便于描述，任意给出了附图中示出的组成构件的尺寸和厚度。在图中，为了清楚起见，夸大了层、膜、区域等的厚度和/或面积。
具体实施方式
下面将参照附图详细地描述本发明构思的示例性实施例。本发明构思的下面的实施例可以单独实施，或者下面的实施例中的一个或更多个实施例可以结合实施。
图1A至图1D是描述根据本发明构思的示例性实施例的半导体封装件及制造其的方法的图。
图1A示出了封装元件PAE。封装元件PAE包括设置在半导体晶圆(或半导体基底)上的芯片、堆叠在半导体晶圆上的多个芯片、或者在半导体晶圆上被包封层(封装层或密封层)包封(或密封)的多个芯片。封装元件PAE可以是在制造半导体封装件时的中期产物。
在封装元件PAE中，由于各组件的热膨胀系数之间的差异或在制造半导体封装件中的各操作变量使得会发生第一翘曲WAR1。图1A示出了封装元件PAE向下弯曲的第一翘曲WAR1的示例。为了便于说明，可以限定向下弯曲的封装元件PAE的第一翘曲WAR1具有正值。如果封装元件PAE向上弯曲，为了便于解释，可以限定向上弯曲的封装元件PAE的第一翘曲WAR1具有负值。
图1B示出了用于支撑封装元件PAE的支撑承载件SUC以及应力控制层SCL1-1和SCL1-2。应力控制层SCL1-1和SCL1-2分别形成在支撑承载件SUC的前表面和后表面上。支撑承载件SUC可以由硅、硅锗、砷化镓(GaAs)、玻璃、金属(例如，锗)、塑料或陶瓷形成。虽然图1B示出了应力控制层SCL1-1和SCL1-2形成在支撑承载件SUC的前表面和后表面这两个表面上，但是应力控制层SCL1-1和SCL1-2可以形成在支撑承载件SUC的前表面和后表面的至少一个表面上。
支撑承载件SUC可以对应于封装元件PAE的尺寸。例如，如果封装元件PAE具有半导体晶圆的尺寸，那么支撑承载件SUC和半导体晶圆可以在形状和尺上寸彼此匹配，或者可以一致。应力控制层SCL1-1和SCL1-2可以表现出张应力或压缩应力。
应力控制层SCL1-1和SCL1-2可以将张应力或压缩应力的内应力施加到支撑承载件SUC，以消除支撑承载件SUC的翘曲。例如，应力控制层SCL1-1和SCL1-2可以形成为具有预定的厚度，使得应力控制层SCL1-1和SCL1-2可以具有内应力，以防止封装元件PAE具有翘曲。例如，应力控制层SCL1-1和SCL1-2的厚度可以在大约1nm至大约1mm的范围内。应力控制层SCL1-1和SCL1-2的内应力可以为从大约-1GPa至大约1GPa。因此，应力控制层SCL1-1和SCL1-2可以消除封装元件PAE中从大约-1mm到大约+1mm的翘曲。
应力控制层SCL1-1和SCL1-2可以由氧化物层、氮化物层、聚合物层或它们的组合来形成。可以使用化学气相沉积(CVD)工艺、旋转涂覆工艺或物理气相沉积(PVD)工艺形成应力控制层SCL1-1和SCL1-2。
图1C示出了支撑承载件SUC由于应力控制层SCL1-1和SCL1-2而具有第二翘曲WAR2。支撑承载件SUC由于应力控制层SCL1-1和SCL1-2而可以具有向上的第二翘曲WAR2。第二翘曲WAR2可以具有负值。例如，第二翘曲WAR2可以在与第一翘曲WAR1的方向相反的方向上(即，在向上的方向上)弯曲。
第二翘曲WAR2可以被设置为抵消或消除第一翘曲WAR1。第二翘曲WAR2可以通过应力控制层SCL1-1和SCL1-2的种类和厚度而被设置。例如，可以通过形成具有第一种类和第一厚度的应力控制层SCL1-1以及通过形成具有第二种类和第二厚度的应力控制层SCL1-2来产生第二翘曲WAR2。在示例性实施例中，第一种类和第二种类可以基本相同。在示例性实施例中，第一种类和第二种类可以彼此不同。在示例性实施例中，第一厚度和第二厚度可以基本相同。在示例性实施例中，第一厚度和第二厚度可以彼此不同。
图1D示出了封装元件PAE被安装在支撑承载件SUC上，使得封装元件PAE的第一翘曲WAR1被支撑承载件SUC的第二翘曲WAR2抵消或消除。在此情况下，封装元件PAE和支撑承载件SUC由于形成在支撑承载件SUC的前表面和后表面上的应力控制层SCL1-1和SCL1-2而无需弯曲。例如，形成在支撑承载件SUC上的应力控制层SCL1-1和SCL1-2可以具有第二翘曲WAR2，并且可以抵消在封装元件PAE处发生的第一翘曲WAR1。
图2A至2E是描述根据本发明构思的示例性实施例的半导体封装件及制造其的方法的图。
详细地，除了应力控制层SCL2-1和SCL2-2形成在封装元件PAE上，图2A至图2E中示出的结构与图1A至图1D中示出的结构相同。为了便于解释，将简要给出或省略与图1A至图1D的描述相同的图2A至图2E的描述。
图2A示出了封装元件PAE。封装元件PAE会具有会在封装元件PAE的制造工艺中产生的向下弯曲的第一翘曲WAR1。图2B示出了用于支撑封装元件PAE的支撑承载件SUC。图2C示出了分别形成在支撑承载件SUC的前表面和后表面上的应力控制层SCL2-1和SCL2-2。应力控制层SCL2-1和SCL2-2可以遇必要时形成在支撑承载件SUC的前表面和后表面的至少一个表面上。应力控制层SCL2-1和SCL2-2可以与上面描述的图1的应力控制层SCL1-1和SCL1-2相同。
图2D示出了封装元件PAE由于应力控制层SCL2-1和SCL2-2而具有第二翘曲WAR2。封装元件PAE由于应力控制层SCL2-1和SCL2-2而可以具有在向上方向上的第二翘曲WAR2。第二翘曲WAR2可以具有负值。例如，第二翘曲WAR2在与第一翘曲WAR1的方向相反的方向上(即，在向上方向上)弯曲。第二翘曲WAR2可以抵消第一翘曲WAR1。
可以通过控制应力控制层SCL2-1和SCL2-2的种类和厚度来获得第二翘曲WAR2。例如，可以通过形成具有第一种类和第一厚度的应力控制层SCL2-1以及形成具有第二种类和第二厚度的应力控制层SCL2-2来控制第二翘曲WAR2。在示例中实施例中，第一种类与第二种类可以基本相同。在示例性实施例中，第一种类和第二种类可以彼此不同。在示例性实施例中，第一厚度和第二厚度可以基本相同。在示例性实施例中，第一厚度和第二厚度可以彼此不同。
图2E示出了封装元件PAE被安装在支撑承载件SUC上。如果封装元件PAE被安装在支撑承载件SUC上，那么封装元件PAE和支撑承载件SUC由于形成在封装元件PAE的前表面和后表面上的应力控制层SCL2-1和SCL2-2而无需弯曲。例如，形成在封装元件PAE上的应力控制层SCL2-1和SCL2-2可以具有第二翘曲WAR2，并且可以抵消在封装元件PAE处产生的第一翘曲WAR1。
图3A、图3B和图4A、图4B是描述图1A至图1D和图2A至图2E的封装元件、支撑承载件与应力控制层之间的应力关系的图。
图3A示出了形成在封装元件PAE-C或支撑承载件SUC-C上的具有张应力的应力控制层SCL-T。可以在如箭头指示的向外的方向上显现出张应力。封装元件PAE-C或支撑承载件SUC-C可以具有在如箭头指示的向内方向上显现出的压缩应力。因此，封装元件PAE-C或支撑承载件SUC-C可以是向下弯曲的，并且可以是向下凹的。
图4A示出了显现出压缩应力的应力控制层SCL-C形成在封装元件PAE-T或支撑承载件SUC-T上。可以在如箭头指示的向内的方向上显现出压缩应力。封装元件PAE-T或支撑承载件SUC-T可以具有在如箭头指示的向外方向上显现出的张应力。因此，封装元件PAE-C或支撑承载件SUC-C可以是向上弯曲的，并且可以是向上凸的。
可以通过使用形成在封装元件PAE或支撑承载件SUC上的应力控制层SCL1-1、SCL1-2、SCL2-1和SCL2-2来调节封装元件PAE或支撑承载件SUC的弯曲方向。
以下，将描述根据本发明构思的示例性实施例的半导体封装件及制造其的方法。根据示例性实施例，可以通过在支撑承载件SUC上形成应力控制层SCL1-1和SCL1-2中的至少一个应力控制层或者在封装元件PAE上形成应力控制层SCL2-1和SCL2-2中的至少一个应力控制层来调节(或控制)半导体封装件的翘曲。
图5至图15是描述根据本发明构思的示例性实施例的半导体封装件及制造其的方法的剖视图。图5至图15示出了半导体封装件具有晶圆上芯片(COW)结构，在该结构中，第二芯片200堆叠在包括第一芯片100的基础晶圆10上。
参照图5，基础晶圆10包括多个芯片100。硅通孔(TSV)130穿过芯片100。通过在晶圆级同时形成包括TSV 130的芯片100来完成基础晶圆10。例如，芯片100在基础晶圆10中彼此间隔开。TSV 130称作芯片穿孔电极。
晶圆10的底表面可以称作前表面F1，构成芯片100的有源区域或集成电路层位于前表面F1上，而基础晶圆10的顶表面可以称作后表面B1，构成芯片100的有源区域或集成电路层不位于后表面B1上。在基础晶圆10处，芯片区域的尺寸被指示为尺寸CR1。芯片区域的尺寸CR1可以是宽度或长度。芯片100之间的划线(scribe line)的尺寸被指示为尺寸SR1。划线区域的尺寸SR1可以是宽度或长度。
通过在后续操作中切割基础晶圆10而完成的芯片100的尺寸可以被指示为尺寸CS1。芯片100的尺寸CS1可以是宽度或长度。通过在划线区域中用刀片切割的尺寸被指示为S1。在划线区域中用刀片切割的尺寸S1可以是刀片的宽度。为了便于解释，图5示出了三个芯片100位于基础晶圆10中。本发明构思不限于此。例如，芯片100的数量可以是多于三个。例如，可以在基础晶圆10中形成数十到数百个芯片。
基础晶圆10包括基体层110、底绝缘层120、TSV 130、外部连接构件140、用于封装件的第一应力控制层160(SCL2-1)、用于封装件的第二应力控制层124(SCL2-2)以及顶垫170。基体层110可以包括：硅基底(未示出)；集成电路层(未示出)，形成在硅基底上；层间绝缘层(未示出)，覆盖集成电路层。底绝缘层120形成在基体层110下方，并且可以包括用于封装件的第二应力控制层124(SCL2-2)和金属间绝缘层122。多层布线图案(未示出)可以形成在金属间绝缘图案122中。
TSV 130穿透基体层110并且连接到底绝缘层120的多层布线图案。外部连接构件140包括凸垫142和凸块144。凸垫142由位于用于封装件的第二应力控制层124(SCL2-2)上的导电材料形成，并且可以电连接到底绝缘层120中的多层布线图案。因此，凸垫142可以通过多层布线图案电连接到TSV 130。
可以在凸垫142上形成下凸块金属(UBM)(未示出)。凸垫142可以由铝或铜形成，并且可以使用脉冲镀覆工艺或直流镀覆工艺形成。然而，形成凸垫142的材料和方法不限于此。
在凸垫142上形成凸块144。凸块144可以由包括例如铜(Cu)、铝(Al)、金(Au)、焊料等的导电材料来形成。然而，形成凸块144的材料不限于此。如果凸块144由焊料形成，凸块144也可以称作焊料凸块。
用于封装件的第一应力控制层160(SCL2-1)和用于封装件的第二应力控制层124(SCL2-2)可以控制基础晶圆10的翘曲。用于封装件的第一应力控制层160(SCL2-1)可以是由在基体层110的顶表面上的绝缘材料形成的保护层，以保护基体层110不受外部影响。用于封装件的第二应力控制层124(SCL2-2)可以是用于与外部连接构件140绝缘的钝化层。
可以通过高密度等离子体化学气相沉积(HDP-CVD)工艺形成用于封装件的第一应力控制层160(SCL2-1)和用于封装件的第二应力控制层124(SCL2-2)。在示例性实施例中，可以使用化学气相沉积(CVD)工艺、旋转涂覆工艺或者物理气相沉积(PVD)工艺形成用于封装件的第一应力控制层160(SCL2-1)和用于封装件的第二应力控制层124(SCL2-2)。
可以由氧化物层、氮化物层、聚合物层或它们的组合来形成用于封装件的第一应力控制层160(SCL2-1)和用于封装件的第二应力控制层124(SCL2-2)。可以将用于封装件的第一应力控制层160(SCL2-1)和用于封装件的第二应力控制层124(SCL2-2)形成为具有从大约1nm到大约1mm的厚度。
在用于封装件的第一应力控制层160(SCL2-1)上形成顶垫170，并且将顶垫170连接到TSV 130。顶垫170可以由铝或铜来形成。在示例性实施例中，顶垫170和凸垫142可以由基本相同的材料来形成。
参照图6，准备支撑承载件800。在支撑承载件800的前表面和后表面上分别形成用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)。用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层(SCL1-2)可以控制基础晶圆10的翘曲。
可以由氧化物层、氮化物层、聚合物层或它们的组合来形成用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)。可以使用化学气相沉积(CVD)工艺、旋转涂覆工艺或者物理气相沉积(PVD)工艺形成用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)。可以将用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)形成为具有大约1nm到大约1mm的厚度。
用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)的内应力可以为从大约-1GPa到大约1GPa。因此，用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)可以抵消从大约-1mm到大约+1mm的翘曲。可以将用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)形成为不同类型的层。粘附构件820形成在支撑承载件800的用于承载件的第一应力控制层802(SCL1-1)上。支撑承载件800可以由硅、硅锗、砷化镓(GaAs)、玻璃、金属(例如，锗)、塑料或陶瓷来形成。
根据示例性实施例，支撑承载件800可以由硅基底或玻璃基底来形成。粘附构件820可以由非导电膜(NCF)、各向异性导电膜(ACF)、UV膜、瞬间胶、热硬化粘合剂、激光硬化粘合剂、超声硬化粘合剂、非导电膏(NCP)等来形成。
通过粘附构件820将基础晶圆10粘附到用于支撑承载件800的承载件的第一应力控制层802(SCL1-1)上。例如，粘附基础晶圆10使得外部连接构件140面对支撑承载件800。可以在准备基础晶圆10之前准备支撑承载件800，或者可以在准备基础晶圆10之后且在将基础晶圆10粘附到支撑承载件800之前准备支撑承载件800。
参照图7，准备第二芯片200。第二芯片200包括基体层210、底绝缘层220和内部连接构件240。基体层210可以包括：硅基底(未示出)；集成电路层(未示出)，形成在硅基底上；层间绝缘层(未示出)，覆盖集成电路层。
基体层210的后表面B2暴露到外部。基体层210的后表面B2是面对硅基底的前表面F2的表面，在硅基底的前表面F2上形成有集成电路层。在基体层210下方形成底绝缘层220，底绝缘层220包括金属间绝缘层222和钝化层224。可以在金属间绝缘层222的内侧形成多层布线图案(未示出)。
内部连接构件240包括凸垫242和凸块244。凸垫242可以由位于钝化层224上的导电材料形成，并且可以电连接到底绝缘层220中的多层布线图案。可以在凸垫242上形成下凸块金属(UBM)(未示出)。凸垫242可以通过与用于形成凸垫142的操作相同或不同的操作由与上面描述的外部连接构件140的凸垫142的材料相同或不同的材料来形成。
在凸垫242上形成凸块244。凸块244可以由包括例如铜(Cu)、铝(Al)、金(Au)、焊料等的导电材料形成。然而，用于形成凸块244的材料不限于此。在示例性实施例中，凸块144和凸块244可以由基本相同的材料形成。穿透基体层210的TSV无需形成在第二芯片200中。因此，可不形成顶垫。
通过在第一芯片110的顶表面上分别堆叠第二芯片200形成堆叠芯片1100。因此，形成在基础晶圆10处的芯片100可以称作第一芯片100。通过使用热压工艺将第二芯片200的内部连接构件240粘附到第一芯片100的顶垫170上，将第二芯片200堆叠到第一芯片100上。内部连接构件240可以连接到顶垫170。因此，第二芯片200的多层布线图案可以电连接到第一芯片100的TSV 130。
如果将第二芯片200的内部连接构件240布置在与第一芯片100处的顶垫170的位置对应的位置处，那么第二芯片200被堆叠到第一芯片100上。在示例性实施例中，第二芯片200和第一芯片100可以是不同类型的。在示例性实施例中，第二芯片200和第一芯片100可以是相同类型的。
可以通过如图5中示出的同一基础晶圆获得第二芯片200。在此情况下，TSV可以不形成在第二芯片200中。然而，在示例性实施例中，与图7中不同，可以在第二芯片200中形成TSV。在此情况下，第二芯片200和第一芯片100可以都通过同一基础晶圆来获得。
第二芯片200的尺寸可以被指示为尺寸CS2。第二芯片200的尺寸CS2可以是宽度或长度。每个第二芯片200与其它第二芯片200间隔开尺寸S2的距离。尺寸S2大于尺寸S1。因为第二芯片200的尺寸CS2小于第一芯片100的尺寸CS1并且尺寸S2大于尺寸S1，所以可以稍后通过两相邻芯片200之间的空间执行底部填充操作和切割操作。
参照图8，将底部填充件310形成为用于填充堆叠芯片1100的第一芯片100和第二芯片200之间的连接部分的包封层。如上所述，通过减少堆叠在第一芯片100上的第二芯片200的尺寸，即使划线区域的尺寸(例如，宽度)小，也可以容易地在大集成晶圆上执行底部填充。当形成底部填充件310时，通过使用形成在支撑承载件800的前表面和后表面上的用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)，可以控制堆叠芯片1100或基础晶圆10的翘曲。
底部填充件310填充第一芯片100和第二芯片200之间的连接部分(即，第一芯片100的顶垫170连接到内部连接构件240的部分)。底部填充件310可以由诸如环氧树脂的底部填充树脂形成，并且可以包含二氧化硅或焊剂(熔剂，flux)。底部填充件310可以由与下面描述的成型构件的材料不同或相同的材料来形成。
如图8中所示，底部填充件310包封(或密封)第一芯片100和第二芯片200之间的连接部分、第二芯片200的侧表面以及第二芯片200的顶表面(后表面B2)的一部分。在示例性实施例中，底部填充件310可以仅填充第一芯片100和第二芯片200之间的连接部分。在示例性实施例中，底部填充件310可以填充第一芯片100和第二芯片200之间的连接部分并且围绕第二芯片200的侧表面。
可以将底部填充件310形成为与相邻的底部填充件310叠置。如果底部填充件310围绕第二芯片200的侧表面，那么形成在侧表面上的底部填充件310可以暴露于完成的半导体封装件中。在执行成型底部填充(MUF)操作的情况下，可以省略上面描述的底部填充操作。
参照图9，将成型构件320成型或者覆盖粘附到支撑承载件800的顶表面的堆叠芯片1100。成型构件320可以由诸如树脂的聚合物形成。例如，成型构件320可以由环氧成型化合物(EMC)形成。当成型构件320形成在图8得到的结构上时，通过使用形成在支撑承载件800的前表面和后表面上的用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)，可以控制由成型构件320的形成导致的堆叠芯片1100或基础晶圆10的翘曲。
在堆叠芯片1100上形成包括底部填充件310和成型构件320的包封层330。包封层330覆盖堆叠芯片1100的第一芯片100和第二芯片200的侧表面和顶表面(后表面B1和B2)。成型构件320包封底部填充件310的侧表面。
参照图10，可以通过磨(研磨)包封层330的顶表面使堆叠芯片1100的第二芯片200(后表面B2)的顶表面暴露。包封层330的顶表面可以形成具有第二芯片200(后表面B2)的顶表面的光滑水平的或平坦的表面。如果在第二芯片200处未形成有TSV，则第二芯片200的顶表面可以是不具有集成电路层的半导体基底(例如，硅基底)的后表面B2，因此，半导体基底的后表面B2上的硅可以暴露到外部。
在第二芯片200的顶表面和包封层330的顶表面上形成用于封装件的第三应力控制层332(SCL2-3)。可以将用于封装件的第三应力控制层332(SCL2-3)形成为调节(或控制)在形成包封层330之后会发生的堆叠芯片1100或基础晶圆10的翘曲。用于封装件的第三应力控制层332(SCL2-3)可以由氧化物层、氮化物层、聚合物层或它们的组合来形成。
参照图11，将粘附构件820从基础晶圆10去除，将其上形成有第一应力控制层802和第二应力控制层804的支撑承载件800与基础晶圆10分开。堆叠芯片1100的第一芯片100的外部连接构件140可以暴露到外部。
在示例性实施例中，可以单独去除支撑承载件800、用于承载件的第一应力控制层802和第二应力控制层804以及粘附构件820。在示例性实施例中，可以同时去除支撑承载件800、用于承载件的第一应力控制层802和第二应力控制层804以及粘附构件820的结合结构。例如，如果支撑承载件800可以由透明材料(例如，玻璃基底)形成，并且如果粘附构件820由UV膜形成，那么可以通过对支撑承载件800和粘附构件820照射UV线来使它们与基础晶圆10同时分开。
参照图12，将堆叠芯片1100所附着到的基础晶圆10上下颠倒，将支撑承载件900附着到基础晶圆10。在支撑承载件900的前表面和后表面上形成用于承载件的第三应力控制层902(SCL1-3)和用于承载件的第四应力控制层904(SCL1-4)。用于承载件的第三应力控制层902(SCL1-3)和用于承载件的第四应力控制层904(SCL1-4)可以调节(控制)堆叠芯片1100或基础晶圆10的翘曲。
可以由硅、硅锗、砷化镓(GaAs)、玻璃、金属(锗)、塑料或陶瓷形成支撑承载件900。可以由非导电膜(NCF)、各向异性导电膜(ACF)、UV膜、瞬间胶、热硬化粘合剂、激光硬化粘合剂、超声硬化粘合剂、非导电膏(NCP)等形成粘附构件920。
根据本实施例的示例性实施例，可以由玻璃基底形成支撑承载件900，可以由UV膜形成粘附构件920。可以由与上面描述的用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)相同的材料形成用于承载件的第三应力控制层902(SCL1-3)和用于承载件的第四应力控制层904(SCL1-4)。可以由不同类型的材料形成用于承载件的第三应力控制层902(SCL1-3)和用于承载件的第四应力控制层904(SCL1-4)。
参照图13，通过利用支撑承载件900执行对于各堆叠芯片1100的电芯片分拣(electrical die sorting,EDS)测试。可以通过使用例如探针卡930执行EDS测试。探针卡930包括基体单元930a和端子针930b。端子针930b可以是例如弹簧针。在EDS测试中，将弹簧针电连接到相应的外部连接构件140以从测试设备将电信号施加到堆叠芯片1100。
通过EDS测试确定堆叠芯片1100良好或有缺陷。通过EDS测试确定堆叠芯片1100是良好的或有缺陷的，并舍弃有缺陷的堆叠芯片1100。因此，根据本实施例的示例性实施例的最终半导体封装件是由已通过EDS测试的堆叠芯片形成的封装件。因此，根据示例性实施例的最终半导体封装件可以称作已知良好的芯片堆叠件(KGDS)。
参照图14，在EDS测试之后，将基础晶圆10和包封层330切割并分成各个半导体封装件1000。可以通过切割操作部分地去除粘附构件920。可以切割基础晶圆10和包封层330使得第一芯片100具有尺寸CS1。可以切割第二芯片200之间的基础晶圆10和包封层330以形成具有第一宽度CS1的第一芯片100。可以通过小于如图10中限定的刀片宽度S2的刀片宽度S1来切割第二芯片200之间的基础晶圆10和包封层330。在此情况下，包括包封层330(即，底部填充件310)的第二芯片200可以具有大于如图13中限定的尺寸CS2的尺寸CS2’。可以由刀片宽度S1确定尺寸CS2和尺寸CS2’之差。
参照图15，通过从在图14中切下的各个半导体芯片去除支撑承载件900和粘附构件920来完成半导体封装件1000。可以顺序或者同时去除支撑承载件900和粘附构件920。如上所述，在通过切割操作形成半导体封装件1000之后，可以暴露第一芯片100的两个侧表面。在此情况下，当将半导体封装件1000安装在电路板基底上并再次成型半导体封装件1000时，可以将另外的成型构件良好地附着到第一芯片100的侧表面。
根据按照本实施例的制造半导体封装件的方法，可以通过形成分别形成在第一芯片100的前表面和后表面上的用于封装件的第一应力控制层160(SCL2-1)和用于封装件的第二应力控制层124(SCL2-2)来控制基础晶圆10的翘曲。
根据按照本实施例的制造半导体封装件的方法，当形成包括底部填充件310和成型构件320的包封层330时，可以通过使用分别形成在支撑承载件800的前表面和后表面上的用于承载件的第一应力控制层802(SCL1-1)和用于承载件的第二应力控制层804(SCL1-2)来控制堆叠芯片1100或基础晶圆10的翘曲。
根据按照本实施例的制造半导体封装件的方法，对于EDS测试，可以通过使用分别形成在支撑承载件900的前表面和后表面上的用于承载件的第三应力控制层902(SCL1-3)和用于承载件的第四应力控制层904(SCL1-4)来控制堆叠芯片1100或基础晶圆10的翘曲。
根据按照本实施例的制造半导体封装件的方法，在形成包封层330之后，形成在第二芯片200的表面和包封层330的表面上的用于封装件的第三应力控制层332(SCL2-3)可以控制堆叠芯片1100或基础晶圆10的翘曲。
根据按照本实施例的制造半导体封装件的方法，在将堆叠芯片1100安装在包括具有TSV 130形成在其中的多个第一芯片100的基础晶圆10上之后执行电芯片分拣(EDS)测试。因此，可以获得被确定为良好的或有缺陷的堆叠芯片1100而无需PCB或插入件。
这里，参照回图15，将简要描述通过使用制造半导体封装件的方法制造的半导体封装件1000的结构和特性。
详细地，半导体封装件1000包括封装元件PAE，封装元件PAE包括第一芯片100、第二芯片200以及包封第一芯片100和第二芯片200的底部填充件310。用于封装件的应力控制层332(SCL2-3)可以形成在封装元件PAE的表面B2上。
封装元件PAE在上述制造过程期间会具有第一翘曲，可以通过可以形成在封装元件PAE的表面B2上的用于封装件的应力控制层332(SCL2-3)来取消封装元件PAE的第一翘曲。在这种情况下，应力控制层332可以具有抵消第一翘曲的第二翘曲。例如，封装元件PAE的第一翘曲具有正值，用于封装件的第三应力控制层332(SCL2-3)的第二翘曲可以具有与第一翘曲的值相反的负值。例如，封装元件PAE的第一翘曲具有负值，用于封装件的第三应力控制层332(SCL2-3)的第二翘曲可以具有与第一翘曲的值相反的正值。
半导体封装件1000包括第一芯片100、第二芯片200和底部填充件310，良好的堆叠芯片1100可以从中获得。第一芯片100包括基体层110、底部绝缘层120、TSV 130、外部连接构件140、用于封装件的第一应力控制层160(SCL2-1)、用于封装件的第二应力控制层124(SCL2-2)和顶垫170。在第一芯片100的底部处，凸块144暴露到外部。
第二芯片200包括基体层210、底部绝缘层220、内部连接构件240和用于封装件的第三应力控制层332(SCL2-3)。第二芯片200无需包括TSV，或者，如果需要，可以包括TSV。第二芯片200的有源表面(前表面F2)安装在第一芯片100的非有源表面(后表面B1)上，并且构成了堆叠芯片，其中，内部连接构件240连接到第一芯片100的顶垫170。因此，第二芯片200通过内部连接构件240电连接到第一芯片100的TSV 130。
包封层330的底部填充件310填充第一芯片100和第二芯片200之间的连接部分(即，第一芯片100的顶垫170和内部连接构件240之间的连接部分)。包封层330被形成为围绕第二芯片200的两侧表面。因此，形成在第二芯片200的两侧表面上的包封层330和形成在第一芯片100和第二芯片200之间的连接部分处的包封层330可以由同一材料形成。
在第二芯片200的顶表面(后表面B2)上，代替包封层330，形成用于封装件的第三应力控制层332(SCL2-3)。包封层不形成在第一芯片100的两侧表面上，并且第一芯片100的两侧表面被暴露。因此，当半导体封装件1000被安装在电路板基底上并被再次成型时，另外的成型构件可以良好地附着到第一芯片100的侧表面。
形成为围绕第二芯片200的两侧表面的包封层330的两端部与第一芯片100的边缘部分竖直地匹配。例如，包括包封层330的第二芯片200的尺寸CS2’可以与第一芯片100的尺寸CS1相同。
图16和图17是描述根据示例性实施例的半导体封装件及制造其的方法的剖视图。
除了用于切割基础晶圆10和包封层330的操作，图16和图17中示出的实施例与图15中示出的实施例相同。
首先，执行图5至图13的制造过程。因此，将被包封层330包封的所述多个第二芯片200布置在支撑承载件900上。在支撑承载件900上形成用于承载件的第三应力控制层902(SCL1-3)以及用于承载件的第四应力控制层904(SCL1-4)。将包括第一芯片100的基础晶圆10附着到第二芯片200上。
参照图16，切割基础晶圆10和包封层330，使得第二芯片200具有宽度CS2。可以使用具有刀片宽度S2的刀片来切割基础晶圆10。在此情况下，第一芯片100的尺寸从尺寸CS1略微减少至尺寸CS1’。
参照图17，通过去除支撑承载件900、用于承载件的第三应力控制层902(SCL1-3)、用于承载件的第四应力控制层904(SCL1-4)以及粘附构件920来完成半导体封装件1000’。可以顺序或同时去除支撑承载件900和粘附构件920。如上所述，在通过切割操作形成半导体封装件1000a之后，可以使第一芯片100和第二芯片200中的每个芯片的两侧表面暴露。
根据图16和图17中示出的制造半导体封装件的方法，使第二芯片200的顶表面和第一芯片100的两侧表面暴露。在此情况下，当将半导体封装件1000安装在电路板基底上并再次成型半导体封装件1000时，可以将另外的成型构件完全附于第一芯片100和第二芯片200的侧表面。
这里，参照图17，将简要描述通过使用制造半导体封装件的方法制造的半导体封装件1000a的结构和特性。
半导体封装件1000a包括封装元件PAE，封装元件PAE包括第一芯片100、第二芯片200以及包封第一芯片100和第二芯片200的包封层330。用于封装件的应力控制层332(SCL2-3)形成在封装元件PAE的表面B2上。
虽然封装元件PAE在上述制造过程期间会具有第一翘曲，但是具有抵消第一翘曲的第二翘曲的用于封装件的应力控制层332(SCL2-3)可以形成在封装元件PAE的表面B2上。例如，封装元件PAE的第一翘曲具有正值或负值，用于封装件的第三应力控制层332(SCL2-3)的第二翘曲可以具有与第一翘曲的值相反的负值或正值。
除了第二芯片200的两侧表面被暴露，图17的半导体封装件1000a可以与图15的半导体封装件1000相同。包封层330填充第一芯片100和第二芯片200之间的连接部分(即，第一芯片100的顶垫170和内部连接构件240之间的连接部分)，但包封层330未形成在第二芯片200的两侧表面上。此外，包封层330未形成在第一芯片100的两侧表面上，因此第一芯片100的两侧表面被暴露。
因此，当半导体封装件1000被安装在电路板基底上并被再次成型时，另外的成型构件可以良好地附着到第一芯片100的侧表面和第二芯片200的顶表面。此外，第二芯片200的两端部与第一芯片100的边缘部分竖直地匹配。例如，第二芯片200的尺寸CS2与第一芯片100的尺寸CS1相同。
图18和图19是描述用在根据示例性实施例的制造半导体封装件的方法中的制造第二芯片的方法的剖视图。
参照图18，准备包括多个第二芯片200的晶圆20。使用粘附构件860将晶圆20附着到支撑承载件840。在支撑承载件840的前表面和后表面上形成用于承载件的第五应力控制层842(SCL1-5)和用于承载件的第六应力控制层844(SCL1-6)。用于承载件的第五应力控制层842(SCL1-5)和用于承载件的第六应力控制层844(SCL1-6)可以调节(控制)晶圆20的翘曲。
在晶圆20中，与第一芯片100相似，芯片区域的尺寸被指示为尺寸CR1。芯片区域的尺寸CR1可以是宽度或长度。与第一芯片100相似，芯片200之间划线的尺寸也可以被指示为尺寸SR1。划线的尺寸SR1可以是宽度或长度。
如上所述，可以由硅、硅锗、砷化镓(GaAs)、玻璃、金属(例如，锗)、塑料或陶瓷形成支撑承载件840。可以由非导电膜(NCF)、各向异性导电膜(ACF)、UV膜、瞬间胶、热硬化粘合剂、激光硬化粘合剂、超声硬化粘合剂、非导电膏(NCP)等形成粘附构件860。可以粘附晶圆20，使得内部连接构件240面对支撑承载件840。
参照图19，通过沿划线区域切割晶圆20使晶圆20分成各个第二芯片200。通过切割晶圆20完成的第二芯片200的尺寸可以被指示为尺寸CS2。第二芯片200的尺寸CS2可以是宽度或长度。在划线区域中用刀片切割的尺寸被指示为尺寸S2。在划线区域中用刀片切割的尺寸S2可以是刀片的宽度。
图20和图21是描述用在根据示例性实施例的制造半导体封装件的方法中的制造第二芯片的方法的剖视图。
详细地，除了形成有TSV 230，图20和图21中示出的第二芯片200a可以与图18和图19的第二芯片200相同。
参照图20，准备包括具有TSV 230形成在其中的多个第二芯片200a的晶圆20。使用粘附构件860将晶圆20附着到支撑承载件840。
参照图21，通过沿划线区域切割晶圆20使晶圆20分成各个第二芯片200a。通过切割晶圆20完成的第二芯片200a的尺寸可以被指示为尺寸CS2。第二芯片200a的尺寸CS2可以是宽度或长度。在划线区域中用刀片切割的尺寸被指示为尺寸S2。在划线区域中用刀片切割的尺寸S2可以是刀片的宽度。
图22和图23是描述根据示例性实施例的制造半导体封装件的方法的剖视图。
详细地，除了粘附构件420形成在基础晶圆10上，在图22和图23中示出的实施例与之前的示例性实施例相同。在此情况下，无需形成之前的示例性实施例的底部填充件310。
参照图22，在基础晶圆10上形成覆盖用于封装件的第一应力控制层160(SCL2-1)和用于封装件的第二应力控制层124(SCL2-2)的粘附构件420。粘附构件420可以由NCF或ACF形成。根据示例性实施例，粘附构件420可以是NCF。可以通过形成用于封装件的第一应力控制层160(SCL2-1)和顶垫170并在基础晶圆10上粘附NCF来形成粘附构件420。
NCF是粘附绝缘膜。通过将第二芯片200按压到第一芯片100上来将第二芯片200堆叠到第一芯片100上。通过使用包括NCF的粘附构件420使第二芯片200和第一芯片100彼此附着。ACF是具有导电颗粒分散在粘附绝缘膜中的结构的各向异性导电膜。ACF可以具有允许电流仅朝着电极流动的各向异性电性质(即，沿竖直方向并防止水平方向上的电流)。当将热和压力施加到ACF使粘附剂熔化时，导电颗粒在彼此面对的电极之间布置并展现导电性，而粘附剂填充在水平方向上彼此邻近的电极之间的空间并使电极彼此绝缘。
参照图23，通过在位于包括第一芯片100的基础晶圆10上的粘附构件420上堆叠第二芯片200来形成堆叠芯片1100。通过将内部连接构件240压制-粘附到第一芯片100的顶垫170上来将第二芯片200附着到第一芯片100。将内部连接构件240连接到第一芯片100的顶垫170。
当将第二芯片200堆叠到第一芯片100上时，堆叠芯片1100的第一芯片100和第二芯片200之间的连接部分未填充有如之前实施例中的底部填充件310，但填充有粘附构件420。在此情况下，可以省略底部填充操作，因此可以简化整个制造工艺。然后，可以通过执行如上所述的成型操作、测试操作和切割操作来完成半导体封装件。
图24至图26是描述根据示例性实施例的制造半导体封装件的方法的剖视图。
详细地，除了未形成之前的实施例的底部填充件310且通过使用成型构件320形成包封层330，图24至图26中示出的示例性实施例与之前的示例性实施例相同。
首先，执行图5至图7中示出的制造工艺。因此，通过在粘附构件420上堆叠第二芯片200形成堆叠芯片1100。在包括第一芯片100的基础晶圆10上形成粘附构件420。
参照图24，将成型构件320填充堆叠芯片1100的第一芯片100和第二芯片200之间的连接部分，并包封第二芯片200的两侧表面和顶表面。成型构件320可以称作包封层330。成型构件320填充第一芯片100和第二芯片200之间的连接部分(即，第一芯片100的顶垫170和内部连接构件240之间的连接部分)。
如上所述，可以由聚合物(例如，树脂)形成成型构件320。例如，可以由环氧树脂成型化合物(EMC)形成成型构件320。包封层330包封堆叠芯片1100中的每个堆叠芯片的第一芯片100和第二芯片200的侧表面和顶表面。
参照图25，可以通过磨(研磨)包封层330的顶表面使堆叠芯片1100中的每个堆叠芯片的第二芯片200的顶表面暴露。因此，通过成型构件320(或包封层330)包封堆叠芯片1100。包封层330包封堆叠芯片1100中的每个堆叠芯片的第一芯片100和第二芯片200的侧表面。
然后，在第二芯片200的表面和包封层330的表面上形成用于封装件的第三应力控制层332(SCL2-3)。在形成包封层330之后，可以将用于封装件的第三应力控制层332(SCL2-3)形成为调节(或控制)堆叠芯片1100或基础晶圆10的翘曲。
参照图26，如上所述，通过执行测试操作和切割操作来完成半导体封装件1000b。除了包封层330由成型构件320形成，图26的半导体封装件1000b可以与图15的半导体封装件1000相同。
如上所述，半导体封装件1000b包括封装元件PAE，封装元件PAE包括第一芯片100、第二芯片200以及包封第一芯片100和第二芯片200的包封层330。用于封装件的应力控制层332(SCL2-3)形成在封装元件PAE的表面B2上。
虽然封装元件PAE在上述制造工艺期间会具有第一翘曲，但是在封装元件PAE的表面B2上形成了具有用于抵消第一翘曲的第二翘曲的用于封装件的应力控制层332(SCL2-3)。
图27是描述根据示例性实施例的制造半导体封装件的方法的剖视图。
详细地，除了通过在基础晶圆10的第一芯片100的顶表面上堆叠多个第二芯片200来形成堆叠芯片1100a，图27中示出的示例性实施例与之前的实施例相同。
通过堆叠n(n是等于或大于2的正整数)个第二芯片200(即，至少两个第二芯片200位于基础晶圆10的第一芯片100的顶表面上)形成堆叠芯片1100a。也可以在基础晶圆10的第一芯片100的每个第一芯片100上堆叠所述多个第二芯片200。
堆叠部分(即，第一芯片100和第二芯片200之间的连接部分)填充有粘附构件420(诸如NCF)。无需在最上面的芯片(堆叠在堆叠芯片1100a的最高水平处的芯片)的顶表面上形成粘附构件420。最上面的芯片无需包括TSV。
如上所述，第一芯片100和第二芯片200之间的堆叠部分填充有包封层330(诸如底部填充件310或成型构件320)。可以通过设置在最下面的芯片和最上面的芯片之间的中间芯片将堆叠芯片1100a中的最下面的芯片(或第一芯片100)电连接到最上面的芯片。
图28至图33是描述根据本发明构思的示例性实施例的半导体封装件及制造其的方法的剖视图。
详细地，图28至图33示出了示例性晶圆级扇出封装件，其中，再分布布线层延伸到芯片中并延伸出芯片，并且外部连接构件(或外部连接端子)形成在延伸部分处。
参照图28，以恒定间距将单独的芯片1010附着到支撑承载件1002的粘附构件1008上。当芯片1010被附着时，将用于输入/输出电信号的结合垫1012附着到支撑承载件1002的粘附构件1008上。因此，芯片1010的两侧表面和后表面B可以暴露到外部。
支撑承载件1002可以由硅、硅锗、砷化镓(GaAs)、玻璃、金属(例如，锗)、塑料或陶瓷形成。粘附构件1008可以由非导电膜(NCF)、各向异性导电膜(ACF)、UV膜、瞬间胶、热硬化粘合剂、激光硬化粘合剂、超声硬化粘合剂、非导电膏(NCP)等形成。
参照图29，通过成型或覆盖附着到支撑承载件1002的芯片1010来形成包封层1014。可以由成型构件形成包封层1014。成型构件可以由聚合物(例如，树脂)形成。例如，成型构件可以由环氧树脂成型化合物(EMC)形成。
将包封层1014形成为包封芯片1010中的每个芯片的后表面B和两侧表面，可以将包封层1014形成为预定厚度。包封层1014的厚度可以是芯片1010的厚度的两倍或更多倍。
参照图30，将支撑承载件1002与芯片1010和包封层1014分开。因此，芯片1010中的每个芯片的前表面F和包封层1014的底表面被暴露到外部。如果需要，可以执行磨(研磨)操作以使包封层1014的底表面平坦，并且可以对于芯片1010的前表面F执行清洁操作。因此，可以获得包括包封芯片1010的包封层1014的封装元件PAE。包封层1014会使封装元件PAE翘曲。例如，封装元件PAE会具有第一翘曲。
参照图31，准备支撑承载件1016。可以由与图29的支撑承载件1002相同的材料形成支撑承载件1016。分别在支撑承载件1016的前表面和后表面上形成用于承载件的第一应力控制层1018(SCL1-1)和用于承载件的第二应力控制层1020(SCL1-2)。
用于承载件的第一应力控制层1018(SCL1-1)和用于承载件的第二应力控制层1020(SCL1-2)可以由氧化物层、氮化物层、聚合物层或它们的组合来形成。用于承载件的第一应力控制层1018(SCL1-1)和用于承载件的第二应力控制层1020(SCL1-2)可以通过化学气相沉积(CVD)工艺、旋转涂覆工艺或物理气相沉积(PVD)工艺形成。
可以将用于承载件的第一应力控制层1018(SCL1-1)和用于承载件的第二应力控制层1020(SCL1-2)形成为不同类型的层。可以将用于承载件的第一应力控制层1018(SCL1-1)和用于承载件的第二应力控制层1020(SCL1-2)形成为具有从大约1nm到大约1mm的厚度。用于承载件的第一应力控制层1018(SCL1-1)和用于承载件的第二应力控制层1020(SCL1-2)中的每个应力控制层的内应力可以为从大约-1GPa至大约1GPa。因此，用于承载件的第一应力控制层1018(SCL1-1)和用于承载件的第二应力控制层1020(SCL1-2)可以抵消从大约-1mm至大约+1mm的翘曲。
在将图30的封装元件PAE上下翻转之后，通过支撑承载件1016的用于承载件的第一应力控制层1018(SCL1-1)和粘附构件1022将封装元件PAE附着到支撑承载件1016。粘附构件1022可以由与上述粘附构件1008相同的材料形成。将第一应力控制层1018附着到支撑承载件1016。
当支撑承载件1016和封装元件PAE彼此粘附时，可以通过使用分别形成在支撑承载件1016的前表面和后表面上的用于承载件的第一应力控制层1018(SCL1-1)和用于承载件的第二应力控制层1020(SCL1-2)来控制封装元件PAE的翘曲。例如，如果封装元件PAE具有第一翘曲，那么用于承载件的第一应力控制层1018(SCL1-1)和用于承载件的第二应力控制层1020(SCL1-2)可以具有用于部分地或全部地消除第一翘曲的第二翘曲。
在包封层1014的表面和芯片1010的前表面F上形成暴露了结合垫1012的用于封装件的第一应力控制层1024(SCL2-1)。然后，将顶再分布布线层1026形成为从芯片1010的结合垫1012延伸到包封层1014上和/或用于封装件的第一应力控制层1024(SCL2-1)上的期望位置。
在顶再分布布线层1026上形成包括在芯片1010外部的外部连接孔1030的用于封装件的第二应力控制层1028(SCL2-2)。用于封装件的第一应力控制层1024(SCL2-1)和用于封装件的第二应力控制层1028(SCL2-2)可以由氧化物层、氮化物层、聚合物层或它们的组合来形成。用于封装件的第一应力控制层1024(SCL2-1)和用于封装件的第二应力控制层1028(SCL2-2)的内应力可以为从大约-1GPa至大约1GPa。因此，用于封装件的第一应力控制层1024(SCL2-1)和用于封装件的第二应力控制层1028(SCL2-2)可以抵消从大约-1mm至大约+1mm的翘曲。
例如，用于封装件的第一应力控制层1024(SCL2-1)和用于封装件的第二应力控制层1028(SCL2-2)可以控制封装元件PAE的弯曲。例如，如果封装元件PAE具有第一翘曲，那么用于封装件的第一应力控制层1024(SCL2-1)和用于封装件的第二应力控制层1028(SCL2-2)可以具有用于部分或完全消除第一翘曲的第二翘曲。用于封装件的第一应力控制层1024(SCL2-1)和用于封装件的第二应力控制层1028(SCL2-2)可以称作用于保护芯片1010的钝化层。
参照图32，在外部连接孔1030上形成例如焊球的外部连接构件1032。将外部连接构件1032布置在芯片1010的外部。在示例性实施例中，在芯片1010上形成外部连接构件1032。如果将外部连接构件1032形成在芯片1010的外部，那么可以防止在外部连接构件1032彼此接触时发生的电短路。
然后将封装元件PAE切割成单个芯片1010，从而可以完成如图33中示出的半导体封装件1090。这里，将简要描述图33的半导体封装件1090的构造。
如上所述，半导体封装件1090包括封装元件PAE，封装元件PAE包括芯片1010和包封层1014，包封层1014包封芯片1010的后表面B和侧表面1010并暴露芯片1010的前表面F。外部连接构件1032形成在封装元件PAE上。外部连接构件1032更靠近芯片1010的前表面F。外部连接构件1032形成为未与图33中的芯片1010叠置。本发明构思不限于此。例如，外部连接构件1032形成在芯片1010上。
用于封装件的第一应力控制层1024(SCL2-1)和用于封装件的第二应力控制层1028(SCL2-2)形成在封装元件PAE的表面上。用于封装件的第一应力控制层1024(SCL2-1)和用于封装件的第二应力控制层1028(SCL2-2)形成在芯片1010的前表面F和包封层1014的表面上。用于封装件的第一应力控制层1024(SCL2-1)和用于封装件的第二应力控制层1028(SCL2-2)可以控制由于包封层1014而会产生的封装元件PAE的翘曲。
例如，虽然封装元件PAE在上述制造工艺期间会具有第一翘曲，但是用于封装件的第一应力控制层1024(SCL2-1)和用于封装件的第二应力控制层1028(SCL2-2)可以形成在封装元件PAE的表面上，以具有用于部分或完全消除第一翘曲的第二翘曲。
图34是描述根据示例性实施例的半导体封装件及制造其的方法的剖视图。
详细地，除了外部连接构件1032a形成在芯片1010的后表面中，图34的半导体封装件1090a可以与图33的半导体封装件1090基本相同。在图34中，将简要描述与图33的组件相同的组件，或者将省略对与图33的组件相同的组件的描述。
在半导体封装件1090a中，在包封层1014中形成包封穿过通孔1033。包封穿过通孔1033可以是竖直穿透包封层1014的通孔。在包封穿过通孔1033中形成包封穿过通电极1035。可以将包封穿过通电极1035连接到形成在封装元件PAE的表面上的顶再分布布线层1026。
可以将包封穿过通电极1035连接到再布线于封装元件PAE的后表面(即，包封层1014的后表面)上的底再分布布线层1026a。底再分布布线层1026a可以是从包封穿过通电极1035再布线至包封层1014上的期望位置的材料层。在位于封装元件PAE的底部处的包封穿过通电极1035和底再分布布线层1026a上形成包括外部连接孔1037的再分布布线绝缘层1039。在底再分布布线层1026a和外部连接孔1037上形成外部连接构件1032a。
因此，外部连接构件1032a连接到形成在包封层1014中的包封穿过通电极1035，并且经由底再分布布线层1026a(形成在包封层1014的后表面上)形成在封装元件PAE的后表面中。外部连接构件1032a形成为与芯片1010叠置。本发明构思不限于此。例如，外部连接构件1032可以形成为未与芯片1010叠置。
图35至图43是描述根据示例性实施例的半导体封装件及制造其的方法的剖视图。图35至图43示出了通过凭借在基础芯片1120上堆叠第二芯片1150形成芯片上芯片(COC)结构来设置半导体封装件，其中基础芯片1120被支撑承载件1112上的基础包封层包封。基础芯片可以称作第一芯片。
参照图35，基础基底1102包括有源表面1104和非有源表面1106。集成电路可以形成在比起靠近非有源表面1106更靠近有源表面1104的区域中。有源表面1104可以是前表面F，而非有源表面1106可以是后表面B。基础基底1102是晶圆级基底。基础基底1102由硅基底(即，硅晶圆)形成。多个芯片形成在基础基底1102处。基础穿过通电极1108和连接到基础穿过通电极1108的基础垫1110形成在基础基底1102中。
将基础穿过通电极1108形成为不完全穿透基础基底1102的预定深度并在随后操作中穿透基础基底1102。基础穿过通电极1108由例如铝层或铜层的金属层形成。
基础垫1110可以与基础穿过通电极1108同时或分开形成。与基础穿过通电极1108类似，基础垫1110可以由金属层(例如，铝层或铜层)形成。基础垫1110可以是使用形成在基础基底1102上的再分布布线层(未示出)的再分布布线垫。然后，在基础垫1110上形成第一外部连接构件1114。第一外部连接构件1114可以是焊球。
参照图36，形成保护基础基底1102的有源表面1104、基础垫1110和第一外部连接构件1114的基础包封层1116。基础包封层1116可以通过使用各种成型方法中的一种来形成，例如，将液化树脂引入模型并将树脂固化的方法、层压膜式树脂并将树脂固化的方法、喷洒树脂并将树脂固化的方法等。
参照图37，抛光第一外部连接构件1114和基础包封层1116以使其平坦。抛光第一外部连接构件1114和基础包封层1116并使其平坦来确保用于蚀刻基础基底1102的后表面(即，非有源表面1106(B))的后续制造工艺的可靠性，以减少基础基底1102的厚度。
在晶圆级，通过蚀刻基础基底1102的后表面(即，非有源表面1106(B))来减少基础基底1102的厚度。因此，形成了从基础基底1102的后表面突出的基础穿过通电极1108。可以暴露从基础基底1102的后表面突出的基础穿过通电极1108的部分。在图35至图37中，在结构的两相对端处的曲线指示晶圆级。
在基础基底1102的非有源表面1106(B)和基础包封层1116的前表面上形成用于封装件的第一应力控制层1117(SCL2-1)和用于封装件的第二应力控制层1119(SCL2-2)。用于封装件的第一应力控制层1117(SCL2-1)和用于封装件的第二应力控制层1119(SCL2-2)可以由氧化物层、氮化物层、聚合物层或它们的组合来形成。可以使用化学气相沉积(CVD)工艺、旋转涂覆工艺或物理气相沉积(PVD)工艺形成用于封装件的第一应力控制层1117(SCL2-1)和用于封装件的第二应力控制层1119(SCL2-2)。
可以将用于封装件的第一应力控制层1117(SCL2-1)和用于封装件的第二应力控制层1119(SCL2-2)形成为具有从大约1nm到大约1mm的厚度。用于封装件的第一应力控制层1117(SCL2-1)和用于封装件的第二应力控制层1119(SCL2-2)的内应力可以为从大约-1GPa到大约1GPa。因此，用于封装件的第一应力控制层1117(SCL2-1)和用于封装件的第二应力控制层1119(SCL2-2)可以抵消从大约-1mm到大约+1mm的翘曲。
因此，在基础包封层1116形成后，可以将用于封装件的第一应力控制层1117(SCL2-1)和用于封装件的第二应力控制层1119(SCL2-2)形成为控制基础基底1102的翘曲。
参照图38，通过切割晶圆级基础基底1102和基础包封层1116同时将基础包封层1116的最外表面面朝下来获得多个单独(或单元)基础芯片1120。换言之，可以执行通过切割晶圆级基础基底1102和基础包封层1116形成单独基础芯片1120的分离工艺。在基础芯片1120的每个基础芯片中，非有源表面1106(B)朝下。为了便于解释，图38示出了基础芯片1120中的仅一个基础芯片。
参照图39，利用粘附构件1124将所述多个基础芯片1120的用于封装件的第二应力控制层1119(SCL2-2)附着到支撑承载件1122。支撑承载件1122可以是晶圆尺寸的，可以将基础芯片1120再构造为在随后操作中容易堆叠到支撑承载件1122上。
分别在支撑承载件1122的前表面和后表面上形成用于承载件的第一应力控制层1123(SCL1-1)和用于承载件的第二应力控制层1125(SCL1-2)。用于承载件的第一应力控制层1123(SCL1-1)和用于承载件的第二应力控制层1125(SCL1-2)可以由氧化物层、氮化物层、聚合物层或它们的组合来形成。可以将用于承载件的第一应力控制层1123(SCL1-1)和用于承载件的第二应力控制层1125(SCL1-2)形成为不同类型的层。
用于承载件的第一应力控制层1123(SCL1-1)和用于承载件的第二应力控制层1125(SCL1-2)的内应力可以为从大约-1GPa到大约1GPa。因此，用于承载件的第一应力控制层1123(SCL1-1)和用于承载件的第二应力控制层1125(SCL1-2)可以抵消从大约-1mm到大约+1mm的翘曲。因此，用于承载件的第一应力控制层1123(SCL1-1)和用于承载件的第二应力控制层1125(SCL1-2)可以控制(或调节)基础基底1102的翘曲。
参照图40，利用粘附构件1126使多个芯片1150堆叠并附着到形成在晶圆级的支撑承载件1122上的基础芯片1120上。为了便于解释，图40示出了仅堆叠了三个芯片1150。通过利用诸如树脂的粘附构件1126使芯片1150附着于彼此。在示例性实施例中，可以将粘附构件1126注入到两个相邻芯片1150之间形成的空间中。在示例性实施例中，事先将粘附构件1126设置在基础芯片1120上，然后将芯片1150附着到粘附构件1126。
芯片1150包括穿透基底1132以连接到芯片垫1140的芯片穿过通电极1138。第二芯片1150的基底1132具有有源表面1134和非有源表面1136。可以将芯片1150的集成电路形成在与靠近非有源表面1136相比更靠近有源表面1134的区域中。在第二芯片1150中，将芯片垫1140形成在基底1132的有源表面1134上，并使芯片穿过通电极1138突出超过非有源表面1136。
由基础包封层包封的芯片可以称作第一芯片1120，利用设置在第一芯片1120和最上面的第二芯片1150之间的中间芯片1150使最上面的第二芯片1150连接到第一芯片1120。
参照图41，形成包封层1142以保护形成在支撑承载件1122上的基础芯片1120和第二芯片1150。可以使用如上所述与基础包封层1116有关的各种成型方法中的一种来形成包封层1142。
然后，如果需要，可以在包封层1142上形成用于封装件的第三应力控制层1143(SCL2-3)。用于封装件的第三应力控制层1143(SCL2-3)可以由氧化物层、氮化物层、聚合物层或它们的组合来形成。可以将用于封装件的第三应力控制层1143(SCL2-3)形成为具有从大约1nm到大约1mm的厚度。用于封装件的第三应力控制层1143(SCL2-3)可以控制(或调节)芯片1150或基础基底1102的翘曲。
参照图42和图43，通过去除粘附构件1124将支撑承载件1122与图41的基础芯片1120和堆叠芯片1150分开。然后，通过在晶圆级在连接到基础垫1110的第一外部连接构件1114上形成焊球来形成第二外部连接构件1144。因此，形成了由第二外部连接构件1144和第一外部连接构件1114构成的外部连接构件1146。将第二外部连接构件1144连接到第一外部连接构件1114。
然后，如图43中所示，通过在晶圆级切割包封层1142来制造半导体封装件1200。半导体封装件1200包括封装元件PAE，封装元件PAE包括第一芯片1120、第二芯片1150以及包封第一芯片1120和第二芯片1150的包封层1142。通过基础包封层1116包封第一芯片1120。利用芯片穿过通电极1138使第二芯片1150连接到第一芯片1120。
在封装元件PAE的表面上形成用于封装件的应力控制层1143(SCL2-3)。虽然封装元件PAE在上述制造工艺期间会具有第一翘曲，但是在封装元件PAE的表面上形成了具有用于消除第一翘曲的第二翘曲的用于封装件的应力控制层1143(SCL2-3)。例如，封装元件PAE的第一翘曲具有正值或负值，用于封装件的第三应力控制层1143(SCL2-3)的第二翘曲可以具有与第一翘曲的值相反的负值或正值。
图44是描述根据示例性实施例的半导体封装件及制造其方法的剖视图。
详细地，除了外部连接构件1152的结构，图44的半导体封装件1200a可以与图43的半导体封装件1200相同。为了便于解释，将简要给出或省略与图43中示出的组件相同的图44的组件的描述。
在半导体封装件1200a中，暴露基础垫1110的孔1148形成在基础包封层1116中。外部连接构件1152填充孔1148，并连接到基础垫1110。外部连接构件1152突出超过基础包封层1116。因此，与图43的半导体封装件1200相比，外部连接构件1152是通过使用单个焊球形成的。
图45是描述根据示例性实施例的制造半导体封装件的方法的流程图。
详细地，制造半导体封装件的方法包括用于准备包括芯片的封装构件的操作(操作S100)。如上所述，封装构件可以包括设置在半导体晶圆(或半导体基底)上的芯片。如上所述，封装构件可以包括多个芯片。如上所述，封装构件可以是第二芯片经由内部连接构件或芯片穿过通电极而堆叠在第一芯片上的堆叠芯片。
如果需要，在封装构件的表面上选择地形成用于封装件的第一应力控制层(操作S150)。用于封装件的第一应力控制层可以展现张应力或压缩应力。用于封装件的第一应力控制层可以由氧化物层、氮化物层、聚合物层或它们的组合来形成。
准备用于支撑封装构件的支撑承载件(操作S200)。如果需要，可以在支撑承载件的表面上选择地形成用于承载件的应力控制层(操作S250)。用于承载件的应力控制层可以展现张应力或压缩应力。如上所述，可以在支撑承载件的前表面和后表面中的至少一者上形成用于承载件的应力控制层。
用于承载件的应力控制层可以由氧化物层、氮化物层、聚合物层或它们的组合来形成。可以分别在支撑承载件的前表面和后表面上形成不同类型的用于承载件的第一应力控制层和用于承载件的第二应力控制层。
将封装构件附着到支撑承载件上(操作S300)。形成用于包封封装构件的包封层(操作S350)。如果封装构件是第二芯片堆叠在第一芯片上的堆叠芯片，则可以将包封层形成为围绕第一芯片和第二芯片之间的连接部分或第一芯片和第二芯片的顶表面和侧表面。
如果需要，在包封层的表面上选择地形成用于封装件的第二应力控制层(操作S400)。用于封装件的第二应力控制层可以展现张应力或压缩应力。用于封装件的应力控制层可以由氧化物层、氮化物层、聚合物层或它们的组合来形成。
然后，可以通过对于包封层已经形成在其上的封装构件执行诸如测试操作和切割操作的另外操作来完成半导体封装件(操作S450)。
在执行上述半导体封装件制造工艺时，在制造芯片或形成包封层期间，封装构件会具有第一翘曲。形成在支撑承载件和封装构件的至少一个表面上的用于封装件的第一应力控制层、用于封装件的第二应力控制层或者用于承载件的应力控制层可以具有用于消除第一翘曲的第二翘曲。
可以根据应力控制层的内应力和厚度来调节体现在用于封装件的第一应力控制层、用于封装件的第二应力控制层或者用于承载件的应力控制层处的第二翘曲。因此，可以抑制最终制造的半导体封装件的弯曲。
图46是包括根据示例性实施例的半导体封装件的半导体模块的示意性平面图。
详细地，半导体模块1300包括：模块基底1352；多个半导体封装件1354，布置在模块基底1352上；模块接触端子1358，沿模块基底1352的边缘形成并电连接到各个半导体封装件1354。
模块基底1352可以是印刷电路板(PCB)。可以使用模块基底1352的两个表面。换言之，半导体封装件1354可以布置在模块基底1352的前表面和后表面二者上。虽然图46示出了八个半导体封装件1354布置在模块基底1352的前表面上，但这仅是示例。半导体模块1300还可以包括用于控制半导体封装件1354的单独的半导体封装件。
半导体封装件1354中的至少一个半导体封装件可以是根据上述实施例的半导体封装件。模块接触端子1358可以由金属形成，并且可以抗氧化。模块接触端子1358可以根据半导体模块1300的标准规格来被构造。因此，图46中示出的模块接触端子1358的数量仅是示例性的且不是限制。
图47是示出包括根据示例性实施例的半导体封装件的卡的示意图。
详细地，卡1400可以包括布置在电路板1402上的控制器1410和存储器1420。控制器1410和存储器1420可以被布置为交换电信号。例如，当控制器1410发出指令时，存储器1420可以发送数据。存储器1420或控制器1410可以包括根据示例性实施例的半导体封装件。卡1400可以是各种卡中的一种卡，例如，记忆棒卡、智能媒体卡(SM)、安全数字卡(SD)、迷你安全数字卡(迷你SD)或多媒体卡(MMC)。
图48是示出包括根据示例性实施例的半导体封装件的电子电路板的示意性框图。
详细地，电子电路板1500包括微处理器1530、与微处理器1530通信的主存储器电路1535和辅助存储器电路1540、发送指令到微处理器1530输入信号处理电路1545、从微处理器1530接收指令的输出信号处理电路1550以及与其它电路板交换电信号的通信信号处理电路1555，其中，上述组件形成在电路板1252上。箭头可被理解为电信号可以通过其被发送的路径。
微处理器1530可以接收并处理各种电信号、输出处理结果并且控制电子电路板1500的其它组件。微处理器1530可以被理解为例如中央处理器(CPU)和/或主控制器(MCU)。
主存储器电路1535可以临时存储经常或频繁被微处理器1530需要的数据或在处理之前/之后的数据。因为快速响应被主存储器电路1535所需求，所以主存储器电路1535可以由半导体存储器芯片组成。详细地，在存储器电路1535可以是称作如下的半导体存储器：缓存、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、电阻式随机存取存储器(RRAM)或它们的应用(例如，应用RAM、铁电RAM、快速循环RAM、相变RAM、磁性RAM以及其它半导体存储器之一)。
另外，主存储器电路1535可以是易失性的或非易失性的，并且可以包括随机存取存储器。根据本实施例，主存储器电路1535可以包括根据示例性实施例的半导体封装件或半导体模块中的至少一个。辅助存储器电路1540是大容量存储器元件并且可以是非易失性半导体存储器(诸如闪存)或使用磁场的硬盘驱动器。可选择地，辅助存储器电路1540可以是使用光的光盘驱动器。与主存储器电路1535相比，当需要存储大量数据时可以使用辅助存储器电路1540，这不要求快速响应。辅助存储器电路1540可以是随机或非随机存储器并且可以包括非易失性存储器元件。
辅助存储器电路1540可以包括根据示例性实施例的半导体封装件或半导体模块。输入信号处理单元1545可以将外部指令转换为电信号或者可以将从外部发送的电信号发送到微处理器1530。
从外部发送的指令或电信号可以是操作指令、将要处理的电信号或将要存储的数据。输入信号处理电路1545可以是用于处理从键盘、鼠标、触摸板、图像识别设备或各种传感器发送的端子信号处理电路、用于处理通过扫描仪或相机输入的图像信号的图像信号处理单元、或者用于各种传感器或接收输入信号的接口。输入信号处理单元1545可以包括根据示例性实施例的半导体封装件或半导体模块。
输出信号处理电路1550可以是用于将通过微处理器1530处理的电信号输出到外部的组件。例如，输出信号处理电路1550可以是显卡、图像处理器、光转换器、波束(光束)面板卡或具有各种功能的接口电路。输出信号处理电路1550可以包括根据示例性实施例的半导体封装件或半导体模块。
通信信号处理电路1555是用于将电信号直接发送到另一电子系统或另一电路板或者直接从另一电子系统或另一电路板接收电信号而没有输入信号处理电路1545或输出信号处理电路1550的组件。例如，通信信号处理电路1555可以是用于个人计算机系统的调制解调器、LAN卡或各种接口电路中的一个。通信信号处理电路1555可以包括根据示例性实施例的半导体封装件或半导体模块。
图49是示出包括根据示例性实施例的半导体封装件的电子系统的示意性框图。
详细地，电子电路板1600可以包括控制单元1665、输入单元1670、输出单元1675和存储单元1680，并且还可以包括通信单元1685和/或操作单元1690。
控制单元1665可以控制电子系统1600及其组件。控制单元1665可以被理解为CPU或MCU，并且可以包括根据示例性实施例的电子系统(图48的1500)。此外，控制单元1665可以包括根据示例性实施例的半导体封装件或半导体模块。
输入单元1670可以将电指令信号发送到控制单元1665。输入单元1670可以是键盘、键板、鼠标、触摸板、如扫描仪的图像识别设备、或各种传感器中的一种。输入单元1670可以包括根据示例性实施例的半导体封装件或半导体模块。
输出单元1675可以从控制单元1665接收电子指令信号并输出由电子系统1600处理的结果。输出单元1675可以是显示器、打印机、光束投影仪或各种其它机械设备中的一种。输出单元1675可以包括根据示例性实施例的半导体封装件或半导体模块。
存储单元1680可以是用于临时或永久存储将要被控制单元1665处理或被控制单元1665处理了的电信号。存储单元1680可以物理连接和/或电连接到控制单元1665，或者与控制单元1665物理结合和/或电结合。存储单元1680可以是半导体存储器、如硬盘驱动器的磁存储装置、如光盘驱动器的光存储设备或具有数据存储功能的其它服务器之一。此外，存储单元1680可以包括根据示例性实施例的半导体封装件或半导体模块。
通信单元1685可以从控制单元1665接收电指令信号，并将电信号发送到另一电子系统或从另一电子系统接收电信号。通信单元1685可以是诸如调制解调器和LAN卡的有线发送/接收装置、诸如Wibro接口的无线发送/接收装置或红外线端口。此外，通信单元1685可以包括根据示例性实施例的半导体封装件或半导体模块。
操作单元1690可以根据来自控制单元1665的指令来执行物理或机械操作。例如，操作单元1690可以是用于执行机械操作的组件，诸如浮子、指示器或向上/向下操作器。根据示例性实施例的电子系统1600可以是计算机、网络服务器、网络打印机或扫描仪、无线控制器、移动通信终端、交换机或用于执行编程操作的其它电子设备中的一个。
此外，电子系统1600可以用于移动电话、MP3播放器、导航设备、便携式多媒体播放器(PMP)、固态硬盘(SSD)或各种家用电器中的一个。
图50是示出包括根据示例性实施例的半导体封装件的电子系统的示意图。
详细地，电子系统1700可以包括控制器1710、输入/输出装置1720、存储器1730和接口1740。电子系统1700可以是移动系统或者用于发送或接收数据的系统。移动系统可以是个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器或存储器卡。
控制器1710可以执行程序并控制电子系统1700。控制器1710可以包括根据示例性实施例的半导体封装件。例如，控制器1710可以是微处理器、数字信号处理器、微控制器等。
输入/输出装置1720可以被用来将数据输入到电子系统1700或从电子系统1700输出数据。电子系统1700可以通过输入/输出装置1720连接到外部装置(例如，个人计算机或网络)并与外部装置交换数据。输入/输出装置1720可以是键板、键盘或显示设备。
存储器1730可以存储用于操作控制器1710的代码和/或数据，和/或存储被控制器1710处理了的数据。存储器1730可以包括根据示例性实施例的半导体封装件。接口1740可以是电子系统1700与其它外部设备之间的数据传输路径。控制器1710、输入/输出装置1720、存储器1730和接口1740可以经由总线1750彼此通信。
例如，电子系统1700可以用于移动电话、MP3播放器、导航设备、便携式多媒体播放器(PMP)、固态硬盘(SSD)或各种家用电器中的一个中。
图51是包括根据示例性实施例的半导体封装件的电子系统的示意性透视图。
详细地，图51示出了图50的电子系统1700应用到移动电话1800的示例。移动电话1800可以包括芯片上系统1810。芯片上系统1810可以包括根据示例性实施例的半导体封装件。由于移动电话1800可以包括可以布置有相对高性能主要功能块的芯片上系统1810，因此移动电话1800可以是相对高性能移动电话1800。此外，由于芯片上系统1810可在同一区域展现出相对高性能，因此移动电话1800可以展现出相对高性能，同时移动电话1800的尺寸被大大地降低。
虽然已经参照其示例性实施例示出并描述了本发明构思，但对于本领域普通技术人员将明显的是，在不脱离如权利要求限定的本发明的精神和范围的情况下，可以对其中做出形式和细节上的各种变化。

Claims (25)

1.一种半导体封装件，所述半导体封装件包括：
封装构件，包括包封层和至少一个芯片，其中，包封层包封所述至少一个芯片；
应力控制层，设置在封装构件的第一表面上，
其中，应力控制层具有达到应力控制层防止封装构件具有翘曲的程度的内应力。
2.根据权利要求1所述的半导体封装件，
其中，应力控制层的内应力是张应力或压缩应力。
3.根据权利要求1所述的半导体封装件，
其中，应力控制层的内应力是张应力且封装构件具有压缩应力，或者应力控制层的内应力是压缩应力且封装构件具有张应力。
4.根据权利要求1所述的半导体封装件，
其中，封装构件包括：
第一芯片；
第二芯片；
内部连接构件，
其中，第二芯片通过内部连接构件电连接到第一芯片并堆叠在第一芯片上。
5.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
外部连接构件，形成在封装构件的第二表面上，其中，第二表面在第一表面对面，
其中，包封层使所述至少一个芯片的最上面的芯片的前表面暴露，并覆盖所述至少一个芯片的每个芯片的侧表面。
6.根据权利要求1所述的半导体封装件，
其中，封装构件包括：
第一芯片；
第二芯片；
芯片穿过通电极，
其中，第二芯片通过芯片穿过通电极连接到第一芯片并堆叠在第一芯片上。
7.一种半导体封装件，所述半导体封装件包括：
第一芯片；
第二芯片，安装在第一芯片上，并通过内部连接构件连接到第一芯片；
包封层，包封第二芯片并暴露第二芯片的前表面；
应力控制层，设置在第二芯片的前表面上，
其中，应力控制层具有达到应力控制层防止第二芯片具有翘曲的程度的内应力。
8.根据权利要求7所述的半导体封装件，所述半导体封装件还包括：
多个中间芯片，安装在彼此上并介于第一芯片和第二芯片之间，
其中，第一芯片是半导体封装件的最底部的芯片，
其中，第二芯片是通过中间芯片连接到第一芯片的最上面的芯片。
9.根据权利要求7所述的半导体封装件，
其中，包封层包括底部填充件或成型构件。
10.根据权利要求7所述的半导体封装件，
其中，包封层形成在第一芯片和第二芯片之间，或者包封层形成在第一芯片和第二芯片之间并位于第二芯片的两侧表面。
11.根据权利要求10所述的半导体封装件，
其中，应力控制层形成在第二芯片的前表面和包封层的上表面上，
其中，第二芯片的前表面和包封层的上表面基本共面。
12.根据权利要求7所述的半导体封装件，
其中，第一芯片的尺寸大于或等于第二芯片的尺寸。
13.一种半导体封装件，所述半导体封装件包括：
芯片；
包封层，包封芯片的后表面和侧表面并使芯片的前表面暴露；
外部连接构件，设置在芯片上；
应力控制层，设置在芯片的前表面和包封层的表面上，
其中，应力控制层包括达到应力控制层防止芯片具有翘曲的程度的内应力。
14.根据权利要求13所述的半导体封装件，
其中，外部连接构件和芯片未叠置或叠置。
15.根据权利要求13所述的半导体封装件，
其中，外部连接构件形成在芯片的前表面上，并通过形成在包封层的表面上的顶再分布布线层连接到芯片。
16.根据权利要求13所述的半导体封装件，
其中，外部连接构件形成在芯片的后表面上，并通过形成在包封层的后表面上的底再分布布线层连接到形成在包封层中的包封穿过通电极。
17.一种半导体封装件，所述半导体封装件包括：
第一芯片；
第二芯片，安装在第一芯片上；
芯片穿过通电极，将第一芯片连接到第二芯片；
基础包封层，填充第一芯片和第二芯片之间的空间；
包封层，包封第一芯片、第二芯片和基础包封层；
第一应力控制层，设置在包封层的表面上。
18.根据权利要求17所述的半导体封装件，所述半导体封装件还包括：
多个中间芯片，设置在第一芯片和第二芯片之间，
其中，第一芯片是最底部的芯片，
其中，第二芯片是通过中间芯片连接到第一芯片的最上面的芯片。
19.根据权利要求17所述的半导体封装件，所述半导体封装件还包括：
第二应力控制层，设置在包封第一芯片的基础包封层的后表面和第一芯片的表面上。
20.根据权利要求17所述的半导体封装件，
其中，包封层形成在第二芯片的前表面和侧表面以及第一芯片的侧表面上。
21.一种半导体封装件，所述半导体封装件包括：
基础芯片；
多个芯片，其中，基础芯片和所述多个芯片堆叠在彼此上，并且基础芯片是基础芯片和所述多个芯片的堆叠芯片的最下面的芯片；
第一应力控制层；
基础包封层，介于第一应力控制层和基础芯片之间；
第二应力控制层，介于基础芯片和所述多个芯片的最底部的芯片之间；
包封层，覆盖堆叠芯片；
第三应力控制层，设置在包封层的上表面上，
其中，第一应力控制层和第二应力控制层被布置为防止基础芯片具有翘曲，
其中，第三应力控制层具有内应力使得第三应力控制层防止所述多个芯片的最上面的芯片具有翘曲。
22.根据权利要求21所述的半导体封装件，
其中，所述多个芯片和基础芯片中的每个芯片包括：芯片穿过通电极，穿过所述多个芯片和基础芯片中的每个；芯片垫，设置在所述多个芯片和基础芯片中的每个的第一表面上，
其中，芯片穿过通电极电连接到芯片垫，
其中，基础芯片的芯片穿过通电极电连接到所述多个芯片的最下面的芯片的芯片垫。
23.根据权利要求22所述的半导体封装件，所述半导体封装件还包括：
外部连接构件，从基础包封层突出，其中，外部连接构件电连接到基础芯片的芯片垫。
24.根据权利要求23所述的半导体封装件，
其中，外部连接构件包括第一外部连接构件和第二外部连接构件，
其中，第一外部连接构件被基础包封层围绕，并且具有未被基础包封层围绕的暴露的表面，
其中，第二外部连接构件设置在第一外部连接构件的暴露的表面上。
25.根据权利要求23所述的半导体封装件，
其中，包封层与基础包封层接触。
CN201610662850.7A 2015-08-13 2016-08-12 半导体封装件 Active CN106449525B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150114547A KR102495916B1 (ko) 2015-08-13 2015-08-13 반도체 패키지
KR10-2015-0114547 2015-08-13

Publications (2)

Publication Number Publication Date
CN106449525A true CN106449525A (zh) 2017-02-22
CN106449525B CN106449525B (zh) 2019-01-11

Family

ID=57994388

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610662850.7A Active CN106449525B (zh) 2015-08-13 2016-08-12 半导体封装件

Country Status (3)

Country Link
US (1) US9899337B2 (zh)
KR (1) KR102495916B1 (zh)
CN (1) CN106449525B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110047764A (zh) * 2019-04-01 2019-07-23 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法
CN110931427A (zh) * 2018-09-20 2020-03-27 三星电子株式会社 用于制造半导体器件的方法
CN111128937A (zh) * 2018-10-30 2020-05-08 三星电子株式会社 半导体封装件
CN113555324A (zh) * 2020-04-24 2021-10-26 矽品精密工业股份有限公司 电子封装件
US11751334B2 (en) 2021-10-22 2023-09-05 Nanya Technology Corporation Semiconductor device with interface structure and method for fabricating the same
TWI817377B (zh) * 2021-10-22 2023-10-01 南亞科技股份有限公司 具有中介結構的半導體裝置及其製備方法
CN117936468A (zh) * 2023-12-22 2024-04-26 苏州斯尔特微电子有限公司 一种多芯片堆叠式封装结构

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430746B2 (en) * 2020-04-29 2022-08-30 Semiconductor Components Industries, Llc Multidie supports for reducing die warpage
US20180177045A1 (en) * 2016-12-21 2018-06-21 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Embedding Component in Component Carrier by Component Fixation Structure
KR102039709B1 (ko) * 2017-11-03 2019-11-01 삼성전자주식회사 유기 인터포저를 포함하는 반도체 패키지
CN109872986B (zh) * 2017-12-04 2023-07-04 新加坡有限公司 光学传感器的封装结构及光学传感器的封装方法
KR20200046265A (ko) 2018-10-24 2020-05-07 삼성전자주식회사 캐리어 기판 및 이를 이용한 패키징 방법
KR102545168B1 (ko) * 2019-03-26 2023-06-19 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지
US11437291B2 (en) * 2020-04-29 2022-09-06 Semiconductor Components Industries, Llc Multichip module supports and related methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201143006A (en) * 2010-05-20 2011-12-01 Advanced Semiconductor Eng Package structure and package process
US9006030B1 (en) * 2013-12-09 2015-04-14 Xilinx, Inc. Warpage management for fan-out mold packaged integrated circuit
CN104576621A (zh) * 2013-10-16 2015-04-29 三星电子株式会社 芯片堆叠半导体封装件及其制造方法
CN104716106A (zh) * 2013-12-17 2015-06-17 三星电子株式会社 半导体封装件及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258153A (ja) 2002-03-05 2003-09-12 Nec Corp 半導体パッケージの実装構造
JP3680839B2 (ja) 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US20070020908A1 (en) 2005-07-18 2007-01-25 Tessera, Inc. Multilayer structure having a warpage-compensating layer
JP4703356B2 (ja) 2005-10-19 2011-06-15 パナソニック株式会社 積層型半導体装置
JP2007227608A (ja) 2006-02-23 2007-09-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP5410660B2 (ja) * 2007-07-27 2014-02-05 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置及びその製造方法
KR101408743B1 (ko) 2007-12-11 2014-06-18 삼성전자주식회사 반도체 패키지 및 반도체 패키지 제조 방법
SG158823A1 (en) 2008-07-18 2010-02-26 United Test & Assembly Ct Ltd Packaging structural member
KR101483275B1 (ko) 2009-02-13 2015-01-15 삼성전자주식회사 탄성 플레이트를 이용한 박막 부착력 시험 방법
JP5748487B2 (ja) 2010-01-27 2015-07-15 京セラ株式会社 回路基板およびこれを用いた電子装置
US8604600B2 (en) 2011-12-30 2013-12-10 Deca Technologies Inc. Fully molded fan-out
TWI426584B (zh) 2010-12-22 2014-02-11 矽品精密工業股份有限公司 半導體封裝件及其製法
KR101906408B1 (ko) 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
KR101440342B1 (ko) 2012-09-20 2014-09-15 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법
US8927334B2 (en) 2012-09-25 2015-01-06 International Business Machines Corporation Overcoming chip warping to enhance wetting of solder bumps and flip chip attaches in a flip chip package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201143006A (en) * 2010-05-20 2011-12-01 Advanced Semiconductor Eng Package structure and package process
CN104576621A (zh) * 2013-10-16 2015-04-29 三星电子株式会社 芯片堆叠半导体封装件及其制造方法
US9006030B1 (en) * 2013-12-09 2015-04-14 Xilinx, Inc. Warpage management for fan-out mold packaged integrated circuit
CN104716106A (zh) * 2013-12-17 2015-06-17 三星电子株式会社 半导体封装件及其制造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931427A (zh) * 2018-09-20 2020-03-27 三星电子株式会社 用于制造半导体器件的方法
CN111128937A (zh) * 2018-10-30 2020-05-08 三星电子株式会社 半导体封装件
CN111128937B (zh) * 2018-10-30 2024-04-30 三星电子株式会社 半导体封装件
CN110047764A (zh) * 2019-04-01 2019-07-23 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法
CN110047764B (zh) * 2019-04-01 2021-07-30 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法
CN113555324A (zh) * 2020-04-24 2021-10-26 矽品精密工业股份有限公司 电子封装件
US11751334B2 (en) 2021-10-22 2023-09-05 Nanya Technology Corporation Semiconductor device with interface structure and method for fabricating the same
TWI817377B (zh) * 2021-10-22 2023-10-01 南亞科技股份有限公司 具有中介結構的半導體裝置及其製備方法
CN117936468A (zh) * 2023-12-22 2024-04-26 苏州斯尔特微电子有限公司 一种多芯片堆叠式封装结构

Also Published As

Publication number Publication date
CN106449525B (zh) 2019-01-11
US9899337B2 (en) 2018-02-20
KR102495916B1 (ko) 2023-02-03
US20170047294A1 (en) 2017-02-16
KR20170019967A (ko) 2017-02-22

Similar Documents

Publication Publication Date Title
CN106449525B (zh) 半导体封装件
US10777502B2 (en) Semiconductor chip, package structure, and pacakge-on-package structure
KR101906408B1 (ko) 반도체 패키지 및 그 제조 방법
US10340259B2 (en) Method for fabricating a semiconductor package
KR102649471B1 (ko) 반도체 패키지 및 그의 제조 방법
US20230260920A1 (en) Chip package and manufacturing method thereof
KR101640076B1 (ko) 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법
US9515016B2 (en) Semiconductor package and method of forming z-direction conductive posts embedded in structurally protective encapsulant
US8637969B2 (en) Stacked chips in a semiconductor package
US8619431B2 (en) Three-dimensional system-in-package package-on-package structure
CN104253058B (zh) 在扇出型wlcsp上堆叠半导体小片的方法及半导体装置
US9136144B2 (en) Method of forming protective material between semiconductor die stacked on semiconductor wafer to reduce defects during singulation
CN109841606A (zh) 封装结构及其制造方法
CN108987380A (zh) 半导体封装件中的导电通孔及其形成方法
US20180040587A1 (en) Vertical Memory Module Enabled by Fan-Out Redistribution Layer
CN111033732A (zh) 使用导线接合的混合式添加结构的可堆叠存储器裸片
CN107611100A (zh) 整合扇出型封装及其制造方法
US9087883B2 (en) Method and apparatus for stacked semiconductor chips
KR101540927B1 (ko) 반도체 패키지 및 이의 제조 방법
CN118471962A (zh) 堆叠半导体装置
KR20150046991A (ko) 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈
KR20150132051A (ko) 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant