CN107887380A - 具有工程变更指令（eco）单元的标准单元布局、半导体器件及其方法 - Google Patents

具有工程变更指令（eco）单元的标准单元布局、半导体器件及其方法 Download PDF

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Abstract

本发明的实施例提供了一种设计用于半导体器件的包括标准备用单元的布局的方法。这种方法包括：基于金属化层的带线的第二间距生成用于标准备用单元的第一间距的可能值集合；选择可能值集合中的一个成员作为第一间距；以及根据第一间距将标准备用单元置放到布局的逻辑区中；其中，通过计算机的处理器执行生成、选择和置放中的至少一个。本发明的实施例还提供了半导体器件的布局以及一种包括用于执行设计半导体器件的方法的计算机可执行指令的计算机可读介质。

Description

具有工程变更指令(ECO)单元的标准单元布局、半导体器件及 其方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及标准单元布局、半导体器件的布局以及设计半导体器件的布局的方法。
背景技术
集成电路(IC)包括多个电子器件。表示IC的一种方式是布局图(之后称为布局)。布局是分层次的并且将其分解成执行IC设计规范所要求的更高级功能的模块。在一些情况下，半定制设计(SCD)项目将模块分解成宏单元、标准单元和定制单元。
对于给定的SCD项目，定制单元设计为具有针对给定SCD项目的布置，以便提供(在操作中)针对SCD项目的更高级的逻辑功能。相反，标准单元库设计成没有考虑特定项目，并且包括提供(在操作中)公共的、较低级的逻辑功能的标准单元。就布局内的占有面积而言，定制单元比标准单元更大(通常大得多)。此外，对于给定库，所有标准单元具有相同大小(通常，该大小是库特定的固定尺寸的倍数)的至少一个尺寸，以有助于将标准单元放置到布局中。因此，标准单元被描述为相对于给定的SCD项目预定义。定制单元可以具有或不具有与标准单元的对应尺寸大小相同的至少一个尺寸。
发明内容
根据本发明的一个方面，提供了一种设计用于半导体器件的布局的方法，所述布局包括标准备用单元，所述方法包括：基于金属化层的带线的第二间距生成所述标准备用单元的第一间距的可能值集合；选择所述可能值集合中的一个成员作为所述第一间距；以及根据所述第一间距将所述标准备用单元置放到所述布局的逻辑区中；其中，通过计算机的处理器执行所述生成、所述选择和所述置放中的至少一个。
根据本发明的一个方面，提供了一种包括用于执行设计半导体器件的方法的计算机可执行指令的计算机可读介质，所述方法包括：根据至少一个对应的设计原理，置放标准功能单元以部分地填充布局的逻辑区，从而在所述逻辑区中留下未填充的备用区；确定在所述备用区中金属化层的带线的第一间距；基于所述第一间距生成标准备用单元的第二间距的可能值集合；选择所述可能值集合中的一个成员作为所述第二间距；以及根据所述第二间距在所述备用区中布置所述标准备用单元；其中，通过所述计算机的处理器执行所述置放、所述确定、所述生成、所述选择和所述布置中的至少一个。
根据本发明的又一个方面，提供了一种半导体器件，包括：标准功能单元，位于逻辑区中；标准备用单元，布置在所述逻辑区的备用区中；以及金属化层，位于所述标准备用单元上方，所述金属化层包括带线；其中，所述标准备用单元的第一间距基于所述带线的第二间距。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据一些实施例的用于半导体器件的工程变更指令(Engineering ChangeOrder，ECO)基本单元相对于线段的布局。
图1B是根据一些实施例的对应于图1A的布局的将金属化区段分配给对应的掩模图案/颜色的布局。
图1C是根据一些实施例的对应于图1A的布局的ECO基本单元中的保留区的布局。
图2是根据一些实施例的用于半导体器件的ECO基本单元中的保留区的布局。
图3A是根据一些实施例的用于半导体器件的ECO基本单元中的保留区的另一布局。
图3B是根据一些实施例的图3A的布局的简化版本。
图3C是根据一些实施例的图3A的布局的另一简化版本。
图4A是根据一些实施例的用于半导体器件的ECO基本单元相对于线段的布局。
图4B是根据一些实施例的图4A的布局的简化版本。
图4C是根据一些实施例的图4A的布局的另一简化版本。
图5A是根据一些实施例的用于半导体器件的ECO基本单元相对于线段的布局。
图5B是根据一些实施例的图5A的布局的简化版本。
图5C是根据一些实施例的图5A的布局的简化版本。
图6A是根据一些实施例的设计用于半导体器件的布局的方法的流程图。
图6B是根据一些实施例的图6A的流程图中的框的详细图。
图6C是根据一些实施例的图6A的流程图中的另一框的详细图。
图6D是根据一些实施例的图6A的流程图中的另一框的详细图。
图7A是根据一些实施例的设计用于半导体器件的布局的方法的流程图。
图7B是根据一些实施例的图7A的流程图中的框的详细图。
图7C是根据一些实施例的图7A的流程图中的另一框的详细图。
图8是根据一些实施例设计用于半导体器件的布局的方法的流程图。
图9A是根据一些实施例的半导体器件的示意图。
图9B是根据一些实施例的用一个或多个ECO编程单元修改的图9A的半导体器件的示意图。
图10是根据一些实施例的制造半导体器件的方法的流程图。
图11是根据一些实施例的EDA系统的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、材料、值、步骤、操作、材料、布置等的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。可以预期其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
当将工程变更指令(ECO)基本单元放置到一行布局时，使相邻ECO基本单元之间的间隙最小化减少了浪费的间隔并且增加了密度(就每单元的器件数量而言)。此外，如果不仅在高度上而且在宽度上固定ECO基本单元，则简化了ECO基本单元到布局的行中的放置。在一些实施例中，通过使用ECO基本单元的间距PECOB(或PSPARE)来减小间隙并简化ECO基本单元到行中的放置，其中ECO基本单元的间距PECOB可平均分配在M1带的间距PM1-STRAP中。在一些实施例中，带是金属化层中的承载操作电压(例如，VDD、VSS等)的一个或多个区段。第一金属化层称为M1。因此，M1层中的带是M1带。在一些实施例中，为了在将ECO基本单元放置到行中时消除相邻ECO基本单元之间的间隙(实现邻接)，ECO基本单元的间距PECOB选择为与掩蔽图案/颜色CLR的数量的偶数/奇数状态一致。
在半定制设计(SCD)项目的背景中，除了标准单元和定制单元之外，还可以包括宏单元。类似于定制单元，宏单元提供比标准单元更高级的功能。然而，类似于标准单元，宏单元设计成没有考虑特定项目。因此，宏单元设计成具有提供例如RAM、ROM、串联接口、定时器、算术逻辑单元(ALU)处理器核等公共的更高级的逻辑功能的布置。具有更高级的功能的宏单元消耗更大的占用面积。因此，宏单元具有比标准单元大得多的占有面积。一些宏单元是标准单元的布置。
还类似于定制单元，宏单元不具有与标准单元的对应尺寸大小相同的至少一个尺寸。由于这个原因，宏单元和定制单元将称为非标准单元。
存在两种类型的标准单元：标准功能单元和标准备用单元，后者称为工程变更指令(ECO)单元。标准功能单元被限定为具有特定的组件内部布置，以提供(在操作中)对应的公共的、更低级的功能，例如逻辑功能(包括反相器、NAND、NOR、XOR、D-锁存器、去耦电容器(DeCap)、与或非门(AOI)、或与非门(OAI)、多路复用器、触发器等)。
ECO单元包括ECO基本单元和ECO编程单元。ECO编程单元是指已经过编程的ECO基本单元。类似于功能单元，ECO基本单元被限定为具有特定的组件内部布置。与功能单元不同，ECO基本单元不被布置为提供特定功能。与工作的(可操作的)标准单元相比，ECO基本单元(其尚未被编程)不工作(不可操作的)。
回想ECO基本单元是备用单元，ECO基本单元的布置是充分的，如果需要，ECO基本单元能够被“编程”(转变)以工作且提供由对应的标准功能单元提供的相同的、公共的、更低级的功能中的一个。在一些实施例中，每个ECO基本单元的布置是充分的，从而使得给定的ECO基本单元能够被“编程”(转变)以工作且提供包括反相器、NAND、NOR、XOR、D-锁存器、去耦电容器(DeCap)、与或非(AOI)、或与非(OAI)、多路复用器、触发器等逻辑功能中的一个。在一些实施例中，通过改变至少一个ECO基本单元内的诸如金属至硅接触件和金属至多晶硅接触件的一个或多个连接(ECO基本单元内连接)，或使其他金属层随着对应的通孔或接触件的改变来使ECO基本单元编程(转变)为ECO编程单元。
在SCD项目期间，使用电子设计自动化(EDA)工具从标准单元库中选择标准功能单元，并且将标准功能单元与非标准单元(如果有的话)一起放置到初始布局中。EDA工具还用于实施布线，通过该布线，使用一个或多个金属层和对应的通孔和接触件来连接标准功能单元和非标准单元。EDA工具进一步用于测试布线。根据测试结果，修改标准单元和非标准单元的选择、布置和布线。在至少一些实施例中，整体的选择、布置、布线和测试(SORT)工艺是迭代的。最终，SPRT工艺迭代收敛成最终的布局。
由于各种原因(例如，设计的改变、不可接受的时序问题、不可接受的电迁移问题等)，通常，需要对接近完成的布局(或否则将视为最终布局的布局)进行修订。考虑到修订在范围上相对较小的情况，并且作为对必须再开始(重新开始)的迭代的SPRT工艺的保护(或对冲)，EDA工具还用于将一个或多个ECO基本单元放置到初始布局中。
因为ECO基本单元不工作，所以ECO基本单元不连接至功能单元。当要修改接近完成的布局时，“编程”一个或多个ECO基本单元，这将一个或多个ECO基本单元转变成一个或多个ECO“编程”单元。然后，对ECO编程单元布线以可操作地连接至一个或多个标准功能单元。在一些实施例中，ECO基本单元对应于2006年11月14日授权的美国专利号7,137,094中公开的ECO基本单元，其全部内容结合于此作为参考。在一些实施例中，ECO基本单元对应于2008年11月25日授权的美国专利号7,458,051中公开的ECO基本单元，其全部内容结合于此作为参考。
图1A是根据一些实施例的用于半导体器件的ECO基本单元相对于第i金属层M(i)中的线段的布局100A。
在一些实施例中，M(i)层是M1。在图1A至图1C中，M(i)是M1。
在图1A中，布局100A是包括形成在衬底102上的IC的半导体器件的布局。衬底102包括逻辑区104，在逻辑区104中形成标准功能单元(未示出)和标准ECO基本单元。逻辑区104示出为包括ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A。ECO基本单元的其他数量是可预期的。为了简化说明，ECO基本单元在图1A中通过其边界表示。为了简化说明，未示出每个ECO基本单元的组件和ECO基本单元内连接。
如上所述，对于给定的库，所有标准单元具有固定相同大小的至少一个尺寸以有助于将标准单元放置到布局中。在一些实施例中，固定的大小是特定库的固定尺寸的倍数。在一些实施例中，固定的大小是多晶硅部件之间的最小间距PPOLY的倍数。
在一些实施例中，标准单元(包括标准功能单元和标准ECO基本单元)是多边形。在一些实施例中，标准单元是矩形多边形。在一些实施例中，从平面图的角度来看，X轴是水平的，Y轴是垂直的，从而使得矩形标准单元的水平尺寸和垂直尺寸描述为单元的对应宽度和高度。在一些实施例中，按行布置布局，并且所有标准单元的高度是相同的以有助于将标准单元放置到布局的各行中。
再次参考图1A，ECO基本单元106A至106F和108A沿水平方向布置并且位于第一行118A中。ECO基本单元110A至110F和112A沿水平方向布置并位于第二行118B中。ECO基本单元114A至114F和116A沿水平方向布置并位于第三行118C中。所有ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A在垂直方向上具有相同的大小(相同的高度)。然而，其他配置在本发明的范围内。在第一行中，ECO基本单元106A至106F和108A中的相邻两个水平邻接。特别地，在第一行118A中，ECO基本单元106A邻接ECO基本单元106B，ECO基本单元106B邻接ECO基本单元106C，等等。在第二行118B中，ECO基本单元110A至110F和112A中的相邻两个水平邻接。特别地，ECO基本单元110A邻接ECO基本单元110B，ECO基本单元110B邻接ECO基本单元110C等等。在第三行118C中，ECO基本单元114A至114F和116A中的相邻两个水平邻接。特别地，ECO基本单元114A邻接ECO基本单元114B，ECO基本单元114B邻接ECO基本单元114C等。
为了有助于单元间连接，布局包括平坦的“金属化”层插有平坦的层间介电(ILD)结构的堆叠件。给定的“金属化”层包括平行的导线段。在一些实施例中，导线段是金属。在一些实施例中，在连续金属化层中的平行线段彼此正交。在一些实施例中，第i金属化层(M(i))中的平行线段在第一方向上延伸，第(i+1)金属化层(M(i+1))中的平行线段在与第一方向正交的第二方向上延伸，第(i+2)金属化层(M(i+2))中的平行线段在第一方向上延伸，第(i+3)金属化层(M(i+3))中的平行线段在第二方向上延伸等。在一些实施例中，第一方向平行于X轴，并且第二方向平行于Y轴。
在一些实施例中，规则地间隔开第i金属化层M(i)中的线段，其描述为金属化线段的间距，PMET-SEG(i)。在一些实施例中，间距PMET-SEG(i)是多晶硅部件之间的最小间距PPOLY的倍数。
ILD结构提供在形成在ILD结构上的金属化层与其上形成有ILD结构的另一结构之间的绝缘。在一些实施例中，其他结构是另一金属化层。在一些实施例中，其他结构是包括例如晶体管组件等的硅衬底。因此，许多ILD结构是介电材料。当ILD结构形成在M(i+1)层下面时，ILD结构称为第i ILD结构(ILD(i))。
其中，ILD(i)介于M(i+1)和M(i)层之间，为了在M(i+1)层中的M(i+1)区段(其在第一方向上延伸)和M(i)层中的M(i)区段(其在第二方向上延伸)之间建立连接，ILD(i)还包括在第三方向上延伸的接触件/通孔结构，第三方向正交于第一方向和第二方向。类似地，在i＝1的情况下，ILD 0介于在M1层和衬底之间。为了在M1区段和衬底中的组件(例如晶体管组件等)之间建立连接，ILD 0还包括在第三方向上延伸的接触结构。在一些实施例中，第三方向平行于Z轴。在一些实施例中，M(i)层是M1。在图1A中，M(i)是M1。
如上所述，相对于M1层中的线段来布局(或布置)图1A的布局100A中的ECO基本单元。因此，图1A示出作为平行矩形120A、120B、122A、122B和124的M1线段(M1区段)。为此，栅极结构在图1A的布局100A中示出为介于对应的M1区段120A、120B、122A、122B和124之间的平行矩形130A、130B和132。
应当注意，在最初形成ECO基本单元之后和/或在对一个或多个ECO基本单元编程之后，并非必然将M1区段120A、120B、122A和122B，M1区段124的多个实例、栅极结构130A和130B以及栅极结构132的多个实例全部保留。例如，在最初形成ECO基本单元之后，有潜力保留M1区段120A、120B、122A和122B以及栅极结构130A和130B中的每个，M1区段124的多个实例中的每个以及栅极结构132的多个实例中的每个。因此，可预期任何给定的ECO基本单元具有不同数量的M1区段和/或不同数量的栅极结构。
在一些实施例中，初始使用后切割(cuy-last)技术形成ECO基本单元，该技术包括形成所有可能的栅极结构、整体或部分地去除(切割)选定的栅极结构、形成所有可能的M1区段，以及整体或部分地去除(切割)选定的M1区段，从而使得不是所有的M1区段124的多个实例和不是所有的栅极结构132的多个实例保留。在一些实施例中，最初使用后切割技术形成ECO基本单元，该技术包括形成所有可能的M1区段、以及整体或部分地去除(切割)选定的M1区段、形成所有可能的栅极结构，整体或部分地去除(切割)选定的栅极结构，从而使得不是所有的M1区段124的多个实例和不是所有的栅极结构132的多个实例保留。在一些实施例中，当对ECO基本单元编程时，切割M1区段124的保留的多个实例中的一个或多个，由此使M1区段124的较少的实例保留。
M1区段120A、120B、122A、122B和124中的每个均具有平行于X轴的较短尺寸和平行于Y轴的较长尺寸。因此，M1区段120A、120B、122A、122B和124中的每个的长轴视为与行118A至118C中的对应的一个或多个正交。M1区段120A、120B、122A和122B中的每个足够长以跨越(正交地)行118A至118C。相比之下，与M1区段120A、120B、122A和122B相比，每个M1区段124的长度更短。第一行118A、第二行118B和第三行118C中的对应M1区段在垂直方向上对准，如虚线矩形126所示。M1区段120A、120B、122A和122B的其他水平尺寸和/或垂直尺寸都在预期内。
在一些实施例中，每个M1段124的长度足够短以在垂直方向上不延伸超过ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A中的一个或多个的对应顶部和/底部边缘。在一些实施例中，放置所有M1区段124，从而使得平分每个M1区段124的虚拟水平参考线与平分ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A中的对应的一个或多个平分的虚拟水平参考线共线。M1区段124相对于一个或多个对应的ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A的其他垂直位置都在预期内。M1区段124的其他水平尺寸和/或垂直尺寸都在预期内。
为此，栅极结构130A、130B和132在图1A的布局100A中示出为平行矩形130A、130B和132。栅极结构130A、130B和132中的每个均具有平行于X轴的较短尺寸和平行于Y轴的较长尺寸。因此，栅极结构130A、130B和132中的每个的长轴视为与行118A至118C中的对应的一个或多个正交。栅极结构130A和130B中的每个足够长以跨越(正交地)行118A至118C。相比之下，与栅极结构130A和130B相比，每个栅极结构132的长度较短。栅极结构132相对于一个或多个对应的ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A的其他垂直位置都在预期内。第一行118A、第二行118B和第三行118C中的对应栅极结构132在垂直方向上对准，如虚线矩形134所示。
在一些实施例中，每个M1区段124的长度足够短以在垂直方向上不延伸穿过ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A中的一个或多个。在一些实施例中，所有M1区段124放置为使得平分每个M1区段124的虚拟水平参考线与平分ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A中的对应的一个或多个的虚拟水平参考线共线。栅极结构130A、130B和132的其他水平尺寸和/或垂直尺寸都在预期内。
在一些实施例中，当对一个或多个ECO基本单元编程(转变)时，结果是一个或多个对应的ECO编程单元。结果，因此改变的一个或多个ECO基本单元内连接包括至M1层中的对应金属化区段的至少一个连接。在一些实施例中，当对ECO编程单元布线时，ECO编程单元和一个或多个标准功能单元之间的一个或多个单元间连接建立。单元间连接的至少一个是至M1区段的连接。
在全局布线期间，M1层中的一些线段旨在用作带(M1带)。在一些实施例中，M1带的一些连接至系统电压VDD。在一些实施例中，M1带的一些连接至系统接地电压VSS。在一些实施例中，带区段跨越布局中的多行。
在一些实施例中，在布局的逻辑区内，规则地间隔开各M1带，这描述为M1带的间距PM1-STRAP。在一些实施例中，M1带的间距PM1-STRAP是金属化区段的间距PMET-SEG的倍数。再次参考图1A，在逻辑区104内，M1区段120A、120B、122A和122B旨在用作带区段。因此，M1区段120A和120B表示M1层中的第一带，并且M1区段122A和122B表示M1层中的第二带。在图1A至图1C中，每个带包括两个M1区段，例如，第一带包括M1区段120A和120B，第二带区段包括M1区段122A和122B等。在一些实施例中，其他数量的M1区段旨在用作带区段。在一些实施例中，第一M1带连接至系统电压VDD，第二M1带连接至系统接地电压VSS。
相比之下，M1区段124的多个实例旨在用作非带区段。要记住，带是金属化层中的承载操作电压(例如，VDD、VSS等)的一个或多个区段。因此，在一些实施例中，金属化层中的非带区段是不直接连接至带区段的区段。因此，非带区段不承载操作电压(例如VDD、VSS等)。在一些实施例中，M1非带区段用于连接给定的ECO基本单元内的各组件或在给定的ECO基本单元和一个或多个其他标准单元之间形成连接。在编程期间改变的一个或多个ECO基本单元内连接包括至少一个至M1非带区段124的对应的一个或多个实例的连接。在一些实施例中，当布线ECO编程单元以在ECO编程的单元和一个或多个标准功能单元之间建立一个或多个单元间连接时，单元间连接的至少一个是至M1非带区段124的实例的连接。
为了产生小于使用单次光学光刻曝光可实现的特征尺寸的半导体器件特征尺寸，使用多次光学光刻曝光(OLE)技术。通常，双次OLE技术将产生小于单次OLE技术的特征尺寸，三次OLE技术将产生小于双次OLE技术的特征尺寸等等。OLE的次数通常称为掩蔽(或掩模)图案(或掩模颜色)的次数。这里，掩蔽图案/颜色的次数称为CLR，其中CLR是正整数。
在一些实施例中，使用多次OLE技术形成布局100A。在一些实施例中，使用多次OLE技术(其中，CLR为奇数)形成布局100A。在一些实施例中，使用三次OLE技术(其中，CLR＝3)形成布局100A。在一些实施例中，使用多次OLE技术(其中，CLR为偶数)形成布局100A。在一些实施例中，使用双次OLE技术(其中，CLR＝2)形成布局100A。应当注意，图1A假定使用双次OLE技术的情况，即CLR＝2。
图1B是根据一些实施例的对应于布局100A的布局100B，其示出将每个金属化区段分配给对应的一个或多个掩蔽图案/颜色中的一个。
布局100B是图1A的布局100A的简化版本。如图1A所示，在图1B中，CLR＝2。因此，在布局100B中，已经将M1区段120A、120B、122A和122B中的每个以及M1区段124的多个实例中的每个分配给两个掩蔽图案/颜色中的对应的一个，即“红色”图案/颜色和“绿色”图案/颜色。其中，红色图案/颜色包括M1带区段120A和122A。其中，绿色图案/颜色包括M1带区段120B和122B。
除了图1B之外，仅图5C示出掩模图案/颜色。其他图不示出掩蔽图案/颜色。
再次参考图1A，当将ECO基本单元放置到布局的行中时，期望减小相邻ECO基本单元之间的间隙。这种间隙表示浪费的间隔。例如，浪费间隔的不利后果是降低半导体器件的晶体管密度。此外，如果不仅在高度上而且在宽度上固定ECO基本单元，则简化了ECO基本单元到布局的行中的放置。在一些实施例中，标准单元库包括ECO基本单元的子库，其中每个子库包括具有相同宽度以及相同高度的ECO基本单元。
在一些实施例中，ECO基本单元的间距PECOB(或PSPARE)可均分M1带的间距PM1-STRAP(或更一般地PSTRAP)，从而使得从正整数值θ的集合Θ中选择间距PECOB，以及
PECOB∈{θ}，其中，0＝PM1-STRAP modθ (1)
其中{θ}＝Θ；PM1-STRAP和PECOB是正整数；并且2<θ<PM1-STRAP，并且因此PECOB<PM1-STRAP。应当注意，当对ECO基本单元编程时，具有PECOB＝3的ECO基本单元是足以形成晶体管的最小宽度。
在一些实施例中，将ECO基本单元的间距PECOB选择为集合Θ的最小成员，即θ的最小值，从而使得：
PECOB∈min{θ} (2)
在图1A中，为了简化说明，间距PM1-STRAP＝36、间距PECOB＝6并且相邻M1带(M1区段对120A&120B和122A&122B)之间的ECO基本单元的数量示出为六(6)。更特别地，间距PM1-STRAP＝36表示在一个带的开始和下一个带的开始之间的间隔中存在36个M1区段。例如，在图1A中从左至右沿水平方向计数，从M1区段120A至并且包括例如ECO基本单元106F中的M1区段124的最右侧实例存在总共36个M1区段。间距PECOB＝6表示在一个ECO基本单元的开始和下一个ECO基本单元的开始之间的间隔中存在6个M1区段。例如，在图1A中从左至右沿水平方向计数，在ECO基本单元106A至106F、108A、100A至110F、112A、114A至114和116A中的任何一个中，存在总共6个M1段，例如在基本单元106A中从左至右计数，存在M1区段124的六个实例。满足等式(1)的θ的可能值，即均分PM1-STRAP的θ的可能值是1、2、3、4、6、9、12、18和36，其中可能值称为集合Θ，其中集合Θ的每个成员由符号θ表示，并且集合Θ被标记为Θ＝{θ}，更具体地Θ＝{θ}＝{1、2、3、4、6、9、12、18、36}，其中，已经为图1A选择的是PECOB＝θ＝6。用于间距PM1-STRAP和/或间距PECOB的其他值也在预期内，因此也可以预期相邻M1带之间的ECO基本单元的其他数量。
实例：例如，假设PM1-STRAP＝30。更具体地，间距PM1-STRAP＝30表示在一个带的开始和下一个带的开始之间的间隔中存在沿水平方向的30个M1区段。满足等式(1)的θ的可能值，即均分PM1-STRAP的θ的可能值θ是{θ}＝{1、2、3、5、6、10、15、30}。回想2<θ<PM1-STRAP，因此必须舍弃θ＝1、θ＝2和θ＝30。因此，对于给定的实例，PECOB＝θ＝3。间距PECOB＝3表示在一个ECO基本单元的开始和下一个ECO基本单元的开始之间的间隔中存在沿着水平方向的3个M1区段。
在一些实施例中，ECO基本单元的参考边缘与所选择的一个掩蔽图案/颜色对准。在一些实施例中，每个ECO基本单元的参考边缘与所选择的掩蔽图案/颜色的中心对准。例如，在图1B中，ECO基本单元的参考边缘是左边缘，并且左边缘与“红色”掩模颜色的对应部分的中心对准。在一些实施例中，为了在将ECO基本单元放置到布局的行中时实现邻接从而避免相邻的ECO基本单元之间的间隙，ECO基本单元的间距PECOB选择为与掩蔽图案/颜色CLR的数目的偶数/奇数状态一致。之后，偶数/奇数状态匹配间距将称为PMECOB。如果CLR是偶数，即，如果0＝CLR mod 2，则为PMECOB选择的值应当是偶数。如果CLR是奇数，即，如果1＝CLR mod 2，则为PMECOB选择的值应当是奇数。在图1A至图1B中，如上所述，间距PECOB是偶数(PECOB＝6)并且CLR是偶数(CLR＝2)，每个ECO基本单元的左边缘已经选择为参考边缘，并且红色图案已经选择为与每个ECO基本单元的参考边缘对准。因为间距PECOB是偶数(PECOB＝6)并且CLR是偶数(CLR＝2)而不是奇数，所以在图1A至图1B中相邻的ECO基本单元之间没有间隙。相反，图5A至图5C(下面所讨论的)示出相邻ECO基本单元之间的间隙。
能够满足匹配CLR的偶数/奇数状态的额外要求的θ值将是集合Θ的子集，即{θ}的子集。为了帮助从{θ}区分子集，子集将称为正整数值δ的集合Δ，并且Δ∈Θ，即，{δ}∈{θ}。因此，间距PMECOB是：
PMECOB∈Δ，其中，Δ＝{θ} (3)
其中，2<δ<PM1-STRAP。
在一些实施例中，PMECOB选择为集合Δ中与CLR的偶数/奇数状态匹配的最小成员，即δ的与CLR的偶数/奇数状态匹配的最小值，从而使得：
PMECOB＝min{δ} (5)
实例：作为上述实例的变型，除了假设PM1-STRAP＝30之外，还假设所选择的多次OLE技术是诸如图1A至图1B中的双次OLE技术，使得CLR＝2。在不考虑CLR的偶数/奇数状态的情况下，满足等式(1)的θ的可能值，即均分PM1-STRAP的可能值为1、2、3、5、6、10、15和30，其中可能的值称为Θ的集合，其中集合Θ的每个成员由符号θ表示，并且集合Θ标记为Θ＝{θ}，更具体地Θ＝{θ}＝{1、2、3、5、6、10、15、30}。然而，这里，考虑CLR的偶数/奇数状态。这里，CLR＝2，因此CLR的偶数/奇数状态是偶数，因为0＝CLR mod 2。因此，{θ}的子集，即，{δ}，其满足等式(4)，即，与CLR的偶数/奇数状态(这里，CLR是偶数)匹配的所有成员是{δ}＝{2、6、10、30}。应用等式(5)，并且回想2<δ<PM1-STRAP，因此必须丢弃δ＝2和δ＝30。因此，在给定的实例中PMECOB＝6。
实例：作为上述第一实例的另一变型，除了假设PM1-STRAP＝30之外，还假定所选择的多次OLE技术是三次OLE技术，从而CLR＝3。不考虑CLR的偶数/奇数状态，满足等式(2)的θ的可能值，即均分PM1-STRAP的θ的可能值是{θ}＝{1、2、3、5、6、10、15、30}。然而，这里，考虑CLR的偶数/奇数状态。这里，CLR＝3，因此CLR的偶数/奇数状态是奇数，因为1＝CLR mod 2＝3mod2。因此，{θ}的子集，即，{δ}，满足等式(4)，即，与CLR的偶数/奇数状态(这里，CLR是奇数)匹配的所有成员是{δ}＝{1、3、5、15}。应用等式(5)，并且回想2<δ<PM1-STRAP，因此丢弃δ＝1。因此，在给定的实例中PMECOB＝3。
图1C是根据一些实施例的对应于布局100A的布局100C，示出ECO基本单元中的保留区。
当用于特定目的，保留ECO基本单元中的M1区段的给定数量时，则M1区段的给定数量可用于特定目的。例如，将ECO基本单元中给定数量的M1区段保留用于带表示给定数量的M1区段将用于带。
当ECO基本单元中的区域保留用于特定目的时，则保留区中的M1区段可用于特定目的。例如，将ECO基本单元中的区域保留用于带表示保留区中的M1段将用于带。在一些实施例中，出于相同目的，保留每个ECO基本单元中的相同区域。
布局100C是图1A的布局100A的简化版本，然而其中已经指出每个ECO基本单元中的保留区和非保留区。在一些实施例中，相对于M1层，标准单元库中的所有ECO基本单元布置为保留相同数量的一个或多个M1区段用作M1带区段。虽然不是每个ECO基都具有通过该ECO基本单元布线的M1带，但是在每个ECO基本单元中保留相同数量的M1区段简化了将任何给定的ECO基本单元放置到布局的行中。
在一些实施例中，除了保留相同数量的M1区段之外，标准单元库中的每个ECO基本单元将单元内的相同区域分配为这些保留的M1区段所在的区域。在每个ECO基本单元中为M1区段保留相同的区域进一步简化了将任何给定的ECO基本单元放置到布局的行中，因为例如其消除了如果旨在用于非带的目的的M1区段然后还需要用作带区段时否则可能发生的可能的冲突。
在图1C中，保留区是左边缘对准的。更具体地，保留区140A、140B、140C、140D、140E和140F(140A至140F)、144A、150A至150F、154A、160A至160F和164A位于对应的ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A中。保留区140A、140B、140C、140D、140E和140F(140A至140F)、144A、150A至150F、154A、160A至160F和164A的左边缘与对应的ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A的左边缘对准。保留区140A至140F、144A、150A至150F、154A、160A至160F和166A中的M1区段旨在用作M1带区段。
此外，在ECO基本单元106A至106F、108A、110A至110F、112A、114A至114F和116A中，对应的区域142A至142F、146A、152A至152F、156A、162A至162F和166A是未保留区。未保留区142A至142F、146A、152A至152F、156A、162A至162F和166A中没有一个被对应的保留区140A、140B、140C、140D、140E和140F(140A至140F)、144A、150A至150F、154A、160A至160F和164A分成两部分。
未保留区142A至142F、146A、152A至152F、156A、162A至162F和166A中的M1区段旨在用作M1非带区段。在图1C中，M1区段124的多个实例(图1C中未示出，但参见图1A至图1B)中的对应一个位于未保留区142A至142F、146A、152A至152F、156A、162A至162F和166A中。
图2是根据一些实施例的用于半导体器件的布局200，其示出ECO基本单元中的保留区。
布局200是图1C的布局100C的变型。在一些实施例中，M(i)层是M1。在图2中，M(i)是M1。类似于图1A至图1C，在图2中(作为实例)，间距PM1-STRAP＝36，间距PECOB＝6，CLR＝2，并且相邻M1带(M1区段对120A&120B和122A&122B)之间的ECO基本单元的数量示出为六(6)。
在图2中，保留区是右边缘对准的，而图1C示出左边缘对准。更特别地，在图2中，保留区240A至240F、244A、250A至250F、254A、260A至260F和264A位于对应的ECO基本单元206A至206F、208A、210A至210F、212A、214A至214F和216A中。保留区240A至240F、244A、250A至250F、254A、260A至260F和264A的右边缘与对应的ECO基本单元206A至206F、208A、210A至210F、212A、214A至214F和216A的右边缘对准。保留区240A至240F、244A、250A至250F、254A、260A至260F和266A中的M1区段旨在用作M1带区段。
在图2中，M1带区段220A和220B表示第一M1带，并且位于保留区240A、250A和260A中。M1带区段222A和222B表示第二M1带区段并且位于保留区244A、254A和264A中。在一些实施例中，第一M1带(由M1带区段220A和220B表示)连接至系统电压VDD，并且第二M1带(由M1带区段222A和222B表示)连接至系统接地电压VSS。
此外，在ECO基本单元206A至206F、208A、210A至210F、212A、214A至214F和216A中，对应的区域242A至242F、246A、252A至252F、256A、262A至262F和266A是未保留区。未保留区242A至242F、246A、252A至252F、256A、262A至262F和266A中没有一个被相应的保留区240A至240F、244A、250A至250F、254A、260A至260F和264A分成两部分。未保留区242A至242F、246A、252A至252F、256A、262A至262F和266A中的M1区段旨在用作M1非带区段。
图3A是根据一些实施例的用于半导体器件的布局300，其示出ECO基本单元中的保留区。图3B是根据一些实施例的其中未示出保留区和未保留区的布局300的简化版本。图3C是根据一些实施例的其中未示出ECO基本单元的布局300的简化版本。
在一些实施例中，M(i)层是M1。在图3A至图3C中，M(i)是M1。类似于图1A至1C，在图2中(作为实例)，间距PM1-STRAP＝36，间距PECOB＝6，CLR＝2，并且相邻M1带(M1区段对120A&120B和122A&122B)之间的ECO基本单元的数量示出为六(6)。
布局300是图1C的布局100C的变型。在图3A至图3C中，保留区在ECO基本单元中居中，而图1A示出左边缘对准，以及图2示出右边缘对准。更具体地，保留区340A至340F、344A、350A至350F、354A、360A至360F和364A在对应的ECO基本单元306A至306F、308A、310A至310F、312A、314A至314F和316A中水平居中。保留区340A至340F、344A、350A至350F、354A、360A至360F和366A中的M1区段旨在用作M1带区段。
在图3A至图3C中，M1带区段320A和320B表示第一M1带，并且位于保留区340A、350A和360A中。M1带区段322A和322B表示第二M1带区段并且位于保留区344A、354A和364A中。在一些实施例中，第一M1带(由M1带区段320A和320B表示)连接至系统电压VDD，第二M1带(由M1带区段322A和322B表示)连接至系统接地电压VSS。
作为居中的结果，图3A至图3C中的每个ECO基本单元具有两个未保留区，即左侧未保留区和右侧未保留区。在ECO基本单元306A至306F、308A、310A至310F、312A、314A至314F和316A中，存在：作为未保留区的对应的左侧区域342A至342F、346A、352A至352F、356A、362A至362F和366A；以及作为未保留区的对应的右侧区域343A至343F、347A、353A至353F、357A、363A至363F和367A。未保留区342A至342F、343A至343F、346A、347A、352A至352F、353A至353F、356A、357A、362A至362F、363A至363F、366A和367A中的M1区段旨在用作M1非带区段。
图4A是根据一些实施例的用于半导体器件的ECO基本单元相对于第i金属层M(i)中的线段的布局400。图4B是根据一些实施例的其中未示出保留区和未保留区的布局400的简化版本。图4C是根据一些实施例的其中未示出ECO基本单元的布局400的简化版本。
在一些实施例中，M(i)层是M1。在图4A至图4C中，M(i)是M1。
图4A至图4C示出与例如图1A至图1C形成对比的相对于间距PM1-STRAP的不同间距PECOB。布局400是图1A布局100A的变型。在图4A至图4C中，相邻M1带之间的ECO基本单元的数量示出为三(3)。在一些实施例中，在图4A至图4C中，间距PM1-STRAP＝36，间距PECOB＝10并且CLR＝2。更具体地，间距PM1-STRAP＝36表示在一个带的开始和下一个带的开始之间的间隔中存在沿着水平方向的36个M1区段。为了简化说明，虽然在图4A至图4C中示出M1区段435A至435B、436A至436B、437A至437B和438A至438B，但未示出其他M1区段。间距PECOB＝10表示在一个ECO基本单元的开始和下一个ECO基本单元的开始之间的间隔中存在沿着水平方向的10个M1区段。
类似于图1A至图1C，图4A和图4C中的保留区是左边缘对准的。更特别地，保留区440A至440C、444A至444C、448A至448C、452A至452C、460A至460C、464A至464C、468A至468C、472A至472C、480A至480C、484A至484C、488A至488C和492A至492C位于对应的ECO基本单元406A至406C、408A至408C、410A至410C、412A至412C、416A至416C、418A至418C、420A至420C、422A至422C、424A至424C、426A至426C、428A至428C和430A至430C中。
保留区440A至440C、444A至444C、448A至448C、452A至452C、460A至460C、464A至464C、468A至468C、472A至472C、480A至480C、484A至484C、488A至488C和492A至492C的左边缘与对应的ECO基本单元406A至406C、408A至408C、410A至410C、412A至412C、416A至416C、418A至418C、420A至420C、422A至422C、424A至424C、426A至426C、428A至428C和430A至430C的左边缘对准。保留区440A至440C、444A至444C、448A至448C、452A至452C、460A至460C、464A至464C、468A至468C、472A至472C、480A至480C、484A至484C、488A至488C和492A至492C中的M1区段旨在用作M1带区段。
此外，在ECO基本单元406A至406C、408A至408C、410A至410C、412A至412C、416A至416C、418A至418C、420A至420C、422A至422C、424A至424C、426A至426C、428A至428C和430A至430C中，对应的区域442A至442C、446A至446C、450A至450C、454A至454C、462A至462C、466A至46C、470A至470C、474A至474C、482A至482C、486A至486C、490A至490C和494A至494C是未保留区。
保留区440A、460A和480A中的M1区段旨在用作对应的M1带区段435A至435B。保留区444A、464A和484A中的M1带区段旨在用作对应的M1带区段436A至436B。保留区448A、468A和488A中的M1区段旨在用作对应的M1带区段437A至437B。保留区452A、472A和492A中的M1区段旨在用作对应的M1带区段438A至438B。
图5A是根据一些实施例的用于半导体器件的ECO基本单元相对于第i金属层M(i)中的线段的布局500A。图5B是根据一些实施例的布局500B，其是布局500A的简化版本，但是还示出了浪费的间隔。
图5C是根据一些实施例的布局500C，其是布局500A的简化版本，但是还示出浪费的间隔和每个金属化区段至对应的掩模图案/颜色的分配。除了图5C之外，图1B示出掩蔽图案/颜色。其他图没有示出掩蔽图案/颜色。
在一些实施例中，M(i)层是M1。在图5A至图5C中，M(i)是M1。布局500是图1A的布局100的变型。在图5A至图5C中，保留区(未示出)与ECO基本单元506A至506D、508A、510A至510D、512A、514A至514D和516A左边缘对准。
在一些实施例中，使用多次OLE技术形成布局500A。在一些实施例中，使用多次OLE技术(其中，CLR为偶数)形成布局500A。在一些实施例中，使用双次OLE技术(其中，CLR＝2)形成布局500A。在一些实施例中，使用多次OLE技术(其中，CLR为奇数)形成布局500A。在一些实施例中，使用三次OLE技术(其中，CLR＝3)形成布局500A。应当注意，图5A至图5C假设使用三次OLE技术的情况，即CLR＝3。
在图5A至图5C中，为了简化说明，间距PM1-STRAP＝36，间距PECOB＝4，并且相邻M1带之间的ECO基本单元的数量示出为六(6)。更具体地，间距PM1-STRAP＝36表示在一个带的开始和下一个带的开始之间的间隔中存在沿着水平方向的36个M1区段。间距PECOB＝4表示在一个ECO基本单元的开始和下一个ECO基本单元的开始之间的间隔中存在沿着水平方向的4个M1区段。满足等式(1)的θ的可能值，即均分PM1-STRAP的θ的可能值是{θ}＝{1、2、3、4、6、9、12、18、36}，已经为图5A至图5C选择PECOB＝θ＝4。回想2<θ<PM1-STRAP，因此必须舍弃θ＝1、θ＝2和θ＝36。用于间距PM1-STRAP、间距PECOB和/或CLR的其他值也在预期中，因此还可以预期相邻M1带之间的ECO基本单元的其他数量。在图5A至图5B中，间距PECOB是偶数(PECOB＝4)，CLR是奇数(CLR＝3)，每个ECO基本单元的左边缘已经选择为参考边缘，并且红色图案(图5C)已经选择为与每个ECO基本单元的参考边缘对准。满足等式(4)的δ的可能值，即均分PM1-STRAP并且可被CLR(CLR＝3)均分的δ的可能值是{δ}＝{3、6、9、12、18、36}。回想2<δ<PM1-STRAP，因此必须舍弃δ＝36。相对于等式(1)，θ＝4是有效的，但对于等式(4)，δ≠4，因为0＝δmod CLR将不为真，即0≠4mod 3，而是1＝4mod 3。由于偶数/奇数失配，即，因为间距PECOB是偶数(PECOB＝4)以及CLR是奇数(CLR＝3)，图5B至图5C示出：ECO基本单元506A、510A和514A与对应的ECO基本单元506B、510B和514B之间的间隙551A；ECO基本单元506B、510B和514B与对应的ECO基本单元506C、510C和514C之间的间隙551B；ECO基本单元506C、510C和514C与对应的ECO基本单元506D、510D和514D之间的间隙551C；ECO基本单元506D、510D和514D与对应的ECO基本单元506E、510E和514E之间的间隙551D；ECO基本单元506E、510E和514E与对应的ECO基本单元506F、510F和514F之间的间隙551E；以及ECO基本单元506F、510F和514F与对应的ECO基本单元508A、512A和516A之间的间隙551F。
图6A是根据一些实施例的设计用于半导体器件的布局的方法600的流程图，该布局包括标准备用单元。
在图6A中，在框602处，基于用于半导体器件的布局中的金属化层M(i)的带线的间距PSTRAP生成用于标准备用单元的间距PSPARE的可能值的集合。在一些实施例中，M(i)层是M1。参考图6B解释框602的细节。流程从框602进行至框604。在框604处，选择可能值集合中的一个成员作为间距PSPARE。参考图6C解释框604的细节。流程从框604进行至框606。在框606处，根据间距PSPARE将标准备用单元放置到布局的逻辑区中。流程从框606进行至框608。
在框608处，在每个备用单元中，保留/选择一部分作为保留部分，其中可在保留部分上方形成一个或多个带线。在一些实施例中，每个保留部分延伸穿过备用单元。参考图6D解释框608的细节。流程从框608进行至框610。在框610处，基于间距PSTRAP和间距PSPARE生成用于布局的一个或多个掩模。流程从框610进行至框612。在框612，使用一个或多个掩模制造半导体器件。
图6B是根据一些实施例的方法600中的框602的更详细视图。
在图6B中，框602包括框618。在框618处，基于选择用于产生金属化层的掩模的数量CLR来生成用于间距PSPARE的可能值集合。参考框620至624来解释框618的细节。
框618包括框620至624。在框620处，计算第一组候选正整数，第一组的每个成员是可均分间距PSTRAP的正整数。流程从框620进行至框622。在框622处，计算第二组候选正整数，可通过掩模的数量CLR均分第二组的每个成员。流程从框622进行至框624。在框624处，第一组和第二组相交以形成第三组正候选整数。第三组表示用于标准备用单元的间距PSPARE的可能值的集合。
图6C是根据一些实施例的方法600中的框604的更详细视图。
在图6C中，在框630处，选择用于间距PSPARE的可能值集合中的最小成员作为间距PSPARE。在一些实施例中，2<PSPARE。选择最小成员减少了相邻ECO基本单元之间的间隙，这减少了浪费的间隔并且增加了密度(就每个单元的器件数量而言)。
图6D是根据一些实施例的方法600中的框608的更详细视图。
在图6D中，框608包括框640。在框640，定位/放置每个保留部分，从而使得备用单元的剩余部分不划分成各部分。
图7A是根据一些实施例的设计用于半导体器件的布局的方法700的流程图，该布局包括标准功能元件和标准备用元件。
在图7A中，在框702处，根据至少一个对应的原理图设计放置/布置标准功能单元以部分地填充布局的逻辑区，由此在逻辑区中留下未填充的备用区。流程从框702进行至框704。在框704处，确定用于金属化层M(i)的带线的间距PSTRAP。在一些实施例中，M(i)层是M1。流程从框704进行至框706。在框706处，基于间距PSTRAP生成用于备用单元的间距PSPARE的可能值集合。参考图7B解释框706的细节。流程从框706进行至框708。在框708处，选择可能值集合的一个成员作为间距PSPARE。参考图7C解释框708的细节。流程从框708进行至框710。在框710处，根据间距PSPARE将标准备用单元布置/放置在备用区中。流程从框710进行至框712。
在框712处，在每个备用单元中，保留/选择一部分作为保留部分，其中可在保留部分上方形成一个或多个带线。在一些实施例中，每个保留部分延伸穿过备用单元。流程从框712进行至框714。在框714，定位/放置每个保留部分，从而使得备用单元的剩余部分不划分成各部分。流程从框714进行至框716。在框716处，基于间距PSTRAP和间距PSPARE生成用于布局的一个或多个掩模。流程从框716进行至框718。在框718处，使用一个或多个掩模制造半导体器件。
图7B是根据一些实施例的方法700中的框706的更详细视图。
在图7B中，框706包括框720和框722。在框720处，接收CLR的值，其中CLR表示所选择的产生金属化层的掩模的数量。流程从框720进行至框722。在框722处，计算候选正整数δ的集合Δ，Δ＝{δ}。每个候选δ可均分间距PSTRAP，并且每个候选δ与CLR的偶数/奇数状态匹配，从而使得：
图7C是根据一些实施例的方法700中的框708的更详细视图。
在图7C中，框708包括框724。在框724处，选择集合Δ＝{δ}的最小成员作为间距PSPARE，从而使得
PSPARE＝min{δ}
图8是根据一些实施例设计用于半导体器件的布局的方法800的流程图，该布局包括标准备用单元。
在图8中，在框802处，相对于半导体器件的布局，在计算机的输入设备处接收金属化层M(i)的带线的间距PSTRAP和标准备用单元的间距PSPARE。在一些实施例中，M(i)层是M1。流程从框802进行至框804。在框804处，在每个备用单元中，保留/选择一部分作为保留部分，其中可在保留部分上方形成一个或多个带线。在一些实施例中，每个保留部分延伸穿过备用单元。流程从框804进行至框806。在框806处，定位/放置每个保留部分，从而使得备用单元的剩余部分不划分成各部分。流程从框806进行至框808。在框808处，在逻辑区的备用区中，根据间距PSPARE布置/放置备用单元。流程从框808进行至框810。在框810处，基于间距PSTRAP和间距PSPARE生成用于布局的一个或多个掩模。流程从框816进行至框818。在框818处，使用一个或多个掩模制造半导体器件。
图9A是根据一些实施例的半导体器件900的示意图。
器件900包括形成在衬底921上的IC。器件900包括逻辑区904。在一些实施例中，逻辑区904被配置为提供器件900的更高级功能。在一些实施例中，逻辑区904表示一个或多个电路。在一些实施例中，逻辑区904包括ECO单元的阵列970和一个或多个非标准单元951(一个或多个定制单元和/或一个或多个宏单元)。在一些实施例中，逻辑区904包括ECO单元的阵列970和组织成提供对应的一个或多个高级功能的一个或多个布置的一个或多个标准功能单元955。包括在非标准单元951中的是一个或多个非标准单元953的集合。包括在标准单元955中的是一个或多个非标准功能单元957的集合。包括在阵列970中的ECO单元中的是一个或多个ECO单元的集合971和一个或多个ECO单元的集合975。最初，阵列970中的所有ECO单元都是ECO基本单元，因为ECO单元均尚未被编程(转变)为ECO编程单元。因此，图9A表示器件900的初始状态，其中阵列970中的ECO单元都还没有连接(或布线)至非标准单元951或标准功能单元955。
图9B是根据一些实施例的具有一个或多个ECO编程单元和一个或多个ECO基本单元的半导体器件900的示意图。
图9B表示器件900的修改状态。更具体地，图9B示出已经编程的一个或多个ECO基本单元的集合971和一个或多个ECO基本单元的集合975，其已将集合971和975转变为一个或多个ECO编程单元的对应集合972和976。在一些实施例中，图9B反映了集合953已经发生故障的假设。因此，布线974表示已经在ECO编程单元的集合972与逻辑区904之间形成连接，从而使得集合972可(实际上)替代故障集合953。在一些实施例中，图9B反映了集合957已经发生故障的假设。因此，布线978表示已经在ECO编程单元的集合976与逻辑区904之间形成连接，从而使得集合976可(实际上)替代故障集合958。
图10是根据一些实施例的设计或制造半导体器件的方法1000的流程图。将参照图9A和图9B来进行图10的方法的以下描述。
在图10中，在框1005处，设计或制造半导体器件。在一些实施例中，框1005的器件是如图9A所示的半导体器件900。流程从框1005进行至框1015。在框1015处，测试(如设计或制造的)器件900。在一些实施例中，例如通过一次或多次模拟来测试器件900的逻辑区904，并且根据多个设计规则和/或器件900的预期规格来检查器件900的逻辑区904。在至少一个实施例中，基于初始的设计来制造器件900的测试版本，然后测试器件900的制造测试版本。基于设计的器件900和/或器件900的制造的测试版本的测试结果，例如由于不可接受的定时问题、不可接受的电迁移问题等，做出修改设计的决定。流程从框1015进行至框1025。在一些情况下，尽管测试结果不触发对设计的修改，但是要求改变设计。在这种情况下，接收设计改变，并且流程从框1015进行至框1025。在一些其他情况下，除了测试结果触发对设计的修改之外，还接收到设计改变。在这样的其他情况下，流程类似地从框1015进行至框1025。
在框1025处，如果测试结果指出将要修改设计和/或已经接收到设计改变，则对阵列970中的一个或多个ECO基本单元编程。例如，如果要修改设计以替代故障集合953和/或故障集合957(图9A所示)，则对阵列970中的一个或多个ECO基本单元(例如集合971和/或975(在图9A中示出))编程以提供对应的故障集合953和/或957的等效功能。对集合971和/或975编程将集合971和/或975中的一个或多个ECO基本单元转变成一个或多个ECO编程单元的对应集合972和/或976。流程从框1025进行至框1035。在框1035处，将集合972和/或976中的一个或多个ECO编程单元布线(电连接)至逻辑区904中的对应的一个或多个标准功能单元，从而(实际上)替代故障集合953和/或957。
在至少一个实施例中，对阵列970中的一个或多个ECO基本单元编程和布线以修改而不是替代逻辑区904中的一个或多个单元(未示出)(其未必出现故障)。在至少一个实施例中，对阵列970中的一个或多个ECO基本单元编程且布线以将新功能添加至逻辑区904。在一些实施例中，测试IC的修改设计和/或基于修改设计而制造的IC以确定是否进行进一步的修改。在至少一个实施例中，重复该过程，直到确定将要重新设计的IC或IC的修改设计对于批量制造是令人满意的。
以上方法包括示例性操作，但是它们不必按示出的顺序实施。根据本发明的实施例的精神和范围，可以视情况添加、替代、重排和/或消除操作。结合不同部件和/或不同实施例的实施例在本发明的范围内并且在查看本发明之后对本领域普通技术人员将是显而易见的。
在一些实施例中，通过一个或多个计算机系统实施方法1000的一个或多个操作。例如，通过一个或多个计算机系统实施设计IC、模拟IC的设计、对ECO基本单元编程以及将ECO编程单元布线至IC的电路的操作中的一个或多个。
图11是根据一些实施例的电子设计自动化(EDA)系统1100的框图。
在一些实施例中，EDA系统1100是包括硬件处理器1102和非暂态计算机可读存储介质1104的通用目的计算器件。其中，存储存储介质1104编码有，即，存储，计算机程序代码1106，即，可执行指令的集合。通过硬件处理器1102执行指令1106表示(至少部分地)EDA工具，该工艺实现了根据一个或多个实施例(以下称为工艺和/或方法)的例如标准功能单元选择工艺、置放工艺、布线工艺、测试工艺和/或整体SPRT工艺，以及在例如图6A至图6D、图7A至图7C、图8和图10的方法中的至少一个中描述的工艺的部分或全部。
处理器1102通过总线1108电连接至计算机可读存储介质1104。处理器1102还通过总线1108电连接至I/O接口1110。网络接口1112还通过总线1108电连接至处理器1102。网络接口1112连接至网络1114，从而使得处理器1102和计算机可读存储介质1104能够通过网络1114连接至外部元件。处理器1102被配置为执行编码在计算机可读存储介质1104中的计算机程序代码(指令)1106，以使系统1100可用于实施工艺和/或方法的部分或全部。在一个或多个实施例中，处理器1102是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1104是电子、磁、光学、电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1104包括半导体或固相存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1104包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1104存储被配置为使系统1100(其中这种执行表示(至少部分地)EDA工具)可用于实施工艺和/或方法的部分或全部的计算机程序代码1106。在一个或多个实施例中，存储介质1104还存储有助于实施工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质1104存储包括标准功能单元和标准ECO基本单元的标准单元库1107。
EDA系统1100包括I/O接口1110。I/O接口1110连接至外部电路。在一个或多个实施例中，I/O接口1120包括键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，从而用于将信息和命令通信至处理器110。
EDA系统1100还包括连接至处理器1102的网络接口1112。网络接口1112允许系统1100与网络1114通信，一个或多个其他计算机系统连接至该网络。网络接口1112包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE至1394的有线网络接口。在一个或多个实施例中，在两个或多个系统1100中实现工艺和/或方法的部分或全部。
系统1100被配置为通过I/O接口1110接收信息。通过I/O接口1110接收的信息包括指令、数据、设计规则、标准单元库和/或通过处理器1102处理的其他参数中的一个或多个。信息通过总线1108传送至处理器1102。EDA系统1100配置为通过I/O接口1110接收与UI有关的信息。该信息作为UI 1142存储在计算机可读介质1104中。
在一些实施例中，工艺和/或方法的部分或全部实现为通过处理器执行的独立软件应用。在一些实施例中，工艺和/或方法的部分或全部实现作为额外的软件应用的部分的软件应用。在一些实施例中，工艺和/或方法的部分或全部实现为软件应用的插件。在一些实施例中，工艺和/或方法中的至少一个实现作为EDA工具的部分的软件应用。在一些实施例中，工艺和/或方法的部分或全部实现作为通过EDA系统1100使用的软件应用。在一些实施例中，使用诸如可从CADENCE设计系统有限公司等获得的诸如的工具或另一合适的布局生成工具来生成包括标准单元加上ECO基本单元和/或ECO编程单元的布局。
本说明书的第一方面涉及一种设计用于半导体器件的布局的方法，该布局包括标准备用单元。这种方法包括：基于金属化层的带线的第二间距生成用于标准备用单元的第一间距的可能值集合；选择将成为第一间距的可能值集合中的一个成员；以及根据第一间距将标准备用单元放置到布局的逻辑区中；其中，通过计算机的处理器执行生成、选择和放置中的至少一个。
在一些实施例中，基于选择用于产生所述金属化层的掩模的数量来生成所述第一间距的所述可能值集合。
在一些实施例中，生成所述第一间距的所述可能值集合包括：计算第一组候选正整数，每个所述候选正整数均分所述第二间距；计算第二组候选正整数，每个所述候选正整数被所述掩模的数量均分；和计算所述第一组候选正整数和所述第二组候选正整数的交集以形成第三组正候选整数；以及所述第三组表示所述第一间距的所述可能值集合。
在一些实施例中，选择所述第二组中的一个成员作为所述第一间距包括：选择所述第二组的最小成员作为所述第一间距，其中，所述第一间距由first_pitch表示，从而使得
2<first_pitch。
在一些实施例中，该方法还包括：基于所述第二间距和所述第一间距来生成用于所述布局的一个或多个掩模。
在一些实施例中，该方法还包括：使用所述一个或多个掩模制造所述半导体器件。
在一些实施例中，该方法还包括：在每个所述标准备用单元中保留保留部分，在所述保留部分上方可形成一个或多个所述带线；其中，每个所述保留部分延伸穿过所述标准备用单元。
在一些实施例中，所述保留包括：定位每个所述保留部分，从而使得所述标准备用单元的剩余部分不被划分。
在一些实施例中，所述金属化层是M1。
本说明书的第二方面涉及一种计算机可读介质，该计算机可读介质包括用于执行设计半导体器件的方法的计算机可执行指令。这种方法包括：根据至少一个对应的设计原理放置标准功能单元以部分地填充布局的逻辑区，从而在逻辑区中留下未填充的备用区；确定备用区中的带线的第一间距；基于第一间距PSTRAP生成用于标准备用单元的第二间距的可能值集合；选择将成为第二间距的可能值集合中的一个成员；以及根据第二间距在备用区中布置标准备用单元；其中，通过计算机的处理器执行放置、确定、生成、选择和布置中的至少一个。
在一些实施例中，生成所述第二间距的可能值集合包括：接收表示被选择用于产生所述金属化层的掩模的数量的值；计算候选正整数δ的集合Δ，Δ＝{δ}，每个所述候选δ均分所述第一间距，并且每个所述候选δ与表示所述掩模的数量的值的偶数/奇数状态匹配，从而使得：
以及从所述集合Δ＝{δ}中选择一个成员作为所述第二间距。
在一些实施例中，其中，从所述集合Δ＝{δ}中选择一个成员作为所述第二间距包括：选择所述集合Δ＝{δ}的最小成员作为所述第二间距，从而使得second_pitch＝min{δ}
在一些实施例中，所述金属化层是M1；以及所述方法还包括：基于所述第一间距和所述第二间距生成用于所述布局的一个或多个掩模。
在一些实施例中，所述方法还包括：使用所述一个或多个掩模来制造所述半导体器件。
在一些实施例中，所述方法还包括：保留每个所述标准备用单元中的保留部分，在所述保留部分上方可形成一个或多个所述带线，每个所述保留部分延伸穿过所述标准备用单元；以及定位每个所述保留部分，从而使得所述标准备用单元的剩余部分不被划分。
本说明书的第三方面涉及一种半导体器件，包括：位于逻辑区中的标准功能单元；布置在逻辑区的备用区中的标准备用单元；以及位于标准备用单元上的金属化层，该金属化层包括带线；其中标准备用单元的第一间距基于带线的第二间距。
在一些实施例中，第一间距是可以均分所述带线的所述第二间距的正整数。
在一些实施例中，所述第一间距是可均分所述第二间距的最小正整数，其中，所述第一间距由first_pitch表示，从而使得
2<first_pitch。
在一些实施例中，每个所述标准备用单元包括保留部分，所述保留部分延伸穿过所述标准备用单元；所述带线形成在所述标准备用单元中的一个或多个中的所述保留部分上方；以及定位每个所述保留部分，从而使得所述标准备用单元的剩余部分不被划分。
在一些实施例中，所述金属化层是M1。
本说明书的第四方面涉及一种包括计算机可执行指令的计算机可读介质，从而用于执行配置包括标准备用单元的标准单元库的方法。这种方法包括：在计算机的输入器件处并且相对于半导体器件的布局接收位于金属化层中的带线的第一间距和基于第一间距的标准备用单元的第二间距；在每个标准备用单元中保留相同的保留部分，在相同的保留部分上方可以形成一个或多个带线；其中每个保留部分延伸穿过标准备用单元；定位每个保留部分，从而使得将标准备用单元的剩余部分划分成部分；并且其中，通过计算机的处理器执行保留和定位中的至少一个。
上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种设计用于半导体器件的布局的方法，所述布局包括标准备用单元，所述方法包括：
基于金属化层的带线的第二间距生成所述标准备用单元的第一间距的可能值集合；
选择所述可能值集合中的一个成员作为所述第一间距；以及
根据所述第一间距将所述标准备用单元置放到所述布局的逻辑区中；
其中，通过计算机的处理器执行所述生成、所述选择和所述置放中的至少一个。
2.根据权利要求1所述的方法，其中：
基于选择用于产生所述金属化层的掩模的数量来生成所述第一间距的所述可能值集合。
3.根据权利要求2所述的方法，其中：
生成所述第一间距的所述可能值集合包括：
计算第一组候选正整数，每个所述候选正整数均分所述第二间距；
计算第二组候选正整数，每个所述候选正整数被所述掩模的数量均分；和
计算所述第一组候选正整数和所述第二组候选正整数的交集以形成第三组正候选整数；以及
所述第三组表示所述第一间距的所述可能值集合。
4.根据权利要求3所述的方法，其中，选择所述第二组中的一个成员作为所述第一间距包括：
选择所述第二组的最小成员作为所述第一间距，其中，所述第一间距由first_pitch表示，从而使得
2<first_pitch。
5.根据权利要求1所述的方法，还包括：
基于所述第二间距和所述第一间距来生成用于所述布局的一个或多个掩模。
6.一种包括用于执行设计半导体器件的方法的计算机可执行指令的计算机可读介质，所述方法包括：
根据至少一个对应的设计原理，置放标准功能单元以部分地填充布局的逻辑区，从而在所述逻辑区中留下未填充的备用区；
确定在所述备用区中金属化层的带线的第一间距；
基于所述第一间距生成标准备用单元的第二间距的可能值集合；
选择所述可能值集合中的一个成员作为所述第二间距；以及
根据所述第二间距在所述备用区中布置所述标准备用单元；
其中，通过所述计算机的处理器执行所述置放、所述确定、所述生成、所述选择和所述布置中的至少一个。
7.根据权利要求6所述的计算机可读介质，其中，生成所述第二间距的可能值集合包括：
接收表示被选择用于产生所述金属化层的掩模的数量的值；
计算候选正整数δ的集合Δ，Δ＝{δ}，每个所述候选δ均分所述第一间距，并且每个所述候选δ与表示所述掩模的数量的值的偶数/奇数状态匹配，从而使得：
以及
从所述集合Δ＝{δ}中选择一个成员作为所述第二间距。
8.根据权利要求7所述的计算机可读介质，其中，从所述集合Δ＝{δ}中选择一个成员作为所述第二间距包括：
选择所述集合Δ＝{δ}的最小成员作为所述第二间距，从而使得
second_pitch＝min{δ}
9.一种半导体器件，包括：
标准功能单元，位于逻辑区中；
标准备用单元，布置在所述逻辑区的备用区中；以及
金属化层，位于所述标准备用单元上方，所述金属化层包括带线；
其中，所述标准备用单元的第一间距基于所述带线的第二间距。
10.根据权利要求9所述的半导体器件，其中：
第一间距是可以均分所述带线的所述第二间距的正整数。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112820727A (zh) * 2019-11-15 2021-05-18 武汉杰开科技有限公司 包含备用单元的芯片及其相关方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10565341B2 (en) * 2017-05-15 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Constrained cell placement
US10733352B2 (en) * 2017-11-21 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and layout method for standard cell structures
DE102018124711B4 (de) 2017-11-21 2024-01-11 Taiwan Semiconductor Manufacturing Co. Ltd. Layout-Verfahren für Standardzellenstrukturen
KR102260150B1 (ko) * 2021-01-20 2021-06-03 위더맥스(주) Eco 작업의 효율성 제고를 위한 예비 셀 로직 회로 구현 및 레이아웃 생성 시스템 및 그 방법
US11775730B2 (en) 2021-08-16 2023-10-03 International Business Machines Corporation Hierarchical large block synthesis (HLBS) filling
US20230237239A1 (en) * 2022-01-25 2023-07-27 Cortina Access, Inc. Circuit unit having adjustable driving strength capability in chip and method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020002699A1 (en) * 2000-06-29 2002-01-03 Nec Corporation Method of designing semiconductor device and method of manufacturing semiconductor device
US20100162187A1 (en) * 2008-12-23 2010-06-24 Broadcom Corporation Mixed-Height High Speed Reduced Area Cell Library
US20140332979A1 (en) * 2013-05-03 2014-11-13 Blackcomb Design Automation Inc. Architecture of Spare Wiring Structures for Improved Engineering Change Orders
CN104377196A (zh) * 2013-08-13 2015-02-25 台湾积体电路制造股份有限公司 标准单元布局、具有工程更改指令单元的半导体器件及方法

Family Cites Families (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928160A (en) 1989-01-17 1990-05-22 Ncr Corporation Gate isolated base cell structure with off-grid gate polysilicon pattern
US5214299A (en) * 1989-09-22 1993-05-25 Unisys Corporation Fast change standard cell digital logic chip
US5623420A (en) * 1994-11-16 1997-04-22 Sun Microsystems, Inc. Method and apparatus to distribute spare cells within a standard cell region of an integrated circuit
US5666288A (en) * 1995-04-21 1997-09-09 Motorola, Inc. Method and apparatus for designing an integrated circuit
US6446248B1 (en) * 2000-01-28 2002-09-03 Lsi Logic Corporation Spare cells placement methodology
JP2002108960A (ja) * 2000-10-03 2002-04-12 Fujitsu Ltd 配置・配線処理システム
TWI257168B (en) * 2003-02-25 2006-06-21 Ip First Llc Method for allocating spare cells in auto-place-route blocks
US7251377B2 (en) * 2003-04-29 2007-07-31 Synopsys, Inc. Cell library that can automatically avoid forbidden pitches
US7131094B2 (en) * 2003-12-12 2006-10-31 Hewlett-Packard Development Company, Lp. Method and system for automatically extracting data from a textual bump map
JP4533645B2 (ja) * 2004-03-02 2010-09-01 株式会社東芝 スタンダードセルのレイアウト設計方法、及びレイアウト設計用ソフトウェアを格納したコンピュータが読取り可能な記録媒体
US7137094B2 (en) * 2004-04-16 2006-11-14 Taiwan Semiconductor Manufacturing Company Method for reducing layers revision in engineering change order
JP2006222369A (ja) * 2005-02-14 2006-08-24 Oki Electric Ind Co Ltd 半導体集積回路、および、半導体集積回路の配置配線方法
US8242576B2 (en) * 2005-07-21 2012-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Protection layer for preventing laser damage on semiconductor devices
US7325215B2 (en) * 2005-08-31 2008-01-29 Lsi Logic Corporation Timing violation debugging inside place and route tool
US8266232B2 (en) 2005-10-15 2012-09-11 International Business Machines Corporation Hardware processing of commands within virtual client computing environment
TWI463344B (zh) 2005-10-24 2014-12-01 Cadence Design Systems Inc 積體電路時序、雜訊、及功率分析技術
US7458051B2 (en) 2005-11-17 2008-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. ECO cell for reducing leakage power
KR100769128B1 (ko) * 2005-12-29 2007-10-22 동부일렉트로닉스 주식회사 Ｅｃｏ셀 그리고, ｅｃｏ셀의 배치 및 루팅방법
JP2007299860A (ja) * 2006-04-28 2007-11-15 Nec Electronics Corp 半導体装置
US7564077B2 (en) * 2006-05-05 2009-07-21 Texas Instruments Incorporated Performance and area scalable cell architecture technology
US8435802B2 (en) 2006-05-22 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Conductor layout technique to reduce stress-induced void formations
US7949988B2 (en) * 2008-04-01 2011-05-24 Mediatek Inc. Layout circuit having a combined tie cell
US8028265B2 (en) 2008-07-31 2011-09-27 International Business Machines Corporation System and method for improved placement in custom VLSI circuit design with schematic-driven placement
US8028266B2 (en) * 2008-07-31 2011-09-27 International Business Machines Corporation System and method for automated placement in custom VLSI circuit design with schematic-driven placement
US8438507B2 (en) * 2008-11-20 2013-05-07 Nikon Corporation Systems and methods for adjusting a lithographic scanner
JP5410082B2 (ja) * 2008-12-12 2014-02-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8230380B2 (en) * 2008-12-23 2012-07-24 Broadcom Corporation High speed reduced area cell library with cells having integer multiple track heights
JPWO2010073610A1 (ja) 2008-12-24 2012-06-07 パナソニック株式会社 スタンダードセル・ライブラリ及び半導体集積回路
IT1392913B1 (it) * 2008-12-30 2012-04-02 St Microelectronics Srl Metodo per implementare variazioni di funzionalita' di un layout di progetto di un dispositivo integrato, in particolare un sistema su singolo chip o system-on-chip mediante celle di riempimento programmabili tramite maschera
IT1392501B1 (it) * 2008-12-30 2012-03-09 St Microelectronics Pvt Ltd Cella di base per implementazione di un ordine di modifica o engineering change order (eco)
US20100231256A1 (en) * 2009-03-10 2010-09-16 Freescale Semiconductor, Inc Spare cell library design for integrated circuit
US8099686B2 (en) * 2009-03-27 2012-01-17 Globalfoundries Inc. CAD flow for 15nm/22nm multiple fine grained wimpy gate lengths in SIT gate flow
JP2011034291A (ja) * 2009-07-31 2011-02-17 Renesas Electronics Corp 半導体集積回路の設計方法、設計プログラム、設計支援装置、及び半導体集積回路
US8174868B2 (en) 2009-09-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded SRAM structure and chip
IT1399755B1 (it) * 2010-04-30 2013-05-03 St Microelectronics Srl Cella di base per implementazione di un ordine di modifica o engineering change order (eco) perfezionata.
IT1399756B1 (it) * 2010-04-30 2013-05-03 St Microelectronics Srl Cella base di memoria e banco di memoria
US8421205B2 (en) 2010-05-06 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Power layout for integrated circuits
US8423946B1 (en) * 2010-05-25 2013-04-16 Marvell International Ltd. Circuitry having programmable power rails, architectures, apparatuses, and systems including the same, and methods and algorithms for programming and/or configuring power rails in an integrated circuit
US8707226B2 (en) * 2010-06-11 2014-04-22 Synopsys, Inc. Manipulating parameterized cell devices in a custom layout design
US9768119B2 (en) 2010-07-28 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for mitigating dynamic IR voltage drop and electromigration affects
US8584052B2 (en) 2010-12-22 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for multiple patterning technology
US8631376B2 (en) * 2011-01-04 2014-01-14 International Business Machines Corporation Method and system for generating a placement layout of a VLSI circuit design
US8742464B2 (en) * 2011-03-03 2014-06-03 Synopsys, Inc. Power routing in standard cells
US8661389B2 (en) 2011-04-12 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of designing integrated circuits
US8726220B2 (en) 2011-04-29 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8728892B2 (en) 2011-05-05 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive fin design for FinFETs
US10192859B2 (en) * 2011-05-11 2019-01-29 Texas Instruments Incorporated Integrated circuits and processes for protection of standard cell performance from context effects
JP2013088862A (ja) * 2011-10-13 2013-05-13 Elpida Memory Inc レイアウトデータ作成装置及び半導体装置
US8446176B1 (en) 2011-12-15 2013-05-21 Freescale Semiconductor, Inc. Reconfigurable engineering change order base cell
JP2013239646A (ja) 2012-05-16 2013-11-28 Toshiba Corp 半導体装置
US8698205B2 (en) 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
JP6121677B2 (ja) * 2012-10-02 2017-04-26 株式会社日立製作所 半導体装置
US8775999B2 (en) * 2012-11-08 2014-07-08 Advanced Micro Devices, Inc. Standard cell placement method to exercise placement permutations of standard cell libraries
US8739083B1 (en) * 2012-11-14 2014-05-27 United Microelectronics Corp. Layout decomposition method and method for manufacturing semiconductor device applying the same
US8826212B2 (en) 2012-12-06 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a layout including cells having different threshold voltages, a system of implementing and a layout formed
US20140167815A1 (en) * 2012-12-18 2014-06-19 Broadcom Corporation Area reconfigurable cells of a standard cell library
US8788998B2 (en) * 2012-12-21 2014-07-22 Broadcom Corporation Non-integer height standard cell library
TWI493370B (zh) 2013-03-05 2015-07-21 Univ Nat Chiao Tung 工程變更之保持時間修復方法
US9147029B2 (en) 2013-03-11 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US8904324B2 (en) 2013-03-15 2014-12-02 Globalfoundries Inc. Parameterized cell for planar and finFET technology design
US9563731B2 (en) 2013-03-15 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundaries for self aligned multiple patterning abutments
US9659129B2 (en) * 2013-05-02 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell having cell height being non-integral multiple of nominal minimum pitch
US9852253B2 (en) * 2013-05-17 2017-12-26 Cornell University Automated layout for integrated circuits with nonstandard cells
KR102083492B1 (ko) * 2013-09-26 2020-03-02 삼성전자 주식회사 ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로
US9292649B2 (en) 2013-11-18 2016-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Different scaling ratio in FEOL / MOL/ BEOL
US10083269B2 (en) * 2013-11-19 2018-09-25 Arm Limited Computer implemented system and method for generating a layout of a cell defining a circuit component
WO2015080858A1 (en) * 2013-12-01 2015-06-04 Kla-Tencor Corporation Target element types for process parameter metrology
US9443053B2 (en) * 2013-12-26 2016-09-13 Cavium, Inc. System for and method of placing clock stations using variable drive-strength clock drivers built out of a smaller subset of base cells for hybrid tree-mesh clock distribution networks
US9449667B2 (en) 2014-03-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having shared word line
US9425085B2 (en) 2014-05-05 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Structures, devices and methods for memory devices
US9887209B2 (en) * 2014-05-15 2018-02-06 Qualcomm Incorporated Standard cell architecture with M1 layer unidirectional routing
US9767243B2 (en) 2014-05-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of layout design for integrated circuits
US9412742B2 (en) 2014-06-10 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for manufacturing a memory cell
US9690892B2 (en) 2014-07-14 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Masks based on gate pad layout patterns of standard cell having different gate pad pitches
US20160020199A1 (en) * 2014-07-15 2016-01-21 Mediatek Inc. Semiconductor structure with spare cell region
US9830415B2 (en) * 2014-08-22 2017-11-28 Samsung Electronics Co., Ltd. Standard cell library, method of using the same, and method of designing semiconductor integrated circuit
US9984191B2 (en) 2014-08-29 2018-05-29 Taiwan Semiconductor Manufacturing Company Cell layout and structure
TWI680562B (zh) * 2014-12-18 2019-12-21 巴貝多商馬維爾國際貿易有限公司 具有備用電路單元的積體電路
US10146900B2 (en) * 2015-09-17 2018-12-04 Qualcomm Incorporated Hybrid diffusion standard library cells, and related systems and methods
KR102419644B1 (ko) * 2015-10-26 2022-07-11 삼성전자주식회사 Eco 셀, 그것의 레이아웃 및 eco 셀을 포함하는 집적 회로
KR102458446B1 (ko) * 2016-03-03 2022-10-26 삼성전자주식회사 스탠다드 셀을 포함하는 반도체 장치 및 그것의 전자 설계 자동화 방법
US9529954B1 (en) * 2016-03-11 2016-12-27 Pdf Solutions, Inc. Standard cell library with DFM-optimized M0 cuts
US9905553B1 (en) * 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells
EP3229270A1 (en) * 2016-04-06 2017-10-11 IMEC vzw Integrated circuit power distribution network
WO2018030107A1 (ja) * 2016-08-08 2018-02-15 株式会社ソシオネクスト 半導体集積回路装置
US10062709B2 (en) * 2016-09-26 2018-08-28 International Business Machines Corporation Programmable integrated circuit standard cell
US10339250B2 (en) * 2016-11-29 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating engineering change order (ECO) layout of base cell and computer-readable medium comprising executable instructions for carrying out said method
US11983865B2 (en) * 2021-05-05 2024-05-14 KLA Corp. Deep generative model-based alignment for semiconductor applications
US11960269B2 (en) * 2021-05-19 2024-04-16 International Business Machines Corporation Validating operator safety requirements

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020002699A1 (en) * 2000-06-29 2002-01-03 Nec Corporation Method of designing semiconductor device and method of manufacturing semiconductor device
US20100162187A1 (en) * 2008-12-23 2010-06-24 Broadcom Corporation Mixed-Height High Speed Reduced Area Cell Library
US20140332979A1 (en) * 2013-05-03 2014-11-13 Blackcomb Design Automation Inc. Architecture of Spare Wiring Structures for Improved Engineering Change Orders
CN104377196A (zh) * 2013-08-13 2015-02-25 台湾积体电路制造股份有限公司 标准单元布局、具有工程更改指令单元的半导体器件及方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112820727A (zh) * 2019-11-15 2021-05-18 武汉杰开科技有限公司 包含备用单元的芯片及其相关方法
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