CN107863961B - 减少逐次逼近模数转换器中电介质吸收的方法和装置 - Google Patents

减少逐次逼近模数转换器中电介质吸收的方法和装置 Download PDF

Info

Publication number
CN107863961B
CN107863961B CN201710855972.2A CN201710855972A CN107863961B CN 107863961 B CN107863961 B CN 107863961B CN 201710855972 A CN201710855972 A CN 201710855972A CN 107863961 B CN107863961 B CN 107863961B
Authority
CN
China
Prior art keywords
capacitance
signal
pdac
ndac
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710855972.2A
Other languages
English (en)
Other versions
CN107863961A (zh
Inventor
S·莫南吉
M·马德黑文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Global ULC
Analog Devices International ULC
Original Assignee
Analog Devices Global ULC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Global ULC filed Critical Analog Devices Global ULC
Publication of CN107863961A publication Critical patent/CN107863961A/zh
Application granted granted Critical
Publication of CN107863961B publication Critical patent/CN107863961B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/1019—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error by storing a corrected or correction value in a digital look-up table
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
    • H03M1/1042—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables the look-up table containing corrected values for replacing the original digital values
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/378—Testing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本公开涉及减少逐次逼近模数转换器中电介质吸收的方法和装置。提供逐次逼近寄存器模数转换器(SAR ADC)，其中使用配置以至少部分地基于先前的数字码值信号、采集时间和温度来调整当前的数字码值信号的校正电路，减少电介质吸收的影响。

Description

减少逐次逼近模数转换器中电介质吸收的方法和装置
背景技术
模数转换器(ADC)从模拟信号产生多位数字值。逐次逼近(SAR)SAR ADC采样输入电压，并且将其与电压序列进行比较以产生输入电压的数字表示。SAR ADC包括至少一个电容阵列以产生电压序列。
电介质吸收是电容的固有特性，电容放电后不久部分再次充电。电介质吸收现象是设置在相对的电容板之间的电介质材料中的偶极子或电弛豫的结果。在理想的电介质中，内部极化偶极子响应于所施加的电场的变化而瞬时形成和消散。然而，在实际的电介质中，作为偶极子的原由的电荷的物理运动需要时间，并且所需的时间长度取决于电荷位移的机制。与偶极子相关的特征时间常数可以从纳秒到几百微秒变化。
在采样和保持电路中，例如，可以简单地通过对电容充电一段时间然后短路电容来测量电介质吸收。移除短路后，电容上的电压将趋于恢复其初始值的固定百分比。该百分比就是电介质吸收的量度。
电介质吸收可能导致例如通过多路复用共享SAR ADC的不同信号通道间的串扰。取决于介电弛豫时间常数，先前转换的输入信号音会显著影响当前转换期间的信噪比(SINAD)。在时域中，由于电容放电随着时间推移，电介质吸收可能导致增加的时延。
电容表现出的电介质吸收量很大程度上取决于电介质材料。材料，例如聚丙烯、聚苯乙烯和
Figure BDA0001414069400000021
呈现低电介质吸收。陶瓷材料表现出较大的电介质吸收。二氧化硅介于两者之间。
发明内容
提供逐次逼近寄存器模数转换器(SAR ADC)，其中使用至少部分地基于先前的数字码值信号、采集时间和温度，配置以调整当前数字码值信号的校正电路以降低电介质吸收的影响。
在一个方面，SAR ADC可以包括二进制加权电容阵列，例如可以配置以基于模拟输入信号产生数字转换输出信号。电介质吸收校正电路可以配置以接收当前的转换输出。校正电路可以包括存储器件，以便存储先前的转换输出值。校正电路可以配置以确定缩放的先前转换输出值，例如可以至少部分地基于模拟信号采集时间和温度。校正电路可以配置以调整当前转换输出，例如至少部分地基于确定的缩放的先前转换输出值。
在另一方面，提供了一种可以在SAR ADC的采样和位测试阶段期间减少电介质吸收的方法，该SAR ADC可以包括配置以基于模拟信号输入产生数字转换输出信号的二进制加权电容阵列。该方法可以包括在当前采样阶段和位测试阶段过程中将电容阵列耦合到模拟信号以产生当前转换输出信号值。在先前采样阶段和位测试阶段过程中产生的先前转换输出信号值可以被存储。至少部分地基于模拟信号采集时间和温度，可以确定缩放的先前转换输出值。至少部分地基于确定的缩放的先前转换输出值调整当前转换输出。
在另一方面，提供了一种SAR ADC，它可以包括差分比较器PDAC、NDAC和在采样阶段和位测试阶段耦合以配置PDAC和NDAC的开关电路。混洗控制开关电路可以耦合以混洗PDAC中的第一电容的耦合与NDAC中的第一电容的耦合之间第一电容。混洗控制开关电路可以耦合以混洗PDAC中的第二电容的耦合和NDAC中的第二电容的耦合之间第二电容。
在另一方面，提供了可以减少在包括PDAC和NDAC的SARADC的采样和位测试阶段期间的电介质吸收的方法，其中PDAC和NDAC可以包括等效的二进制加权电容阵列。该方法可以包括在连续采样和位测试阶段间，在PDAC内的第一电容的耦合和NDAC(108)内的第一电容的耦合之间混洗第一电容。该方法还包括在连续采样和位测试阶段间，在PDAC内的第二电容的耦合和NDAC内的第二电容的耦合之间混洗第二电容。
附图说明
图1是根据一些实施例，表示差分SAR ADC的说明性电路示意图。
图2A-2B是根据一些实施例，示出了耦合到第一数字电介质吸收校正电路，用于同时转换多路的采样信号(图2A)的第一多路复用ADC电路202的说明性电路图和示出了有效采样电容(图2B)的电路图。
图3A-3B是根据一些实施例，示出了耦合用于转换多路采样信号(图3A)的图1的多路复用ADC电路的说明性电路图和示出了有效采样电容(图3B)的电路图。
图4A-4B是示出单个转换信号(图4A)和包括寄生信号音的转换信号(图4B)的SNR与频率的示例图的示意图。
图5A是根据一些实施例，示出在图3A-3B的示例多路复用ADC电路中测量的串扰音与采集时间的示例图的示意图。
图5B是根据一些实施例,示出了在图3A-3B的示例多路复用ADC电路中由于电介质吸收与温度引起的串扰音的示例的示意图。
图6是根据一些实施例，表示至少部分地基于采集时间从原始转换信号去除电介质吸收误差的方法的说明性流程图。
图7A是根据一些实施例，示出了耦合到电介质吸收校正电路的ADC SAR的说明性电路图。
图7B是根据一些实施例，示出了第一校正电路的细节的说明性电路图。
图7C是根据一些实施例，示出了第二校正电路的细节的说明性电路图。
图8是根据一些实施例，示出了图1中的ADC中的电容和开关的某些细节的说明性简化电路图。
图9是根据一些实施例，表示图1的ADC的操作的方法的说明性流程图。
图10是根据一些实施例，表示用于控制图1的ADC的操作的控制信号的说明性信号时序图。
图11A-11C是根据一些实施例，表示图1的电路以及示出从一个转换到下一个转换以减少电介质吸收效应，PDAC和NDAC之间的电容的连接变化的说明性简化图。
具体实施方式
除了其他方面，本发明人已经认识到，随着几何形状缩小，电介质吸收效应变得更加突出。对于较小的几何形状，即使金属—绝缘体—金属(MIM)电容也会出现电介质吸收。在数模转换器(SAR ADC)的实施例中，基于采集时间和温度，可以缩放先前存储的数字转换值以产生在逐次逼近期间调整稍后的数字转换值的缩放值，以便减轻电介质吸收的影响。在另一个SAR ADC实施例中，在逐次逼近期间，可以混洗正向字模拟转换器(PDAC)和负向模转换器(NDAC)之间的电容以减轻电介质吸收的影响。
图1是根据一些实施例，表示差分SAR ADC 102的说明性电路示意图。差分SAR ADC102包括差分比较器104、PDAC(正向DAC)电容阵列106、NDAC(负向DAC)电容阵列108和SAR逻辑和开关控制电路110以及位测试开关112-1、112-2。在采样阶段期间，PDAC 106接收输入模拟信号值Vip，并且在充放电/位测试阶段期间，在差分比较器104的正输入处为每位提供模拟PDAC输出信号Vipdac。在采样阶段期间，NDAC 108接收输入模拟信号值Vin并且在充放电/位测试阶段期间，在差分比较器104的负输入处为每位提供模拟NDAC输出信号Vindac。在充放电/位测试阶段期间，差分比较器104在线路105上提供二进制比较器输出信号。
PDAC 106、NDAC 108是等效的，因为它们包括基本相同的二进制加权电容阵列。差分SAR ADC 102操作以将连续(模拟)输入信号值转换为多位数字码Y＝(B0、B1、...Bm)。多位码是基于通过每次比较由基于SAR算法选择的PDAC 106和NDAC 108的电容的不同组合产生的电压序列一位码值Bi构建的。更具体地，在开关控制电路110电路逻辑的控制下，PDAC106和NDAC 108协作以分别在线路113-1、113-2上产生一系列模拟测试信号值Vipdac和Vindac，这些信号循序地提供给比较器104，比较器104转而提供用于构建表示模拟输入信号的多位代码Y＝(B0、B1、...Bm)的各个数字/位码信号值Bi的序列。更具体地，比较器104响应于由PDAC 106和NDAC 108提供的模拟位测试信号Vipdac和Vindac的序列的比较，循序地产生各个的数字位码信号值Bi。比较器104提供的数字位码信号值Bi的逐次被提供给SAR开关控制电路110，SAR开关控制电路110使用它们来确定线路114-1、114-2上的开关控制反馈信号的序列。反馈信号控制位测试开关112-1、112-2的序列确定PDAC 106和NDAC 108内的电容组合的序列，以用于产生模拟位测试信号的序列以提供给比较器104的正Vipdac和Vindac输入以使比较器104产生数字位码信号值Bi的序列，该序列转而由开关控制电路110使用以构建数字值Y＝(B0、B1、...Bm)的多位序列，作为开关控制电路110的输出。
PDAC 106包括二进制加权电容Cp1至Cpk的第一阵列。NDAC 108包括二进制加权电容Cn1至Cnk的第二阵列。PDAC阵列106和NDAC阵列108的对应电容是相同的。PDAC 106和NDAC108各自包括耦合的电容阵列，使得阵列中的k+1个电容的总电容为2C。电容并联耦合。在一些实施例中，电容C1至Ck具有加权值，例如C、C/2、C/4、...C/2k-1。
PDAC 106和NDAC 108的操作是互补的。为了简便起见，仅描述了PDAC 106操作。在采样阶段期间，将电容的(第二)底板充电至输入模拟信号值Vip，并且(第一)顶板复位至共模电压Vcm。接下来，在一些实施例中的充放电/位测试阶段期间，最大电容Cp1被切换到Vref，并且其他电容被切换到地。比较器104然后执行涉及电容Cp1两端的测试电压值的第一位测试比较。如果Vipdac高于Vref，则开关控制电路110将MSB置为1，并且最大电容Cp1保持连接到Vref。否则，开关控制电路110将B1置为0，并且最大电容Cp1重新连接到地，导致在Cp1上的电荷放电。接下来，将第二大电容Cp2切换到Vref。比较器104执行第二位测试比较，这次涉及电容Cp2两端的测试电压值。SAR ADC102重复该过程，直到确定最低有效位(LSB)为止。结果是表示SAR ADC 102所接收的输入，模拟输入信号的m位数字值B1-Bm。
数字解决方案
图2A-2B是根据一些实施例，示出了用于同时转换多路采样信号，耦合到第一数字电介质吸收校正电路602的第一多路复用ADC电路202(图2A)的说明性电路图以及示出了有效采样电容(图2B)的电路图。更具体地，耦合第一多路复用ADC电路202以同时转换多路采样的信号，并且耦合第一数字介质吸收校正电路602在包括二进制加权的电容阵列的SAR控制反馈环路之外，校正ADC电路202的输出。因此，耦合第一数字电介质吸收校正电路602以校正由ADC电路202提供之后ADC电路输出信号。
参考图2A，第一多路复用ADC电路202包括多路复用开关电路204、多个跟踪/保持电路TH1—THN、206-1至206-N和ADC 102。耦合N个跟踪/保持电路TH1—THN以分别连续地跟踪N个对应的模拟输入信号通道Vin1—VinN。根据一些实施例，N个跟踪/保持电路TH1—THN同时捕获并保持它们各自的跟踪输入信号值。多路复用器204将捕获的信号值一次一个地提供给ADC 102，用于从模拟形式到数字形式的转换。在一些实施例中，处理电路210向N个跟踪/保持电路TH1—THN提供第一控制信号Cntl1，以确定同时捕获它们各自跟踪的输入信号Vin1—VinN的时间。处理电路210还提供第二控制信号Cntl2到多路复用电路204以控制信号通道Vin1—VinN的转换之间的转换顺序和时间。温度传感器212监控ADC 102的温度，并且向第一数字校正电路602提供温度信息。
现在参考图2B，在一些实施例中，在时间tn-1，第一多路复用ADC电路202产生输出值Yn-1。在稍后的时间tn，第一多路复用ADC电路202产生输出值Yn。电容Cs表示每个T/H的采样电容，并且Cadc是公共ADC的电容。电容Cs，da连同电阻Rs，da表示T/H电容Cs的电介质吸收模型并且Cadc，da连同Radc，da表示ADC电容Cadc的电介质吸收模型。
图3A-3B是根据一些实施例，示出了耦合到第二数字电介质吸收校正电路652，用于对多路信号进行采样和转换的第二多路复用ADC电路702的说明性电路示意图(图3A)和示出了有效采样电容的电路图(图3B)。耦合第二多路复用ADC电路702以转换多路采样信号，并且耦合第二数字电介质吸收校正电路652在包括二进制加权电容阵列的SAR控制反馈环路之外校正ADC电路702的输出。因此，耦合第二数字电介质吸收校正电路652以校正由ADC电路702提供之后ADC电路输出信号。
参考图3A，多路复用开关电路704配置以接收多路模拟输入信号Vin1—VinN，并且可选择地将所接收的输入信号中的各个提供给ADC电路102用于从模数转换成数字形式。在一些实施例中，ADC电路包括图1的SAR ADC 102。处理电路710提供控制信号cntlx到多路复用电路704以选择用于提供给ADC 102的各个输入信号。在一些实施例中，处理电路710可以动态地改变将提供到ADC 102的各个输入信号Vin1—VinN的定时和/或顺序。温度传感器712监控ADC 102的温度，并且向第二数字校正电路652提供温度信息。
现在参见图3B，在一些实施例中，在时间tn-1，第二多路复用ADC电路702产生输出值Yn-1。在稍后的时间tn，第二多路复用ADC电路702产生输出值Yn。电容Cadc是ADC的采样/转换电容。电容Cadc，da连同电阻Radc，da代表ADC电容Cadc的介电电介质吸收模型。
图4A-4B是示出单个转换信号(图4A)和包括由先前转换引起的残余电介质吸收引起的寄生信号音302的转换信号(图4B)的SNR与频率的示例图的示意图。图4A中所示的第一SNR图对应于保存在跟踪/保持电路TH1的第一模拟Vin1信号样本，由多路复用器204选择并且由ADC 102转换为第一多位数字值Y1＝(B1—Bm)1，在时间周期内，没有发生任何可能留下残余电介质吸收的先前信号转换。可以看出，没有产生先前的转换留下的电介质吸收而导致的杂散音。图4B中所示的第二SNR图对应于保存在跟踪/保持电路TH1的第一模拟Vin1信号样本，由多路复用器204选择并且由ADC 102在第二模拟Vin2信号保存在跟踪/保持电路TH2，由多路复用器204选择并且由ADC 102转换成第二数字值Y2＝(B1-Bm)2之前立即转换为第一数字值Y1＝(B1—Bm)1。在该示例的情况下，ADC 102的电容阵列内由于在从第一模拟Vin1信号转换为第一数字值期间引起的充电—放电而导致的电介质吸收会导致在从第二模拟Vin2信号到第二数字值的后续的转换期间导致杂散音302的存在。
图5A是根据一些实施例，示出了在图3A-3B的示例多路复用ADC电路中测量的串扰音与采集时间的示意图。该图显示了连续转换的时间和信号降级的关系。更具体地，该曲线显示连续转换之间的采集时间越短，串扰导致的SNR越低。因此，基于串扰而增加的电介质吸收导致SINAD降级。
图5B是根据一些实施例，示出了在图3A-3B的示例多路复用ADC电路中电介质吸收引起的串扰音与温度的示例的示意图。可以看出串扰随着温度的升高而增加。
图6是根据一些实施例，示出了至少部分地基于采集时间从原始信号去除电介质吸收(DA)误差的方法502的说明性流程图。在一些实施例中，处理电路210、710配置以执行下面针对框504-514指定的框指定的动作。换而言之，在一些实施例中，专用硬件电路执行例如电路602或652执行动作。在框504中，获取ADC 102根据先前转换确定的先前值，例如(B1—Bm)1。在框506中，确定表示当前转换的开始和紧接的先前转换的完成时间之间的时间间隔。在一些实施例中，转换之间的采集时间间隔是固定值。在框508中，获得温度值。在框510中，获得由ADC 102确定的原始当前值。在框512中，至少部分地基于所确定的采集时间间隔和获得的温度来确定DA误差校正因子。在框514中，至少部分地基于先前值、原始当前值和所确定的校正因子来确定校正的当前值。
例如，再次参考图5A的曲线，对于一微秒采集时间，串扰大约为-96dB。因此，-96dB表示满量程输入的串扰校正因子。例如，假设先前值为3V，则3V的(-96dB)将导致47.5微伏(＝3/(20^(-96/20))的校正值。取决于ADC的先前输出，相应的校正因子可以计算为47.5uV*先前输出/3。从当前原始值中减去校正值以消除电介质吸收的影响并且产生校正后的当前值。
图7A是根据一些实施例，示出了耦合到电介质吸收校正电路602或652的ADC SAR102的说明电路图。图7B是根据一些实施例，示出了第一校正电路602的细节的说明电路图。图7C是根据一些实施例，示出了第二校正电路652的细节的说明性电路图。
参考图7A，校正电路602或652接收Yn、Yn-1和Yn-1,corrected作为输入，其中Yn-1,corrected是信号Yn-1的校正版本。Yn-1,corrected和Yn-1被保存在存储器件中(未示出)。应当理解，根据一些实施例，Yn-1,corrected和Yn-1中的一个或另一个但不是二者被作为输入信号提供。校正电路602或652还接收采集时间信号(Tacu)和温度信号作为输入。校正电路602或652提供Yn,corrected作为输出。
参考图7B，根据一些实施例示出了表示第一电介质吸收(DA)误差校正电路602的说明性电路图。应当理解，在一些实施例中，DA校正电路602可以在可编程处理器中实现，并且在一些实施例中，可以使用专用电路部件实现。更具体地，DA电路602通过基于临时保存在非暂时存储器件603中的采集时间(Tacu)、温度和先前值(Yn-1或Yn-1,corrected)计算校正值(Yn,corrected)降低DA对提供给ADC 102的输出的当前原始值Yn的影响。加法器电路604从当前原始值Yn中减去先前值(Yn-1或Yn-1,corrected)，并且在线路605产生减法结果。包括查找表(LUT)606的非暂时性存储器件输出基于采集时间(Tacq)和感测到的温度值所选择的存储的校正因子值K。在一些实施例中，经验地或者通过模拟来确定存储的校正值，以校正作为采集时间和温度的函数的电介质吸收。乘法电路608将线路605上的减法结果乘以校正因子K，并且在线路609上产生乘积值。加法器电路610将线路609上的乘积值与原始值Yn相加在线路612上产生经校正的当前值Yn，corrected。可以理解，在将先前校正值(Yn-1,corrected)作为输入提供给加法器604的实施例中，校正值(Yn,corrected)被保存并且在后续的位测试阶段用作先前校正值(Yn-1,corrected)予以反馈。
参考图7C，根据一些实施例示出了表示第二电介质吸收(DA)误差校正电路652的说明电路图，以减少图3A-3B的电路内的DA误差的影响。应当理解，在一些实施例中，校正电路652可以在可编程处理器中实现，并且在一些实施例中，可以使用专用电路部件实现。更具体地，电路652通过基于临时存储在非暂时性存储器件655中的采集时间(Tacu)、温度和先前值(Yn-1或Yn-1,corrected)的计算校正的当前值(Yn,corrected)来降低DA对提供给比较器104的输入的当前原始值Yn的影响。非暂时性存储设备包括查找表(LUT)653，其输出基于采集时间(Tacu)和感测温度值所选择的存储的校正因子值K。如上所述，在一些实施例中，经验地或者通过模拟来确定存储的校正值，以校正作为采集时间和温度的函数的电介质吸收。乘法电路654将先前值(Yn-1或Yn-1,corrected)乘以校正因子K，并且在线路656上产生乘积值。加法器电路658从原始值Yn中减去线路656上的乘积值，以便在线路660上产生校正的当前值Yn,corrected。应当理解，在将先前校正值(Yn-1,corrected)作为输入提供给加法器604的实施例中，校正值(Yn,corrected)被保存并且在后续的位测试阶段用作先前校正值(Yn-1,corrected)进行反馈。
应当理解，第一和第二DA误差校正电路602、652假设电容仅具有瞬间先前输入的记忆。然而，在一些实施例(未示出)中，取决于采集时间/电介质时间常数，电容可以具有超过一个周期的记忆。在这种情况下，可以扩展上述介质校正电路以校正超过一个连续的先前值。
表1提供了从原始数字转换值中消除DA误差的影响的数字DA校正的使用的示例。
表1
Figure BDA0001414069400000131
Figure BDA0001414069400000141
继续上述基于图2A的第一多路复用ADC电路202的示例，例如，假设信号通道Vin1和Vin3被施加频率为1018Hz的输入音，并且通道Vin3被施加频率为3017Hz的输入音。此外，假设通道Vin1、Vin2和Vin3被同时采样并且依次、一个接一个地进行转换。
表1示出通道Vin1通过引起串扰DA耦合到通道Vin2，并且通道Vin2通过引起串扰的DA耦合到通道Vin3。然而，由于通道Vin3转换和通道Vin1转换间的时间长于ADC 102的电容阵列的电容的电介质吸收时间常数，所以通道Vin3信号音在通道Vin1的频谱中是不可见的。
如上所述，测量通道Vin2频谱中的通道Vin1信号音的强度，并且在每次转换中从通道Vin2输出中减去通道Vin1输出的对应部分。类似地，测量通道Vin3频谱中的通道Vin2信号音的强度，并且在每次转换中从通道Vin3输出中减去通道Vin2输出的对应部分。可以看出，通过适当地数字校正，通道Vin2和Vin3的SINAD已经改善，并且与通道Vin1的SINAD相当。应当理解，校正因子可以针对各个ADC单独编程以补偿器件与器件在电介质吸收中的变化。
混洗解决方案
图8是根据一些实施例，示出了图1的ADC电路102中的开关的某些细节的说明性简化电路图。ADC电路102包括PDAC 106和NDAC 108和比较器电路104。ADC 102包括耦合开关电路726、728的电容，配置以可选地“混洗”PDAC 106和NDAC 108的内部电容的耦合。ADC102还包括配置以将接收到的模拟信号的差分版本可选地耦合到PDAC 106和NDAC 108的不同内部电容的信号路由开关电路704-1至704-4。
更具体地，PDAC 106包括第一和第二电容CP1和CP2。NDAC 108包括第三和第四电容CN1和CN2。在一些实施例中，一个或多个CP1、CP2、CN1和CN2包括并联耦合的多个电容。参考图2，例如，在一些实施例中，电容CP1表示电容Cp1，电容CP2表示Cp2-Cpk，电容CN1表示Cn1，电容CN2表示Cn2-Cnk。
耦合比较器比较线路113-1上的模拟PDAC输出信号与线路113-2上的模拟NDAC输出信号，并且在输出线736上产生指示比较结果的比较器输出信号。耦合开关电路726、728的电容配置以在表2所示的第一和第二耦合状态之间可选择性地交替地“混洗”PDAC 106和NDAC 108内的电容的耦合。在第一耦合状态电容CP1和CP2作为PDAC的一部分耦合，并且电容CN1和CN2作为NDAC的一部分耦合。在第二耦合状态下，电容CP2和CN1耦合作为PDAC的一部分，并且电容CP1和CN2耦合作为NDAC的一部分。
表2
Figure BDA0001414069400000151
耦合开关电路的726第一电容包括耦合开关电路726-1和726-2的第一和第二内部电容。耦合开关电路728的第二电容包括耦合开关电路728-1和728-2的第三和第四内部电容。在第一耦合状态下，耦合开关726-1的第一内部电容响应于第一转换开关控制信号φconv1闭合，以并联耦合CP1和CP2，并且耦合开关728-1的第三内部电容响应于第一转换开关控制信号φconv1闭合，以并联耦合CN1和CN2。在第一耦合状态下，耦合开关726-2、728-2的第二和第四内部电容断开。在第二耦合状态下，耦合开关726-2的第二内部电容响应于第二转换开关控制信号φconv2闭合，以并联耦合CP1和CN2，并且耦合开关728-2的第四内部电容响应于第二转换开关控制信号φconv2闭合，以并联耦合CP1和CN1。在第二耦合状态下，耦合开关726-1、728-2的第一和第三内部电容断开。
基于多路复用电路704接收的第一和第二模拟输入信号产生第一和第二差分信号对(ip_p1和ip_n1)和(ip_p2和ip_n2)。第一差分信号对包括将被转换的第一模拟信号的正向和反向表示，ip_p1和ip_n1。第二差分信号对包括将被转换的第二模拟信号的正向和反表示，ip_p2和ip_n2。在下面的描述中，例如，假设在使用ADC 102转换差分对ip_p2和ip_n2表示的第二接收的模拟信号之前，使用ADC 102转换差分对ip_p1和ip_n1表示的接收的第一模拟信号。
信号路由切换开关704-1至704-4配置以可选地将接收的差分信号耦合到第一至第四电容CP1、CP2、CN1和CN2的不同组合。
第一模拟(连续)信号路由开关704-1包括响应于第一采集开关控制信号φacq1的第一开关电路712-1，将第一模拟输入信号ip_p1的正向版本耦合到第一电容CP1的电容板，并且还包括响应于第二第一采集开关控制信号φacq2的第二开关电路714-1，将第二模拟输入信号ip_n2的反向版本耦合到第一电容CP1的电容板。
第二模拟信号路由开关704-2包括响应于第一采集开关控制信号φacq1的第一开关电路712-2，将第一模拟输入信号ip_p1的正向版本耦合到第二电容CP2的电容板，并且还包括响应于第二采集开关控制信号φacq2的第二开关电路714-2，将第二模拟输入信号ip_p2的正向版本耦合到第二电容CP2的电容板。
第三模拟信号路由开关704-3包括响应于第一采集开关控制信号φacq1的第一开关电路712-3，将第一模拟输入信号ip_n1的反向版本耦合到第三电容CN1的电容板，并且还包括响应于第二采集开关控制信号φacq2的第二开关电路714-3，将第二模拟输入信号ip_p2的正向版本耦合到第三电容CN1的电容板。
第四模拟信号路由开关704-4包括响应于第一采集开关控制信号φacq1的第一开关电路712-4，将第一模拟输入信号ip_n1的反向版本耦合到第四电容CN2的电容板，并且还包括响应于第二采集开关控制信号φacq2的第二开关电路714-4，将第二模拟输入信号ip_n2的负向版本耦合到第四电容CN2的电容板。
图9是根据一些实施例，表示图1的实施例的ADC 102的操作的方法902的说明性流程图。在框904中，电容CP1和CP2并联耦合以形成PDAC，并且电容CN1和CN2并联耦合以形成NDAC。在框906中，基于在多路复用器704处接收的第一模拟信号产生第一差分信号值对ip_p1、ip_n1。在框908中，PDAC 106和NDAC 108获取第一差分信号对。在框910中，将第一差分值对转换成第一数字码。转换涉及在PDAC 106和NDAC 108内的不同电容组合上测试电压，以查找匹配的数字码。在框912中，电容CP2和CN1并联耦合以形成PDAC，并且电容CP1和CN2并联耦合以形成NDAC。在框914中，基于在多路复用器704处接收的第二模拟信号产生第二差分信号值对ip_p2、ip_n2。在框916中，PDAC 106和NDAC 108获取第二差分信号对。在框918中，将第二差分值对转换成第二数字码。再一次，转换涉及PDAC 106和NDAC 108内的电容的不同组合上的测试电压，以查找匹配的数字码。该过程返回到框904以处理两个模拟信号的下一个序列。
图10是根据一些实施例，表示由开关控制电路110产生的控制信号的说明性信号时序图，以控制图1的实施例的ADC 102的操作。控制信号表示电路110。φacq信号具有与转换信号的时间周期相匹配的时间周期，并且相位偏移了一百八十度。φacq信号包括活动部分(高)和非活动部分(低)。在每个活动部分期间，采集信号φacq使得偏置控制开关742接近耦合PDAC 106中的替代电容CP1和CP2的第一(顶部)板，并且将NDAC 108中的可替换电容CN1和CN2的第一(顶部)耦合到不同的固定电压V1和V2，如图所示，以产生共模电压(Vcm)。此外，在每个活动部分期间，电容的第二(底部)板耦合到表示要转换的模拟输入值的信号。继续上述示例，这些信号可以包括(ip_p1，ip_n1)或(ip_p2，ip_n2)。
具有固定时间周期的转换信号在活动部分(高)和不活动部分(低)之间交替。在每个活动部分期间，转换信号在DAC 102中触发SAR位搜索处理，其中位测试开关744-1至744-4用作选择性短路开关，以在参考电压和地之间选择性地耦合电容CP1、CP2、CN1和CN2的第二(底)板的不同组合，根据SAR位搜索算法，以连续构建提供给接收的模拟信号的近似数字值的多位代码。位搜索算法是众所周知的，这里不需要描述。在一些实施例中，电子电路配置以实现SAR-P算法来控制PDAC 106的位测试开关，并且电子电路配置以实现SAR-N算法来控制NDAC 106的位测试开关。
在第一采集阶段期间，涉及时间t0和t1之间发生的第一接收的模拟信号，第一采集开关控制信号φacq1具有引起开关712-1至712-4的闭合的活动值(高)，耦合差分信号ip_p1对电容CP1和CP2充电，并且耦合差分信号值ip_n1对电容CN1和CN2充电。
在第一转换阶段期间，涉及时刻t1和t2之间发生的第一接收模拟信号，第一转换开关控制信号φconv1具有使耦合开关726-1、728-1的第一和第三内部电容闭合的活动值(高)，并联耦合电容CP1和CP2以形成PDAC并且并联电容CN1和CN2以形成NDAC。此后，PDAC和NDAC的底板根据SAR算法适当切换，以通常的方式将输入转换为数字代码。
在第二采集阶段期间，涉及时间t2和t3之间发生的第二接收的模拟信号，第二采集开关控制信号φacq2具有使得开关714-1至714-4的闭合的活动值(高)，耦合差分信号ip_n1对电容CP1和Cn2充电，并耦合差分信号值ip_p2对电容CP2和CN1充电。
在第二转换阶段期间，涉及时间t3和t4之间发生的第二接收的模拟信号，第二转换开关控制信号φconv2具有使耦合开关726-2、728-2的第二和第四内部电容闭合的活动值(高)，并联耦合电容CP1和CN2以形成PDAC并且并联电容CP2和CN1以形成NDAC。此后，PDAC和NDAC的底板根据SAR算法适当切换，以通常的方式将输入转换为数字代码。
因此，在每个采集—转换周期之后，PDAC 106和NDAC 108的电容在表2的第一和第二电容状态之间混洗。例如，在第一采集—转换周期期间，电容根据第一电容状态耦合。在第二连续采集—转换周期期间，电容根据第二电容状态耦合。在第三连续采集第四三连续采集转换周期期间，电容根据第二电容状态耦合，依此论推。
通过电容耦合的混洗，在一个采集—转换周期期间CP1、CP2、CN1、CN2中的DA吸收的效应基本上被否定，其中根据第一或第二电容状态之一耦合电容，在稍后的采集—转换周期期间，根据电容状态的另一个耦合这些相同的电容。更具体地，例如，在第二电容状态的操作期间，例如，CP2中的残留DA效应和CN1中的残留DA效应将彼此抵消并转换为共模电压。类似地，CP1中的残留DA效应和CN2中的残留DA效应将彼此抵消并转换为共模电压。因此，混洗电容的耦合基本上减少了可能从先前转换中遗留的DA吸收效应。
图11A-11C是根据一些实施例，表示图8的实施例的电路和示出了为了减少电介质吸收效应，从一个转换到下一个转换到下一个转换，PDAC和NDAC中的电容之间连接变化的说明性简图。图11A的说明性图示出了已经接收但尚未采集和转换的差分信号电压值。值Vcm表示共模电压。值Δ1表示第一差分信号的电压值。值Δ2表示第二差分信号的电压值。第一差分信号对vinp1的正向部分的幅度为Vcm+Δ1。第一差分信号对vinn1的负向部分的幅度为Vcm-Δ1。第二差分信号对vinp2的正向部分的幅度为Vcm+Δ2。第二差分信号对vinn2的负向部分的幅度为Vcm-Δ2。如图所示，这些差分信号值被施加到开关712-1至712-4和714-1至714-4，它们在采集和转换之前以开路状态示出。控制开关的SAR-P和控制开关的SAR-N根据SAR位搜索算法进行控制。
注意，为了简化图和说明，在图11A-11C中未示出顶板电容开关连接的细节。应当理解，在转换阶段期间将顶板耦合到比较器输入，并且在采样阶段期间耦合到已知的固定参考电压。
图11B的说明图表示第一差分信号对的采集和转换。闭合耦合开关726-1、728-1的第一和第三电容以便在第一耦合状态下耦合电容CP1、CP2、CN1和CN2。闭合开关电路712-1、712-2将第一向正差分值vinp1分别施加到电容CP1和CP2的第二(底部)电容板。闭合开关电路712-3、712-4以将第一负向差分值vinn1分别施加到电容CN1和CN2的第二(底部)电容板。开关714-1至714-4断开。在第一次采集和转化阶段，Cp1和Cp2被视为PDAC，CN1和CN2被视为NDAC。SAR算法控制PDAC(744-1和744-2)和NDAC(744-3和744-4)的底板开关以转换采样输入。
图11C的说明图表示第二差分信号对的获取和转换。闭合耦合开关726-2、728-2的第二和第四电容以便在第二耦合状态下耦合电容CP1，CP2，CN1和CN2。闭合开关电路714-1、714-2以将第二正向差分值vinp2分别施加到电容CP2和CN1的第二(底部)电容板。闭合开关电路714-3、714-4以将第二负向差分值vinn2分别施加到电容CP1和CN2的第二(底部)电容板。开关712-1至712-4断开。在第二次采集和转换阶段期间，Cp1和CN2被视为PDAC，CN1和CP2被视为NDAC。SAR算法控制PDAC(744-2和744-3)和NDAC(744-1和744-4)的底板开关转换采样输入。
应当理解，在图11B所表示的第一采集和转换之后，电容CP1和CP2各自将具有涉及正向差分信号值Vinp1＝Vcm+Δ1的充电—放电引起的残留DA效应，并且电容CN1和CN2各自具有涉及负向差分信号值Vinn1＝Vcm-Δ1的充电放电引起的残留DA效应。在图11C所示的第二采集和转换期间，CP1和CN2上的残留DA效应将抵消并且转换为共模。类似地，在第二采集和转换期间，CP2和CN1的剩余DA效应将抵消并且转换为共模。因此，从第一采集和转换到第二采集转换，剩余的DA的效应被最小化。
呈现前述描述和附图以使得本领域技术人员能够创建和使用减少SAR ADC中电介质吸收的影响的装置和方法，并且仅仅是本发明原理的说明。例如，数字校正可以与仅包括单个二进制加权电容阵列的单端SAR ADC一起使用。对于本领域技术人员来说，对实施例的各种修改将是显而易见的，并且在不脱离本发明的精神和范围的情况下，本文定义的通用原理可以应用于其他实施例和应用。为了解释的目的，阐述了许多细节。然而，本领域普通技术人员将认识到，可以在不使用这些具体细节的情况下实践本发明。在其他情况下，众所周知的过程以框图形式示出，以便不用不必要的细节来模糊本发明的描述。可以使用相同的附图标记来表示不同图中相同或相似项目的不同视图。下图中的流程图用于表示过程。因此，应当理解，在不脱离在所附权利要求中限定的本发明的精神和范围的情况下，本领域技术人员可以对本实施例进行各种修改。
本公开的一个或多个方面可以实现为如下：
1.包括二进制加权电容阵列的逐次近似模拟到数模转换器(SARADC)，配置以基于模拟信号输入产生数字转换输出信号，所述SARADC包括：
配置以接收当前转换输出值的电介质吸收校正电路；
其中所述校正电路包括用于存储先前转换输出值的存储器件；
其中所述校正电路配置以至少部分地基于模拟信号采集时间和温度来确定缩放的先前转换输出值；以及
其中所述校正电路配置以至少部分地基于所述确定的缩放的先前转换输出值产生校正的当前转换输出值。
2.如1所述的转换器，
其中所述先前转换输出值包括校正的先前转换值。
3.如1所述的转换器，
其中所述电介质吸收校正电路配置以，
至少部分基于所述模拟信号采集时间和温度，确定缩放因子值；
在至少所述先前转换输出中的一个和所述当前转换输出值之间确定第一差分值和；
确定所述缩放因子值和所述第一差分值的乘积。
4.如3所述的转换器，
其中所述电介质校正电路包括存储所述确定的缩放因子值的查找表。
5.如1所述的转换器，
其中所述电介质吸收校正电路配置以，
至少部分基于所述模拟信号采集时间和温度，确定缩放因子值；
在至少所述先前转换输出值中的一个和校正的先前转换输出和所述当前转换输出值间，确定第一差分值；
确定所述缩放因子值和所述第一差分值的乘积；以及
确定所述确定乘积和所述当前转换输出值的和。
6.如5所述的转换器，
其中所述电介质校正电路包括存储所述确定缩放因子值的查找表。
7.如5所述的转换器，
其中所述校正电路包括存储所述缩放因子值的查找表；
其中所述校正电路包括确定所述第一差分值的减法电路；
其中所述校正电路包括确定所述乘积值的乘法电路；以及
其中所述校正电路包括确定所述和值的加法器电路。
8.如1所述的转换器，
其中所述电介质吸收校正电路配置以，
至少部分基于所述模拟信号采集时间和温度确定缩放因子值；以及
确定所述缩放因子值和所述先前转换输出的乘积。
9.如8所述的转换器，
其中电介质校正电路包括存储所述确定缩放因子值,计算机可读存储器件中的查找表。
10.如1所述的转换器，
其中所述电介质吸收校正电路配置以，
至少部分基于所述模拟信号采集时间和温度确定缩放因子值；以及
确定所述缩放因子值和所述先前模拟信号值的乘积；和
在所述确定乘积和所述当前转换输出值之间确定差分。
11.如10所述的转换器，
其中所述电介质校正电路包括存储所述确定的缩放因子值的计算机可读存储器件中的查找表。
12.如10所述的转换器，
其中所述校正电路包括存储所述缩放因子值的查找表；
其中所述校正电路包括确定所述乘积值的乘法电路；以及
其中所述校正电路包括确定所述差分值的减法电路。
13.如1所述的转换器，
其中所述校正电路包括处理器电路。
14.在逐次逼近寄存器模数转换器(SAR ADC)的采样和位测试阶段期间减小电介质吸收的方法，所述SAR ADC包括二进制加权电容阵列，配置以基于模拟信号输入产生数字转换输出信号，该方法包括：
在当前采样阶段和位测试阶段的过程中将电容阵列耦合到模拟信号以产生当前转换输出信号值；
存储在先前采样阶段和位测试阶段过程中产生的先前转换输出信号值；
至少部分基于模拟信号采集时间和温度确定缩放的先前转换输出值；以及
至少部分基于所述确定的缩放先前转换输出值调整所述当前转换输出信号值。
15.如14所述的方法，
其中所述先前转换输出值包括校正的先前转换值。
16.如14所述的方法，还包括：
至少部分基于所述模拟信号采集时间和温度，确定缩放因子值；
在至少所述先前转换输出中的一个和所述当前转换输出值之间确定第一差分值和；
确定所述缩放因子值和所述第一差分值的乘积。
17.如16所述的方法，还包括：
将所述确定的缩放因子值存储在查找表中。
18.如14所述的方法，还包括：
至少部分基于所述模拟信号采集时间和温度，确定缩放因子值；
在至少所述先前转换输出值中的一个和校正的先前转换输出和所述当前转换输出值间，确定第一差分值；
确定所述缩放因子值和所述第一差分值的乘积；以及
确定所述确定乘积和所述当前转换输出值的和。
19.如18所述的方法，还包括：
将所述确定缩放因子值存储在查找表中。
20.如14所述的方法，还包括：
至少部分基于所述模拟信号采集时间和温度确定缩放因子值；以及
确定所述缩放因子值和所述先前转换输出的乘积。
21.如20所述的方法，还包括：
将所述确定缩放因子值存储在计算机可读存储器件中的查找表中。
22.如14所述的方法，还包括：
至少部分基于所述模拟信号采集时间和温度确定缩放因子值；以及
确定所述缩放因子值和所述先前模拟信号值的乘积；和
在所述确定乘积和所述当前转换输出值之间确定差分。
23.如22所述的方法，还包括：
将所述确定的缩放因子值存储在计算机可读存储器件中的查找表中。
24.逐次逼近模数转换器(SAR ADC)，包括差分比较器、正向模转换器(PDAC)、负向模转换器(NDAC)和耦合以配置采样阶段和位测试阶段的PDAC和NDAC的开关电路，所述转换器包括：
混洗控制开关电路配置以
混洗在所述PDAC内所述第一电容的耦合和所述NDAC内所述第一电容的耦合之间第一电容；以及
混洗在所述PDAC内的所述第二电容的耦合和所述NDAC内所述第二电容的耦合之间的第二电容。
25.如24所述的转换器还包括：
耦合以接收从差分比较器提供的比较信号的控制电路，并且
提供控制信号使得混洗控制开关电路在连续采样和位测试阶段之间，在PDAC内的第一电容的耦合和NDAC内的第一电容的耦合之间混洗第一电容，以及
提供控制信号使得混洗控制开关电路在连续采样和位测试阶段之间，在PDAC内的第二电容的耦合和NDAC内的第二电容的耦合之间混洗第二电容。
26.如24所述的转换器，
其中所述混洗控制开关电路可控地配置以在所述PDAC和所述NDAC之间可选择地混洗所述第一电容和所述第二电容，使得所述PDAC和所述NDAC交替地处于
第一耦合状态，其中所述PDAC包括所述第一电容和所述第三电容，并且所述NDAC包括所述第二电容和所述第四电容，以及
第二耦合状态，其中所述PDAC包括所述第四电容和所述第二电容，并且所述NDAC包括所述第三电容和所述第四电容。
27.如26所述的转换器，
其中所述混洗控制电路包括：
第一模拟信号路由电路，用于在所述第一耦合状态将第一模拟信号的正向版本耦合到第三电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第三电容；
第二模拟信号路由电路，用于在所述第一耦合状态将第一模拟信号的正向版本耦合到第四电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第四电容；
第三模拟信号路由电路，用于在所述第一耦合状态将第一模拟信号的正向版本耦合到第二电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第二电容；以及
第四模拟信号路由电路，用于在所述第一耦合状态将第一模拟信号的正向版本耦合到第四电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第四电容。
28.如26所述的转换器，
其中所述第一电容的电容值基本匹配所述第三电容的电容值；和
其中所述第四电容的电容值基本匹配所述第二电容的电容值。
29.如24所述的转换器，
其中所述PDAC包括二进制加权电容阵列；
其中所述NDAC包括二进制加权电容阵列；
其中所述PDAC和所述NDAC是等效的；
其中第一电容包括一个或多个电容，总共具有等于所述PDAC的所述二进制加权电容阵列的总电容的约一半的电容；以及
其中第二电容包括一个或多个电容，总共具有等于所述NDAC的所述二进制加权电容阵列的总电容的约一半的电容。
30.减少逐次逼近寄存器模数转换器(SAR ADC)的采样和位测试阶段期间的电介质吸收的方法，所述SAR ADC包括正向数字模拟转换器(PDAC)和负向模转换器(NDAC)，其中所述PDAC和所述NDAC包括等效的二进制加权电容阵列，所述方法包括：
在连续采样和位测试阶段之间，在所述PDAC内的所述第一电容的耦合和所述NDAC内的所述第一电容的耦合之间，混洗第一电容；以及
在连续采样和位测试阶段之间，在所述PDAC内的所述第二电容的耦合与所述NDAC内的所述第二电容的耦合之间进行混洗第二电容。
31.如30所述的方法，
其中所述第一电容包括一个或多个电容，总共具有等于所述PDAC的所述二进制加权电容阵列的总电容的约一半的电容；以及
其中所述第二电容包括一个或多个电容，总共具有等于所述NDAC的所述二进制加权电容阵列的总电容的约一半的电容。
32.如30所述的方法，还包括：
在所述PDAC和所述NDAC之间可选择地混洗所述第一电容和所述第二电容，使得所述PDAC和所述NDAC交替地处于
第一耦合状态，其中所述PDAC包括所述第一电容和所述第三电容，并且所述NDAC包括所述第二电容和所述第四电容，以及
第二耦合状态，其中所述PDAC包括所述第四电容和所述第二电容，并且所述NDAC包括所述第三电容和所述第四电容。
33.如32所述的方法，还包括：
在所述第一耦合状态将第一模拟信号的正向版本耦合到第三电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第三电容；
在所述第一耦合状态将第一模拟信号的正向版本耦合到第四电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第四电容；
在所述第一耦合状态将第一模拟信号的正向版本耦合到第二电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第二电容；以及
在所述第一耦合状态将第一模拟信号的正向版本耦合到第四电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第四电容。
34.如30所述的方法：
其中所述第一电容的电容值基本匹配所述第三电容的电容值；和
其中所述第四电容的电容值基本匹配所述第二电容的电容值。

Claims (27)

1.一种模数转换器ADC，包括：
转换器电路，配置以基于到ADC的第一模拟信号输入产生第一数字转换输出信号值，以及基于在选择第一模拟信号之后选择的到ADC的第二模拟信号输入产生第二数字转换输出信号值；以及
校正电路，配置以：
接收第一数字转换输出信号值和第二数字转换输出信号值；
接收采集时间信号或温度信号中的至少一个，所述采集时间信号表示两次相邻的模数转换之间的时间的持续时间；和
使用关于所接收的采集时间信号或温度信号中的至少一个和第一数字转换输出值的信息，确定第二数字转换输出值的校正版本。
2.如权利要求1所述的转换器，
其中所述第一数字转换输出值包括第一数字转换值的校正版本。
3.如权利要求1所述的转换器，
其中所述校正电路配置以：
至少部分地基于所述采集时间信号和温度信号，确定缩放因子值；
确定在所述第一数字转换输出值和所述第二数字转换输出值之间的第一差值；和
确定所述缩放因子值和所述第一差值的乘积。
4.如权利要求1所述的转换器，
其中所述校正电路配置以：
至少部分地基于所述采集时间信号和温度信号，确定缩放因子值；
确定在所述第一数字转换输出值和校正的第一数字转换输出与所述第二数字转换输出值之间的第一差值；
确定所述缩放因子值和所述第一差值的乘积；以及
确定所确定的乘积和所述第二数字转换输出值的和。
5.如权利要求4所述的转换器，
其中所述校正电路包括存储所确定的缩放因子值的查找表；
其中所述校正电路包括确定所述第一差值的减法电路；
其中所述校正电路包括确定所述乘积的乘法电路；以及
其中所述校正电路包括确定所述和的加法器电路。
6.如权利要求1所述的转换器，
其中所述校正电路包括在计算机可读存储器件中的查找表；
其中所述校正电路配置以基于采集时间信号和温度信号确定缩放因子；以及
其中所述计算机可读存储器件存储所确定的缩放因子值。
7.如权利要求1所述的转换器，
其中所述校正电路配置以：
至少部分地基于所述采集时间信号和温度信号确定缩放因子值；以及
确定所述缩放因子值和所述第二数字转换输出值的乘积。
8.如权利要求1所述的转换器，
其中所述校正电路配置以：
至少部分地基于采集时间信号和温度信号来确定缩放因子值；
确定缩放因子值和先前的模拟信号值的乘积；和
确定所确定的乘积与第二数字转换输出值之间的差。
9.如权利要求8所述的转换器，
其中所述校正电路包括存储所确定的缩放因子值的查找表；
其中所述校正电路包括确定所述乘积的乘法电路；以及
其中所述校正电路包括确定所述差的减法电路。
10.如权利要求1所述的转换器，
其中持续时间是基于识别第一转换周期何时结束的第一时间点与识别相邻的第二转换周期何时开始的第二时间点之间的差来计算的。
11.一种减小模数转换器ADC中的电介质吸收的方法，该方法包括：
响应于到ADC的第一模拟输入产生第一数字转换输出信号值；
响应于在选择第一模拟输入之后选择的到ADC的第二模拟输入产生第二数字转换输出信号值；
接收采集时间信号或温度信号中的至少一个，所述采集时间信号表示两个相邻的模数转换之间的时间的持续时间；
至少部分地基于所接收的采集时间信号或温度信号中的至少一个确定缩放的第一数字转换输出值；以及
至少部分地基于所确定的缩放的第一数字转换输出值调整所述第二数字转换输出信号值。
12.如权利要求11所述的方法，
其中所述第一数字转换输出值包括校正的第一数字转换值。
13.如权利要求11所述的方法，还包括基于当前转换周期的开始和相邻的先前转换周期的完成时间确定持续时间。
14.如权利要求11所述的方法，其中持续时间是基于标识第一转换周期何时结束的第一时间点与标识相邻的第二转换周期何时开始的第二时间点之间的差来计算的，所述方法还包括：
耦合电容阵列以接收第一模拟输入，并且作为响应，基于第一模拟输入提供第一数字转换输出值；和
在提供第一数字转换输出值之后，耦合电容阵列以接收第二模拟输入，并且作为响应，基于第二模拟输入提供第二数字转换输出值。
15.如权利要求11所述的方法，其中，接收采集时间信号并将其用于确定缩放的第一数字转换输出值。
16.如权利要求11所述的方法，其中接收温度信号并将其用于确定缩放的第一数字转换输出值。
17.一种逐次逼近模数转换器，包括：
正向数模转换器PDAC和负向数模转换器NDAC，PDAC包括PDAC电容，NDAC包括NDAC电容，所述PDAC和NDAC配置以响应于多个模拟输入信号而提供相应的测试信号；以及
控制开关电路，配置以在于第一时间点将第一电容耦合为与PDAC的PDAC电容并联和于第二时间点将第一电容耦合为与NDAC的NDAC电容并联之间切换，于第一时间点将第一电容耦合为与PDAC的PDAC电容并联使得第一电容的第一端子连接至PDAC电容的第一端子并且第一电容的第二端子连接到第一参考电压，其中PDAC电容的第二端子连接到第一参考电压，于第二时间点将第一电容耦合为与NDAC的NDAC电容并联使得第一电容的第一端子连接到NDAC电容的第一端子并且第一电容的第二端子连接到第二参考电压，其中NDAC电容的第二端子连接到第二参考电压，在模拟输入信号中的所选择的一个通过PDAC和NDAC相应转换到相应的测试信号之后，第一电容每次耦合一个到PDAC或NDAC。
18.如权利要求17所述的转换器，其中，在第一转换之后，第一电容通过控制开关电路耦合到PDAC，其中，在第二转换之后，第一电容通过控制开关电路耦合到NDAC，并且其中转换器包括差分比较器，所述转换器还包括：
控制电路，耦合以接收从差分比较器提供的比较信号并提供控制信号以使控制开关电路在通过PDAC和NDAC的相应的转换之间切换耦合第一电容。
19.如权利要求17所述的转换器，
其中，所述控制开关电路进一步配置以在通过所述PDAC和NDAC的每次转换之后，在将第二电容耦合到所述PDAC与将所述第二电容耦合到所述NDAC之间切换，其中，所述控制开关电路配置以将所述第一电容和所述第二电容在耦合到PDAC和NDAC之间选择性地切换；
其中，PDAC和NDAC处于：
第一耦合状态，其中所述PDAC包括所述第一电容和第三电容，并且所述NDAC包括所述第二电容和第四电容，以及
第二耦合状态，其中所述PDAC包括所述第四电容和所述第二电容，并且所述NDAC包括所述第三电容和所述第一电容。
20.如权利要求19所述的转换器，其中所述控制开关电路包括：
第一模拟信号路由电路，用于在所述第一耦合状态将第一模拟信号的正向版本耦合到第三电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第三电容；
第二模拟信号路由电路，用于在所述第一耦合状态将第一模拟信号的正向版本耦合到第四电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第四电容；
第三模拟信号路由电路，用于在所述第一耦合状态将第一模拟信号的正向版本耦合到第二电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第二电容。
21.如权利要求19所述的转换器，
其中所述第一电容的电容值基本匹配所述第三电容的电容值；和
其中所述第四电容的电容值基本匹配所述第二电容的电容值。
22.如权利要求17所述的转换器，
其中所述PDAC包括二进制加权电容阵列；
其中所述NDAC包括二进制加权电容阵列；
其中所述PDAC和所述NDAC是等效的；
其中第一电容包括一个或多个电容，总共具有等于所述PDAC的二进制加权电容阵列的总电容的约一半的电容；以及
其中所述转换器还包括在耦合到所述PDAC和耦合到所述NDAC之间切换的第二电容，其中所述第二电容包括一个或多个电容，总共具有等于所述NDAC的二进制加权电容阵列的总电容的约一半的电容。
23.一种减少逐次逼近寄存器模数转换器SAR ADC的采样和位测试阶段期间的电介质吸收的方法，所述SAR ADC包括正向数模转换器PDAC和负向数模转换器NDAC，其中所述PDAC和所述NDAC包括等效的二进制加权电容阵列，所述方法包括：
在连续采样和位测试阶段之间，在所述PDAC内的第一电容的耦合和所述NDAC内的第一电容的耦合之间混洗第一电容；以及
在连续采样和位测试阶段之间，在所述PDAC内的第二电容的耦合和所述NDAC内的第二电容的耦合之间混洗第二电容。
24.如权利要求23所述的方法，
其中所述第一电容包括一个或多个电容，总共具有等于所述PDAC的二进制加权电容阵列的总电容的约一半的电容；以及
其中所述第二电容包括一个或多个电容，总共具有等于所述NDAC的二进制加权电容阵列的总电容的约一半的电容。
25.如权利要求23所述的方法，还包括：
在所述PDAC和所述NDAC之间可选择地混洗所述第一电容和所述第二电容，使得所述PDAC和所述NDAC交替地处于
第一耦合状态，其中所述PDAC包括所述第一电容和第三电容，并且所述NDAC包括所述第二电容和第四电容，以及
第二耦合状态，其中所述PDAC包括所述第四电容和所述第二电容，并且所述NDAC包括所述第三电容和第四电容。
26.如权利要求25所述的方法，还包括：
在所述第一耦合状态将第一模拟信号的正向版本耦合到第三电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第三电容；
在所述第一耦合状态将第一模拟信号的正向版本耦合到第四电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第四电容；
在所述第一耦合状态将第一模拟信号的正向版本耦合到第二电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第二电容；以及
在所述第一耦合状态将第一模拟信号的正向版本耦合到第四电容，并且在所述第二耦合状态将第二模拟信号的反向版本耦合到第四电容。
27.如权利要求25所述的方法：
其中所述第一电容的电容值基本匹配所述第三电容的电容值；和
其中所述第四电容的电容值基本匹配所述第二电容的电容值。
CN201710855972.2A 2016-09-21 2017-09-21 减少逐次逼近模数转换器中电介质吸收的方法和装置 Active CN107863961B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/271,697 2016-09-21
US15/271,697 US10256831B2 (en) 2016-09-21 2016-09-21 Method and apparatus to reduce effect of dielectric absorption in SAR ADC

Publications (2)

Publication Number Publication Date
CN107863961A CN107863961A (zh) 2018-03-30
CN107863961B true CN107863961B (zh) 2021-12-07

Family

ID=61302540

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710855972.2A Active CN107863961B (zh) 2016-09-21 2017-09-21 减少逐次逼近模数转换器中电介质吸收的方法和装置

Country Status (3)

Country Link
US (2) US10256831B2 (zh)
CN (1) CN107863961B (zh)
DE (2) DE102017121491B4 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109937536A (zh) * 2016-08-30 2019-06-25 华为技术有限公司 模数转换器
US10256831B2 (en) 2016-09-21 2019-04-09 Analog Devices Global Method and apparatus to reduce effect of dielectric absorption in SAR ADC
US10340938B1 (en) * 2018-04-24 2019-07-02 Intel Corporation Analog to digital convertor (ADC) using a common input stage and multiple parallel comparators
US10291252B1 (en) 2018-05-31 2019-05-14 Shenzhen GOODIX Technology Co., Ltd. Successive approximation register (SAR) analog to digital converter (ADC) dynamic range extension
CN109120263B (zh) * 2018-08-13 2022-09-13 中国电子科技集团公司第二十四研究所 一种基于数字调制校正的逐次逼近模数转换器
EP3648353B1 (en) 2018-11-05 2023-12-27 Infineon Technologies AG Circuit arrangement, charge-redistribution analog-to-digital conversion circuit, and method for controlling a circuit arrangement
CN114050830B (zh) * 2021-10-20 2024-06-21 浙江大学 用于集成温度传感器的低功耗低开关泄漏δ-σ模数转换器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6130685B2 (zh) * 1978-09-18 1986-07-15 Kobe Steel Ltd
CN104956593A (zh) * 2013-03-08 2015-09-30 密克罗奇普技术公司 逐次逼近寄存器(sar)模/数转换器(adc)衰减电容器校准方法及设备

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2997704A (en) 1958-02-24 1961-08-22 Epsco Inc Signal conversion apparatus
US6889152B2 (en) 1997-12-24 2005-05-03 Edward S. More Method and apparatus for economical drift compensation in high resolution measurements
DE60141045D1 (de) 2000-06-08 2010-02-25 Baylor College Medicine Auf rtvp basierende zusammensetzungen und verfahren zur behandlung von prostata-krebs
US6400302B1 (en) 2001-02-26 2002-06-04 Analog Devices, Inc. Quasi-differential successive-approximation structures and methods for converting analog signals into corresponding digital signals
US6970118B2 (en) * 2002-08-14 2005-11-29 National Instruments Corporation High-speed high-resolution ADC for precision measurements
US7579872B2 (en) 2006-05-31 2009-08-25 Fujitsu Limited Low-voltage differential signal driver for high-speed digital transmission
US7782234B2 (en) * 2007-05-31 2010-08-24 Analog Devices, Inc. Successive approximation analog-to-digital converter with inbuilt redundancy
US7675452B2 (en) 2008-05-01 2010-03-09 Analog Devices, Inc. Successive approximation register analog to digital converter with improved immunity to time varying noise
DE102008035215B4 (de) * 2008-07-29 2010-09-09 Texas Instruments Deutschland Gmbh Elektronisches Bauelement und Verfahren zur Analog-Digital-Wandlung unter Verwendung von sukzessiver Approximation
US7880650B2 (en) * 2008-09-30 2011-02-01 Freescale Semiconductor, Inc. Method and apparatus for testing data converter
US7834793B2 (en) 2008-11-26 2010-11-16 Analog Devices, Inc. Self-timed clocked analog to digital converter
US8144040B2 (en) * 2009-07-01 2012-03-27 Intersil Americas, Inc. Randomization of sample window in calibration of time-interleaved analog to digital converter
KR101201892B1 (ko) 2009-08-07 2012-11-16 한국전자통신연구원 의사 차동 병합 커패시터 스위칭 디지털-아날로그 변환기
US8031099B2 (en) * 2009-12-23 2011-10-04 Integrated Device Technology, Inc. Analog/digital or digital/analog conversion system having improved linearity
US8519875B2 (en) * 2011-04-12 2013-08-27 Maxim Integrated Products, Inc. System and method for background calibration of time interleaved analog to digital converters
US8581770B2 (en) * 2011-05-04 2013-11-12 Texas Instruments Incorporated Zero-power sampling SAR ADC circuit and method
US8508400B2 (en) * 2011-06-24 2013-08-13 Mediatek Inc. Successive approximation register analog to digital converter and conversion method thereof
US8451151B2 (en) * 2011-08-15 2013-05-28 Himax Technologies Limited Successive approximation analog to digital converter with capacitor mismatch calibration and method thereof
JP5779511B2 (ja) * 2012-01-20 2015-09-16 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8633844B2 (en) * 2012-01-31 2014-01-21 Silicon Laboratories Inc. Performing digital windowing in an analog-to-digital converter (ADC)
US8604961B1 (en) * 2012-08-27 2013-12-10 Infineon Technologies Austria Ag Ratiometric ADC circuit arrangement
KR102000544B1 (ko) * 2012-12-27 2019-10-21 삼성전자주식회사 아날로그 디지털 변환장치 및 방법
US9369146B2 (en) * 2012-12-31 2016-06-14 Silicon Laboratories Inc. Successive approximation register analog-to-digital converter with single-ended measurement
FR3002391A1 (fr) * 2013-02-20 2014-08-22 St Microelectronics Sa Procede et dispositif pour notamment compenser le desappariement des decalages d'horloges de plusieurs convertisseurs analogiques/numeriques temporellement entrelaces
JP5960627B2 (ja) * 2013-03-11 2016-08-02 ルネサスエレクトロニクス株式会社 半導体集積回路装置
CN104124970B (zh) * 2013-04-28 2017-06-09 瑞昱半导体股份有限公司 可编程放大输入信号振幅的sar模拟数字转换器及其方法
US8963752B2 (en) * 2013-05-15 2015-02-24 Rohm Co., Ltd. A/D converter, motor drive device, magnetic disk storage device, and electronic appliance
CN104734716B (zh) * 2013-12-24 2017-12-12 瑞昱半导体股份有限公司 连续逼近暂存式模拟数字转换器及其控制方法
JP6230417B2 (ja) * 2013-12-27 2017-11-15 ルネサスエレクトロニクス株式会社 Ａ／ｄ変換回路および半導体集積回路
WO2015120315A1 (en) * 2014-02-06 2015-08-13 Massachusetts Institute Of Technology Reducing timing-skew errors in time-interleaved adcs
US9236878B2 (en) * 2014-02-14 2016-01-12 Infineon Technologies Ag Analog-to-digital conversion
JP6165651B2 (ja) * 2014-02-20 2017-07-19 株式会社日立製作所 医療診断信号検出装置および医療診断信号検出方法
JP6372102B2 (ja) * 2014-03-10 2018-08-15 株式会社ソシオネクスト アナログデジタル変換回路
US9154152B1 (en) * 2014-03-14 2015-10-06 Mediatek Inc. Calibration and noise reduction of analog to digital converters
US9197235B2 (en) 2014-04-14 2015-11-24 Linear Technology Corporation Suppressing dielectric absorption effects in sample-and-hold systems
US9270293B2 (en) * 2014-06-18 2016-02-23 Texas Instruments Incorporated System and method for multi channel sampling SAR ADC
CN104038226B (zh) * 2014-06-25 2018-06-05 华为技术有限公司 多通道时间交织模数转换器
US9385740B2 (en) * 2014-11-07 2016-07-05 Mediatek Inc. SAR ADC and method thereof
US9509325B1 (en) * 2015-05-07 2016-11-29 Texas Instruments Incorporated Diagnostic monitoring for analog-to-digital converters
US9608656B2 (en) * 2015-07-30 2017-03-28 National University Of Singapore Symmetrical capacitor arrays succesive approximation register (SAR) analog-to-digital converter (ADC)
US20170117914A1 (en) * 2015-10-23 2017-04-27 Industry-Academic Cooperation Foundation, Chosun University Method and apparatus for providing digital background calibration for mismatches in m-channel time-interleved adcs (ti-adcs)
US10256831B2 (en) 2016-09-21 2019-04-09 Analog Devices Global Method and apparatus to reduce effect of dielectric absorption in SAR ADC

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6130685B2 (zh) * 1978-09-18 1986-07-15 Kobe Steel Ltd
CN104956593A (zh) * 2013-03-08 2015-09-30 密克罗奇普技术公司 逐次逼近寄存器(sar)模/数转换器(adc)衰减电容器校准方法及设备

Also Published As

Publication number Publication date
US10615812B2 (en) 2020-04-07
DE102017121491B4 (de) 2023-03-16
US20190173478A1 (en) 2019-06-06
US10256831B2 (en) 2019-04-09
CN107863961A (zh) 2018-03-30
DE102017012473B4 (de) 2024-01-11
US20180083645A1 (en) 2018-03-22
DE102017121491A1 (de) 2018-03-22

Similar Documents

Publication Publication Date Title
CN107863961B (zh) 减少逐次逼近模数转换器中电介质吸收的方法和装置
US11184017B2 (en) Method and circuit for noise shaping SAR analog-to-digital converter
TWI499219B (zh) 實施類比至數位轉換之裝置及方法
JP5563722B2 (ja) 静電容量式タッチアプリケーション用の回路
US7456768B2 (en) Analog-to-digital converters based on an interleaving architecture and associated methods
US8072360B2 (en) Simultaneous sampling analog to digital converter
JP5257955B2 (ja) 可変利得をもつアナログ−デジタル変換器とその方法
JP6514454B2 (ja) 逐次比較ａｄ変換器及び逐次比較ａｄ変換方法
JP2006303671A (ja) 積分器およびそれを使用する巡回型ａｄ変換装置
CN110495104B (zh) 模数转换器、传感器装置和用于模数转换的方法
CN109644003B (zh) 具有重叠参考电压范围的逐次逼近寄存器（sar）模数转换器（adc）
CN110995264B (zh) Cdac的电容失配的校准系统和逐次逼近型adc
JP2015211391A (ja) Ａｄ変換器及びａｄ変換方法
JP4402108B2 (ja) アナログ・ディジタル変換装置、アナログ・ディジタル変換のための方法、又は当該変換装置がもたらされる信号処理システム
KR102139939B1 (ko) 저전력 스위칭 연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법
US9166608B1 (en) Method and circuit for bandwidth mismatch estimation in an A/D converter
JP5526672B2 (ja) Ａｄ変換器
JP4454498B2 (ja) スイッチトキャパシタシステム、方法、および使用
CN112350729B (zh) 模数转换电路
EP3723292A1 (en) Signal processing system using analog-to-digital converter with digital-to-analog converter circuits operating in different voltage domains and employing mismatch error shaping technique and associated signal processing method
JP6131102B2 (ja) 逐次比較型ａ／ｄ変換器及びその駆動方法
KR101354650B1 (ko) 연속 근사 아날로그-디지털 변환기
CN111294050B (zh) 高线性度的循续渐近式模拟至数字转换器
CN117318714A (zh) 一种基于电容失配随机化非线性消除技术的高精度sar adc
US20110148684A1 (en) Successive approximation analog-to-digital converter

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Bermuda (UK), Hamilton

Patentee after: Analog Devices Global Unlimited Co.

Address before: Bermuda (UK), Hamilton

Patentee before: ANALOG DEVICES GLOBAL

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220106

Address after: Limerick

Patentee after: ANALOG DEVICES INTERNATIONAL UNLIMITED Co.

Address before: Bermuda (UK), Hamilton

Patentee before: Analog Devices Global Unlimited Co.