CN107818953A - 半导体封装件及其制法 - Google Patents

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Abstract

本发明提供一种半导体封装件及其制法，该制法包含：准备一承载件，该承载件包含有相对的第一设置面与第二设置面，该第一设置面设有多个芯片；形成一封装胶体以包覆该等芯片的外周面；在该第二设置面设置一支撑件，其中该支撑件的热膨胀系数大于该承载件的热膨胀系数；在该等芯片与该封装胶体的表面形成一线路重布结构层，完成半导体封装件；其中，该支撑件可有效降低该承载件与该封装胶体的翘曲形变。

Description

半导体封装件及其制法
技术领域
本发明是有关一种半导体封装件及其制法，特别是指可减少翘曲变形的半导体封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化的封装需求，发展出圆片级封装技术(Wafer Level Packaging,WLP)。
图1至图5揭示已知圆片级半导体封装件的制法。请参考图1，准备一承载件10，以将多个芯片11通过离型胶层12固定于该承载件10的一表面，其中，各该芯片11的表面为一主动面110，该主动面110形成有多个电极垫111。
请参考图2，在该承载件10上形成一包覆胶体13，该包覆胶体13包覆该等芯片11。请参考图3，可通过研磨轮去除多余的该包覆胶体以形成一封装胶体130，使各该芯片11的主动面110与电极垫111露出封装胶体130。请参考图4，进行线路重布层工艺，以形成一线路重布结构层(Re-Distribution Layer,RDL)14于该封装胶体130的表面与该等芯片11的主动面110，完成已知的半导体封装件15，其中，该线路重布结构层14包含有绝缘基材140、多个中介电连接部141与多个导电块142，该等中介电连接部141形成在该绝缘基材140内且分别电连接该等芯片11的电极垫111，该等导电块142分别电连接该等中介电连接部141。
然而，因为该封装胶体130、该承载件10与该等芯片11的热膨胀系数(coefficientof thermal expansion,CTE)彼此不同，在形成该线路重布结构层14的步骤中，该封装胶体130在工艺温度的影响下体积热胀而发生翘曲形变，如图5的示意图所示。如此一来，该线路重布结构层14的中介电连接部141与该等芯片11的电极垫111之间的相对位置将会产生偏差，造成电连接异常，衍生良率过低及产品可靠度不佳等问题。
发明内容
有鉴于此，本发明的主要目的是提供一种半导体封装件及其制法，可有效抑制该封装胶体的翘曲幅度，避免线路重布结构层与芯片的电极垫之间的相对位置产生偏移。
本发明半导体封装件，包含：
一承载件，具有相对的一第一设置面与一第二设置面；
一支撑件，设置于该承载件的该第二设置面，该支撑件的热膨胀系数大于该承载件的热膨胀系数；
多个芯片，分离设置于该承载件的该第一设置面；
封装胶体，形成在该承载件的该第一设置面且包覆该等芯片的外周面；及
一线路重布结构层，形成于该封装胶体的表面与该等芯片的主动面，且电连接各该芯片。
本发明半导体封装件的制法包含：
准备一承载件，该承载件具有相对的一第一设置面与一第二设置面，该第一设置面设有分离设置的多个芯片，各该芯片具有一主动面，该主动面形成有多个电极垫；
在该承载件的该第一设置面形成一封装胶体，各该芯片的该主动面与该等电极垫外露于该封装胶体；
在该承载件的该第二设置面设置一支撑件，该支撑件的热膨胀系数大于该承载件的热膨胀系数；以及
形成一线路重布结构层于该封装胶体的表面与该等芯片的该等主动面，完成所述半导体封装件。
根据本发明的制法，因为在形成该线路重布结构层的步骤之前，是将该支撑件结合于该承载件，且该支撑件的热膨胀系数大于该承载件的热膨胀系数，故在形成该线路重布结构层的步骤中，该支撑件的体积也在工艺温度的影响下往该承载件翘曲方向的反向形变，进而有效抑制该承载件与该封装胶体的翘曲形变，让该封装胶体保持整体平整性，以利该线路重布结构层结合于该封装胶体的表面与该等芯片的该等主动面，确保本发明的芯片与线路重布结构层的连线品质。
附图说明
图1为已知半导体封装件的制法所提供的承载垫与芯片的示意图。
图2为已知半导体封装件的制法形成一包覆胶体的示意图。
图3为已知半导体封装件的制法形成一封装胶体的示意图。
图4为已知半导体封装件的制法形成一线路重布结构层后所完成已知半导体封装件的示意图。
图5为已知半导体封装件的翘曲型态示意图。
图6为本发明半导体封装件的制法所提供的承载垫与芯片的示意图。
图7为本发明半导体封装件的制法形成一包覆胶体的示意图。
图8为本发明半导体封装件的制法形成一封装胶体的示意图。
图9为本发明半导体封装件的制法形成一支撑件的示意图。
图10为本发明半导体封装件的制法形成一线路重布结构层后所完成本发明半导体封装件的示意图。
图11为本发明半导体封装件的制法的另一实施例在该承载件与该支撑件之间形成一结合层的示意图。
图12为本发明半导体封装件另一实施例的示意图。
附图标记
10 承载件 11 芯片
110 主动面 111 电极垫
12 离型胶层 13 包覆胶体
14 线路重布结构层 140 绝缘基材
141 中介电连接部 142 导电块
15 半导体封装件 20 承载件
200 第一设置面 201 第二设置面
21 芯片 210 主动面
211 电极垫 22 离型胶层
23 包覆胶体 24 封装胶体
25 支撑件 26 线路重布结构层
260 绝缘基材 261 中介电连接部
262 导电块 27 半导体封装件
28 结合层 29 半导体封装件
具体实施方式
请参考图6，本发明半导体封装件的制法的第一实施例是准备一承载件20，该承载件20可为一片体，如：圆形片体或方形片体，但不以此为限。该承载件20具有相对的一第一设置面200与一第二设置面201，且该第一设置面200与该第二设置面201位于相异的平面，例如该第一设置面200为顶面而该第二设置面201为底面，但不以此为限。该第一设置面200设有分离设置的多个芯片21，各该芯片21包含有相对的一第一表面与一第二表面，各该芯片21是以其第一表面通过一胶层22固定于该承载件20的第一设置面200，各该芯片21的第二表面为一主动面210，该主动面210形成有多个电极垫211。其中，该胶层22可为热化离型胶层，但不以此为限。
请参考图7，在该承载件20的第一设置面200上形成一包覆胶体23，该包覆胶体23包覆该等芯片21及其主动面210与电极垫211。请配合参考图8，移除部分的该包覆胶体以形成一封装胶体24，该封装胶体24的表面以及各该芯片21的主动面210与电极垫211的表面位于同一平面，各该芯片21的主动面210与电极垫211露出该封装胶体24。
请参考图9，在该承载件20的第二设置面201设置一支撑件25，该支撑件25可为一片体，且该支撑件25的热膨胀系数(coefficient of thermal expansion,CTE)大于该承载件20的热膨胀系数，热膨胀系数的单位是ppm/℃，其中ppm是百万分率(parts permillion)。
请参考图10，于该封装胶体24的表面与该等芯片21的主动面210进行线路重布层工艺，以形成一线路重布结构层(Re-Distribution Layer,RDL)26，完成本发明的半导体封装件27。其中，该线路重布结构层26包含有绝缘基材260、多个中介电连接部261与多个导电块262，该绝缘基材260形成于该封装胶体24的表面与该等芯片21的主动面210，该等中介电连接部261形成在该绝缘基材260内且分别电连接该等芯片21的电极垫211，各该中介电连接部261外露该绝缘基材260的表面，该等导电块262分别形成于该等中介电连接部261外露于该绝缘基材260的表面以分别电连接该等中介电连接部261。
于该承载件20的第二设置面201设置该支撑件25的步骤中，请参考图11，本发明第二实施例可先在该第二设置面201设置一结合层28，该结合层28可为热解胶膜层(thermalrelease tape)或可由UV光照射的胶膜，接着在将该支撑件25设置在该结合层28上，换言之，本发明第二实施例的该支撑件25是通过该结合层28设置在该承载件20的该第二设置面201。本发明第二实施例通过该结合层28的设置，可使该支撑件25与该承载件20更为稳固结合。请参考图12，为本发明第二实施例包含有该结合层28的半导体封装件29，其中该结合层28位于该承载件20与该支撑件25之间。
请参考图10，本发明第一实施例的半导体封装件27包含有一承载件20、一支撑件25、多个芯片21、封装胶体24与一线路重布结构层26。该承载件20具有相对的第一设置面200与第二设置面201，该支撑件25设置于该第二设置面201。该等芯片21分离设置于该第一设置面200，其中，各该芯片21包含有相对的一第一表面与一第二表面，各该芯片21是以其第一表面通过一胶层22固定于该承载件20，各该芯片21的第二表面为一主动面210，该主动面210形成有多个电极垫211，该主动面210与该等电极垫211的表面位于同一平面。该封装胶体24形成在该承载件20的第一设置面200且包覆该等芯片21的外周面，该封装胶体24的表面以及该等芯片21的主动面210与电极垫211的表面位于同一平面，各该芯片21的主动面210与电极垫211外露于该封装胶体24的表面，该支撑件25的分布区域可涵盖该封装胶体24。该线路重布结构层26形成于该封装胶体24的表面与该等芯片21的主动面210，该线路重布结构层26包含有一绝缘基材260、多个中介电连接部261与多个导电块262，该等中介电连接部261形成在该绝缘基材260内且分别电连接该等芯片21的电极垫211，该等导电块262可为焊球或金属柱，其分别形成于该等中介电连接部261外露于该绝缘基材260的表面以电连接该等中介电连接部261。
请参考图12，本发明第二实施例的半导体封装件29进一步包含有结合层28，该结合层28位于该承载件20与该支撑件25之间。
本发明的承载件20与支撑件25分别具有相异的热膨胀系数，举例来说，该承载件20的热膨胀系数可小于8ppm/℃，该支撑件25的热膨胀系数可大于或等于8ppm/℃，具体来说，该支撑件25的热膨胀系数较佳为大于或等于8ppm/℃以及小于或等于10ppm/℃。该承载件20与该支撑件25可为相同材质或不同材质制成的构件，例如为玻璃、陶瓷或硅制成的构件。该承载件20的厚度小于该支撑件25的厚度，例如该承载件20的厚度可为该支撑件25的厚度的二分之一，于一实施例中，该承载件20的厚度可为1微米，该支撑件25的厚度可为2微米。
根据本发明的该承载件20与该支撑件25的结合结构，因为该支撑件25的热膨胀系数大于该承载件20的热膨胀系数，因此在形成该线路重布结构层26的步骤中，该支撑件25也在工艺温度的影响下其体积因热胀而往该承载件20翘曲方向的反向形变，故该支撑件25的形变方式能有效抑制该承载件20与该封装胶体24的翘曲形变，避免该线路重布结构层26的中介电连接部261与该等芯片21的电极垫211之间的相对位置产生偏差，进而确保连线品质。

Claims (18)

1.一种半导体封装件，其特征在于，所述半导体封装件包含：
一承载件，具有相对的一第一设置面与一第二设置面；
一支撑件，设置于所述承载件的所述第二设置面，所述支撑件的热膨胀系数大于所述承载件的热膨胀系数；
多个芯片，分离设置于所述承载件的所述第一设置面；
封装胶体，形成在所述承载件的所述第一设置面且包覆所述多个芯片的外周面；及
一线路重布结构层，形成于所述封装胶体的表面与所述多个芯片的主动面，且电连接各所述芯片。
2.如权利要求1所述的半导体封装件，其特征在于，所述承载件与所述支撑件之间设有一结合层。
3.如权利要求1或2所述的半导体封装件，其特征在于，所述承载件的厚度小于所述支撑件的厚度。
4.如权利要求3所述的半导体封装件，其特征在于，所述承载件的热膨胀系数小于8ppm/℃，所述支撑件的热膨胀系数大于或等于8ppm/℃。
5.如权利要求4所述的半导体封装件，其特征在于，所述承载件的厚度为所述支撑件的厚度的二分之一。
6.如权利要求5所述的半导体封装件，其特征在于，所述支撑件的分布区域涵盖所述封装胶体。
7.如权利要求6所述的半导体封装件，其特征在于，所述支撑件的热膨胀系数为大于或等于8ppm/℃以及小于或等于10ppm/℃。
8.如权利要求7所述的半导体封装件，其特征在于，各所述芯片包含有相对的一第一表面与一第二表面，各所述芯片以所述第一表面通过一胶层固定于所述承载件，各所述芯片的所述第二表面为一主动面，所述主动面形成有多个电极垫，所述主动面与所述多个电极垫的表面位于同一平面。
9.如权利要求8所述的半导体封装件，其特征在于，所述封装胶体的表面以及各所述芯片的所述主动面与所述多个电极垫的表面位于同一平面，各所述芯片的所述主动面与所述多个电极垫外露于所述封装胶体。
10.如权利要求9所述的半导体封装件，其特征在于，所述线路重布结构层包含有：
一绝缘基材；
多个中介电连接部，设置在所述绝缘基材内且分别电连接所述多个芯片的所述多个电极垫；以及
多个导电块，分别形成于所述多个中介电连接部的外露于所述绝缘基材的表面，并电连接所述多个中介电连接部。
11.一种半导体封装件的制法，其特征在于，所述半导体封装件的制法包含：
准备一承载件，所述承载件具有相对的一第一设置面与一第二设置面，所述第一设置面设有分离设置的多个芯片，各所述芯片具有一主动面，所述主动面形成有多个电极垫；
在所述承载件的所述第一设置面形成一封装胶体，各所述芯片的所述主动面与所述多个电极垫外露于所述封装胶体；
在所述承载件的所述第二设置面设置一支撑件，所述支撑件的热膨胀系数大于所述承载件的热膨胀系数；以及
形成一线路重布结构层于所述封装胶体的表面与所述多个芯片的所述主动面，完成所述半导体封装件。
12.如权利要求11所述的半导体封装件的制法，其特征在于，于所述承载件的所述第二设置面设置所述支撑件的步骤中，包含有：
在所述第二设置面设置一结合层；以及
将所述支撑件设置在所述结合层，使所述支撑件通过所述结合层设置在所述承载件的所述第二设置面。
13.如权利要求11或12所述的半导体封装件的制法，其特征在于，在所述承载件的所述第一设置面形成所述封装胶体的步骤中，包含有：
在所述承载件的所述第一设置面上形成一包覆胶体，所述包覆胶体包覆所述多个芯片；以及
移除部分的所述包覆胶体以形成所述封装胶体，使所述封装胶体露出各所述芯片的所述主动面与所述多个电极垫。
14.如权利要求11或12所述的半导体封装件的制法，其特征在于，所述承载件的厚度小于所述支撑件的厚度。
15.如权利要求11或12所述的半导体封装件的制法，其特征在于，所述支撑件的分布区域涵盖所述封装胶体。
16.如权利要求11或12所述的半导体封装件的制法，其特征在于，所述承载件的热膨胀系数小于8ppm/℃，所述支撑件的热膨胀系数大于或等于8ppm/℃。
17.如权利要求16所述的半导体封装件的制法，其特征在于，所述支撑件的热膨胀系数为大于或等于8ppm/℃以及小于或等于10ppm/℃。
18.如权利要求11或12所述的半导体封装件的制法，其特征在于，所述承载件的厚度为所述支撑件的厚度的二分之一。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220181167A1 (en) * 2020-12-07 2022-06-09 Innolux Corporation Manufacturing method of package structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479683A (zh) * 2010-11-30 2012-05-30 台湾积体电路制造股份有限公司 通过高热膨胀系数(cte)层降低晶圆变形
CN103208465A (zh) * 2012-01-11 2013-07-17 台湾积体电路制造股份有限公司 用于3d封装的应力补偿层
CN104637855A (zh) * 2013-11-06 2015-05-20 矽品精密工业股份有限公司 半导体封装件的制法
CN105225974A (zh) * 2015-11-05 2016-01-06 南通富士通微电子股份有限公司 封装方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140127857A1 (en) * 2012-11-07 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier Wafers, Methods of Manufacture Thereof, and Packaging Methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479683A (zh) * 2010-11-30 2012-05-30 台湾积体电路制造股份有限公司 通过高热膨胀系数(cte)层降低晶圆变形
CN103208465A (zh) * 2012-01-11 2013-07-17 台湾积体电路制造股份有限公司 用于3d封装的应力补偿层
CN104637855A (zh) * 2013-11-06 2015-05-20 矽品精密工业股份有限公司 半导体封装件的制法
CN105225974A (zh) * 2015-11-05 2016-01-06 南通富士通微电子股份有限公司 封装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220181167A1 (en) * 2020-12-07 2022-06-09 Innolux Corporation Manufacturing method of package structure

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