CN102479683A - 通过高热膨胀系数(cte)层降低晶圆变形 - Google Patents

通过高热膨胀系数(cte)层降低晶圆变形 Download PDF

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Abstract

提供一种制造半导体器件的方法。该方法包括提供具有相对的第一侧面和第二侧面的硅衬底。第一侧面和第二侧面的至少其中之一包括硅(111)表面。该方法包括在硅衬底的第一侧面上形成高热膨胀系数(CTE)层。高CTE层的CTE大于硅的CTE。该方法包括在硅衬底的第二侧面上方形成缓冲层。缓冲层的CTE大于硅的CTE。该方法包括在缓冲层的上方形成III-V族的层。III-V族的层的CTE比缓冲层的CTE高。

Description

通过高热膨胀系数(CTE)层降低晶圆变形
技术领域
本发明涉及一种半导体器件及其制造方法，具体的说，涉及通过高热膨胀系数层降低晶圆变形。
背景技术
近年来，半导体集成电路(IC)工业经历了快速增长。IC材料和设计中的技术进步产生了各种类型的提供不同目的的ICs。一些类型的ICs的制造可能需要在衬底上形成III-V族的层，例如在衬底上形成氮化镓层。这些类型的IC器件可能包括例如发光二极管(LED)器件，射频(RF)器件，和大功率半导体器件。
通常生产者在蓝宝石衬底上形成III-V族的层。但是蓝宝石衬底很昂贵。因此，一些生产者尝试在相对便宜的硅衬底上形成III-V族的层。然而，在硅衬底上形成III-V族的层的现有方法可能导致晶圆弯曲或变形，尤其是当制造涉及剧烈的温度变化时。晶圆变形可能导致晶圆缺陷，该晶圆缺陷会降低产量和削弱器件性能。
因此，虽然在硅衬底上形成III-V族的层的现有方法大体上满足其预期目的，但是这些方法不是在每个方面都令人满意。
发明内容
针对现有技术的缺陷，本发明提供了一种方法，包括：提供具有相对的第一侧面和第二侧面的晶圆；在所述晶圆的所述第一侧面上方形成层，所述层的热膨胀系数(CTE)比所述晶圆的热膨胀系数高；以及在所述晶圆的所述第二侧面上方形成III-V族的层，所述III-V族的层的热膨胀系数比所述晶圆的热膨胀系数高。
根据本发明所述的方法，其中所述晶圆包括硅(111)表面。
根据本发明所述的方法，其中形成所述热膨胀系数比所述晶圆的热膨胀系数高的层，使得所述层的厚度小于约2微米。
根据本发明所述的方法，其中使用外延工艺实施所述III-V族的层的形成，所述外延工艺的工艺温度范围在约800℃到约1400℃；以及进一步包括：形成所述III-V族的层之后，冷却所述III-V族的层和所述晶圆到约20℃到约30℃的温度范围。
根据本发明所述的方法，其中以某种方式实施所述III-V族的层的形成使得所述III-V族的层包括氮化镓材料。
根据本发明所述的方法，其中形成所述热膨胀系数比所述晶圆的热膨胀系数高的层，使得所述层包括选自由氮化硅，玻璃，和碳化硅组成的组的材料。
根据本发明所述的方法，其中所述热膨胀系数比所述晶圆的热膨胀系数高的层的形成包括：将掺杂的玻璃衬底与所述晶圆接合；以及随后减薄所述掺杂的玻璃衬底，所述掺杂的玻璃衬底是热膨胀系数比所述晶圆的热膨胀系数高的层。
根据本发明所述的方法，还包括：在形成所述III-V族的层之前，在所述晶圆的所述第二侧面上方形成缓冲层，所述缓冲层的热膨胀系数高于所述晶圆的热膨胀系数但是低于所述III-V族的层的热膨胀系数；以及其中所述III-V族的层形成在所述缓冲层上。
根据本发明所述的方法，其中所述热膨胀系数比所述晶圆的热膨胀系数高的层的形成在所述缓冲层的形成之后但是在所述III-V族的层的形成之前。
根据本发明所述的一种制造半导体器件的方法，包括：提供具有相对的第一侧面和第二侧面的硅衬底，所述第一侧面和所述第二侧面的至少之一包括硅(111)表面；在所述硅衬底的所述第一侧面上形成高热膨胀系数(CTE)层，所述高热膨胀系数层的热膨胀系数大于硅的热膨胀系数；在所述硅衬底的所述第二侧面上方形成缓冲层，所述缓冲层的热膨胀系数大于硅的热膨胀系数；以及在所述缓冲层的上方形成III-V族的层，所述III-V族的层的热膨胀系数大于所述缓冲层的热膨胀系数。
根据本发明所述的方法，其中：形成所述高热膨胀系数层，使得所述高热膨胀系数层包括选自由氮化硅，掺杂的玻璃，和碳化硅组成的组的材料；以及形成所述III-V族的层，使得所述III-V族的层包括氮化镓材料。
根据本发明所述的方法，其中形成所述高热膨胀系数层，使得所述高热膨胀系数层的厚度在约0.5微米到约2微米的范围内。
根据本发明所述的方法，其中形成所述高热膨胀系数层，使得所述高热膨胀系数层的热膨胀系数大于约3×10-6/℃。
根据本发明所述的方法，其中所述缓冲层的形成以某种方式实施使得：所述缓冲层包括多个层，并且所述缓冲层的热膨胀系数在从约3.8×10-6/℃到约4.5×10-6/℃的范围内。
根据本发明所述的方法，其中使用外延生长工艺形成所述III-V族的层，所述外延生长工艺在约800℃到约1400℃的温度范围内实施；以及还包括：在所述外延生长工艺实施之后，冷却所述III-V族的层和所述硅衬底到约室温。
根据本发明所述的一种半导体器件，包括：具有相对的第一侧面和第二侧面的衬底，所述衬底具有第一热膨胀系数(CTE)；设置在所述衬底的所述第一侧面上方的高热膨胀系数层，所述高热膨胀系数层具有比所述第一热膨胀系数大的第三热膨胀系数；设置在所述衬底的所述第二侧面上方的III-V族的层，所述III-V族的层具有比所述第一热膨胀系数大的第二热膨胀系数。
根据本发明所述的半导体器件，其中：所述高热膨胀系数层包括选自由氮化硅，玻璃，和碳化硅组成的组的材料；所述高热膨胀系数层的厚度在约0.5微米到约2微米的范围内；以及III-V族的层包括氮化镓材料。
根据本发明所述的半导体器件，其中所述高热膨胀系数层的热膨胀系数大于约3×10-6/℃。
根据本发明所述的半导体器件，其中所述衬底包括硅(111)表面。
根据本发明所述的半导体器件，还包括设置在所述衬底和所述III-V族的层之间的缓冲层，所述缓冲层包括氮化铝材料。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的各个方面示出制造半导体器件的方法的流程图。
图2-图6是根据本发明的各个方面示出处于各个制造阶段的半导体器件的一部分的示意性局部横截面侧视图。
图7-图9是根据本发明的各个方面示出处于各个制造阶段的另一个半导体器件的一部分的示意性局部横截面侧视图。
图10-图11是根据本发明的各个方面示出处于各个制造阶段的又一个半导体器件的一部分的示意性局部横截面侧视图。
具体实施方式
据了解为了实施本发明的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。再者，以下描述中第一部件形成在第二部件上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一和第二部件中的实施例，使得第一和第二部件不直接接触。为了简明和清楚，可以任意地以不同的尺寸绘制各种部件。
图1示出的是根据本发明的各个方面制造半导体器件的方法20的流程图。参考图1，方法20开始于方框22，其中提供了具有相对的第一侧面和第二侧面的硅衬底。方法继续到方框24，其中高热膨胀系数(CTE)层形成在硅衬底的第一侧面上。高CTE层的CTE大于硅的CTE。方法20继续到方框26，其中缓冲层形成在硅衬底的第二侧面上方。缓冲层的CTE大于大于硅的CTE。方法20继续到方框28，其中III-V族的层形成在缓冲层的上方。III-V族的层的CTE大于缓冲层的CTE。
图2到图6是根据图1的方法20的实施例示出处于各个制造阶段的半导体器件的示意性局部横截面侧视图。应该理解，为了更好地理解本发明的发明构思而简化了图2到图6。
参考图2，提供了硅晶圆40。硅晶圆40也可以称作硅衬底40。硅晶圆40具有厚度45。在实施例中，厚度45在约500微米(um)到约1000um的范围内。硅晶圆40也具有侧面或表面50，和位于侧面50对面的侧面或表面60。由于在图2中侧面50位于侧面60的上方，因此侧面50也可以称作前面，而侧面60也可以称作背面。
侧面50和侧面60都具有硅(111)表面。沿着根据米勒指数限定的(111晶格面劈裂或切割硅从而获得硅(111)表面。在实施例中，硅晶圆40的晶格常数在从约3.8埃到约3.9埃的范围内，并且热膨胀系数(CTE)在从约2.5×10-6/℃到约2.7×10-6/℃的范围内。应该理解，本发明讨论的所有晶格常数在约300开氏度下测量。
硅晶圆40被选择具有硅(111)表面是因为硅(111)表面与缓冲层(含有氮化镓材料或氮化铝镓材料)之间的失配相对小，该缓冲层将在随后的工艺中形成在硅(111)表面上。使用不同的硅表面如硅(100)表面，硅(100)表面和缓冲层之间的失配可能更大而且结果可能导致更多的制造困难。
缓冲层70形成在硅晶圆40的侧面50上。缓冲层70具有厚度75。在实施例中，厚度75在从约1um到约2um的范围内。可以通过金属有机物化学气相沉积(MOCVD)工艺形成缓冲层70。在实施例中，MOCVD工艺的实施温度在从800℃到约1400℃的范围内，而且工艺持续时间在从约1小时到约3小时的范围内。
缓冲层70可以包括多个氮化铝或氮化铝镓的薄层。这些氮化铝或氮化铝镓的薄层都可以薄到几纳米(nm)或几十纳米。氮化铝材料的晶格常数可以在从约2.9到约3.3的范围内，而且氮化铝材料的CTE可以在从约3.8×10-6/℃到约4.5×10-6/℃的范围内。氮化铝镓材料的晶格常数和CTE与氯化铝的晶格常数和CTE接近。因此，缓冲层70和硅晶圆40具有失配的CTEs。
在一个实施例中，将缓冲层70实施成低温氮化铝结构，其中多个薄度为几纳米的氮化铝层被多个薄度为几百纳米的氮化镓层插入。在另一个实施例中，将缓冲层70实施成超晶格结构，其中氮化镓/氮化铝超晶格在高温下形成，例如高达约1050℃的温度。在又一个实施例中，将缓冲层实施成步阶式氮化铝镓结构。在实施例中，步阶式氮化铝镓包括氮化铝层，梯度型氮化铝镓层，和固定的氮化铝镓层。这些层可以在不同的温度下形成。应该理解，缓冲层70不限于以上讨论的结构，并且可以在其它实施例中不同地实施。
缓冲层70形成之后，将硅晶圆40和缓冲层70冷却到约室温，在实施例中室温在从约20℃到约30℃的范围内。在冷却过程中，缓冲层70和硅晶圆40之间的CTE失配意味着缓冲层70和硅晶圆以不同的速率收缩。详细地说，由于缓冲层70的CTE大于硅晶圆的CTE，因此产生拉伸应力。通常应力是可变形体中起作用的内力的度量。拉伸应力包括从平面向外作用的力，而压缩应力包括向平面内作用的力。这里，拉伸应力将硅晶圆40的边缘向上拉，导致轻微凹面的形状。可以说晶圆40是轻微变形的，其也可以称作晶圆弓。为了简明，图2中没有示出晶圆变形。
现参考图3，高CTE层80和90分别形成在缓冲层70和硅晶圆的侧面60上。高CTE层80和90都具有大于约3×10-6/℃的CTE。在实施例中，高CTE层80和90都包括氮化硅材料。氮化硅材料的CTE在从约3×10-6/℃到约3.4×10-6/℃的范围内，比硅的CTE高。
使用低压化学气相沉积(LPCVD)工艺形成高CTE层80和90。在实施例中，在从约500℃到约900℃的温度范围内实施LPCVD工艺，而且工艺持续时间在约3小时到约10小时的范围内。
高CTE层90具有厚度95。在实施例中，厚度95小于约2um，例如在约0.5um到约2.0um的范围内。厚度95不是随意选择的，而是由一组方程(稍后讨论)计算出来的。厚度95被计算从而具有优化值，使得高CTE层90产生压缩应力以抵消或平衡由缓冲层70和随后形成的氮化镓层产生的拉伸应力。随后将更详细地讨论厚度95的计算。
在高CTE层80和90形成之后，将整个器件再次冷却到室温。冷却过程中的CTE失配将再次导致整个器件的近似凹面的形状。为了简明，图3中没有示出凹面形状。
现参考图4，移除缓冲层70上的高CTE层80。可以使用本领域公知的湿法蚀刻工艺或其它合适的工艺实施移除。高CTE层80的移除将导致应力在整个器件内移动，使得整个器件-包括硅晶圆40，缓冲层70，和高CTE层90-从边缘向下弯曲。也就是说，整个器件的边缘被高CTE层90拉低并且整个器件将具有凸面的形状。再次，为了简明，图4中没有特意示出凸面形状。
现参考图5，氮化镓层100形成在缓冲层70上方。氮化镓层100也可以被称作III-V族或III-V结构，因为镓在周期表的“III”族中，而氮在周期表的“V”族中。氮化镓材料的晶格常数可以在从约3到约3.4的范围内而氮化镓材料的CTE可以在约5.1×10-6/℃到约6.1×10-6/℃的范围内。氮化镓层100具有比缓冲层70稍高的晶格常数和稍高的CTE。
在实施例中，通过MOCVD工艺形成氮化镓层100。在实施例中，MOCVD工艺的实施温度在从约800℃到约1400℃的范围内，而且工艺持续时间在从约1小时到约3小时的范围内。氮化镓层100具有厚度105。在实施例中，厚度105在从约1um到约4um的范围内。
如上所述，硅晶圆40被选择具有硅(111)表面，因此硅晶圆40的晶格常数与缓冲层70的晶格常数较好地匹配。通过使用带有硅(111)表面的硅晶圆，而且通过调整缓冲层70的实施方案，可以在各个层界面获得不同的晶格常数失配，从而导致不同的应力。这里，可以以某种方式调整晶格常数失配使得整个器件-包括硅晶圆40和层70，90和100在高温范围(从约800℃到约1400℃)具有轻微凸面形状。
然后，将整个器件冷却到室温。根据本发明的实施例，用于形成缓冲层70和氮化镓层100的MOCVD工艺和用于形成高CTE层80和90的LPCVD工艺使用不同的工具来实施。因此，硅晶圆40和其上形成的层必须在缓冲层70形成之后，在高CTE层80和90形成之后，以及在氮化镓层100形成之后被冷却。
当整个器件冷却时，各个层根据它们各自的CTEs收缩。具有较高CTE的层比具有较低CTE的层收缩得多。不同的收缩速率将导致相邻层之间的应力。应力的量也取决于层的厚度。例如，随着层的增厚，其对应力的量的贡献将相应地增加。
这里，由于缓冲层70的材料组成与氮化镓层100相似，并且它们的CTEs差别不大，因此缓冲层70和氮化镓层100可以在实施应力计算中大致地被看成整体。
高CTE层90的CTE比硅晶圆40的高。当冷却发生时，缓冲层70/氮化镓层100比硅晶圆40收缩得多，从而在硅晶圆40和缓冲层70/氮化镓层100之间的界面产生拉伸应力。同时，由于高CTE层90的较高CTE，高CTE层90比硅晶圆40收缩得多。从而产生压缩应力以抵消由缓冲层70/氮化镓层100的收缩产生的拉伸应力。也就是说，高CTE层90和缓冲层70/氮化镓层100将硅晶圆40拉向相反的方向，其具有平衡的效果。如果没有高CTE层90，整个器件可能被缓冲层70/氮化镓层100拉扯从而具有凹面形状。这里，高CTE层90起到降低由缓冲层70/氮化镓层100产生的拉力的作用，而且整个器件的最终形状基本上是平坦的。
在实施例中，计算高CTE层90的厚度95从而使得器件被冷却到室温范围时，由高CTE层90产生的应力将基本上与缓冲层70/氮化镓层100产生的应力平衡。即使平衡抵消发生得不完美，应力的剩余量可以容易地被硅晶圆40吸收而不会导致损害，因为硅晶圆40比所有其它层都厚得多。在这种方式中，高CTE层90通过产生至少部分地抵消由缓冲层70/氮化镓层100产生的应力的应力而有助于降低整个器件的变形。如果没有插入高CTE层90，由缓冲层70/氮化镓层100产生的应力可能扭曲或弯曲包括硅晶圆40和氮化镓层100的整个器件的形状。但是由于在冷却过程中高CTE层90对抗缓冲层70/氮化镓层100，冷却后整个器件将获得基本平坦的形状。例如，冷却结束时，整个器件可以达到小于25um的晶圆变形或晶圆弓。
以下方程为以上讨论的应力计算提供了更多数学细节：
σ(E′i，Ri，di)＝σ1+σ2+σ3
σ 1 = - E 1 ′ d 1 2 6 ( 1 R 2 - 1 R 1 ) + E 1 ′ Y 1 R 2
σ 2 = - E 1 ′ d 1 2 6 d 2 ( 1 R 2 - 1 R 1 )
σ 3 = E 1 ′ d 1 2 6 d 3 ( 1 R 3 - 1 R 2 )
E i ′ = E i 1 - v i
其中σ是层的应力，d是层的厚度，E是层的应力系数，R是层的曲率，以及ν是层的泊松比。下标1，2和3分别指硅晶圆40，高CTE层90，以及缓冲层70和氮化镓层100的组合。
基于以上一组方程，高CTE层90的厚度95(在方程中表示为d2)可以被计算从而使得整个器件的变形小于约25um。例如，应力(σ1，σ2和σ3)的总和可以设定为0，而且相应地可以通过操纵以上方程计算d2。在一个实施例中，d2(或厚度95)可以计算为小于约2um，例如在从约1um到约2um的范围内。
从以上所述可以看出，本发明提供了在硅晶圆上形成氮化镓材料而不引起晶圆变形的方法。该方法可以应用到半导体技术的不同领域，该半导体技术可能包括在衬底上生长氮化镓。例如，该方法可以用于制造高功率半导体器件，图6中示出了实例。
参考图6，示出高功率半导体器件120的示意性局部横截面侧视图。半导体器件120包括硅晶圆40，该硅晶圆40在某种程度上用于为其上形成的层提供机械支撑。半导体器件120包括用于应力平衡目的的高CTE层90。半导体器件120也包括硅晶圆40，缓冲层70，和氮化镓层100。氮化镓层100具有厚度105。在实施例中，厚度105在从约1um到约4um的范围内。
高功率半导体器件120也包括形成在氮化镓层100上方的氮化铝镓层140。氮化铝镓层140具有化学式AlxGa1-xN，其中x在从约0.25到0.3的范围内。氮化铝镓层140具有厚度150。在实施例中，厚度150在从约10nm到约40nm的范围内。
高功率半导体器件120也包括由栅极器件160和源极/漏极区域170形成的晶体管。栅极器件160(或栅极结构)形成在氮化铝镓层140上方，并且源极/漏极区域170形成在氮化铝镓层140中和部分形成在氮化镓层100中。栅极器件160可以包括栅极介电元件和栅极电极元件。源极/漏极区域170可以通过一个或多个掺杂或注入工艺形成。当半导体器件被打开，导电沟道形成在栅极器件160之下和源极/漏极区域170之间。电流将在导电沟道中流动。
高功率半导体器件120也包括形成在氮化铝镓层140上方的互连结构200。互连结构200包括多个互连层，也称为金属层。每个金属层包括多个传送电信号的金属线。金属层通过通孔互连在一起。接触也形成在栅极器件160和源极/漏极区域170上方从而与外部器件建立连接。为了简明，图7中没有特意地示出这些金属线，通孔和接触。此外，可以实施额外的制造工艺以完成高功率器件120的制造，如钝化，测试和封装工艺。为了简明，本发明也不示出或讨论这些工艺。
应该理解在图7中示出的和讨论的高功率器件120仅仅是用于提供可以怎样使用高CTE层90促进氮化镓层在硅晶圆上形成的实例。在其它实施例中，高CTE层90可以用于形成发光二极管(LED)器件，射频(RF)器件，和高电子迁移率晶体管(HEMT)器件。实际上，只要是需要无大量变形地在硅衬底上形成III-V族的层，本发明公开的方法和结构就可以应用。
图7到图9是根据本发明的另一个实施例的处于不同制造阶段的半导体器件的示意性局部横截面侧视图。为了一致性和简明，在图2-图6和图7-图9中相同的元件的标记相同。
参考图7，玻璃层220与晶圆40的侧面60连接。玻璃层220的CTE在从约3.0×10-6/℃到约5.5×10-6/℃的范围内。玻璃层220的溶化温度在从约1400℃到约1800℃的范围内。在实施例中，掺杂玻璃层220以增加其CTE。玻璃层220具有厚度230。在实施例中，厚度230在从约500um到约1500um的范围内。
现参考图8，在减薄工艺240中，从侧面60减薄玻璃层220。减薄工艺240基本上将玻璃层220的厚度降低到厚度250。在实施例中，厚度250小于约2um，例如在从约1um到约2um的范围内。在另一个实施例中，厚度45和250的总和大约与另一个代替硅晶圆40使用的硅晶圆的厚度相等，其中该另一个硅晶圆可能具有与硅晶圆40的硅(111)表面相对的硅(100)表面。然而，如前所述，硅(100)表面的使用导致硅晶圆和其上形成的淡化镓层之间的更大的晶格常数失配，而这是不尽人意的。因此，这里讨论的实施例没有使用带有(100)表面的硅晶圆。
现参考图9，缓冲层70形成在硅晶圆40的侧面50上方，以及氮化镓层100形成在缓冲层70的上方。缓冲层70和氮化镓层100的形成可以使用相同的工艺工具和相同的温度范围。然后，氮化铝镓层140形成在氮化镓层100的上方，形成栅极器件160和源极/漏极区域170，以及互连结构200也以与以上关于图6所述相似的方式形成。这里，减薄的玻璃层220用作高CTE层并且当整个器件冷却时有助于降低整个器件的变形。
图10-图11是根据本发明的又一个实施例的处于不同制造阶段的半导体器件的示意性局部横截面侧视图。为了一致性和简明，在图2-图6和图10-图11中相同的元件的标记相同。
参考图10，碳化硅层270形成在晶圆40的侧面60上。碳化硅层270的CTE在从约4.3×10-6/℃到约4.7×10-6/℃的范围内。碳化硅层270具有厚度280。在实施例中，厚度280在从约500um到约1500um的范围内。
现参考图11，缓冲层70，氮化镓层100，氮化铝镓层140，栅极器件160，源极/漏极区域170，以及互连结构200的形成方式都与以上关于图6所述的方式相同。这里，碳化硅层270用作高CTE层并且有助于降低整个器件的变形。
上述本发明的实施例比现有方法更有优势。然而，应该理解，其它实施例可以提供不同的优点，而且没有特定的优点是被任何实施例都需要的。其中一个优点是整个器件将在制造过程中保持基本平坦，这有助于降低晶圆缺陷。在传统的制造工艺中，晶圆可能在一个或另一个阶段中变形。晶圆变形是不受欢迎的因为晶圆变形可能导致晶圆缺陷，从而降低产量和/或降低器件性能和质量。
比较而言，以上讨论的实施例利用高CTE层90(或其他类似的高CTE层)帮助降低制造过程中的晶圆变形。当将整个器件从用于形成氮化镓层100的高温冷却到室温时，高CTE层90有助于抵消由不同的CTEs和不同的收缩速率导致产生的应力。可以计算和实施高CTE层90的厚度95使得整个器件在被冷却时保持应力平衡。因此，冷却工艺之后，整个器件是基本平坦的，从而可以降低与晶圆变形有关的缺陷。
另一个优点是高CTE层90的形成廉价，并且高CTE层90的制造与现有制造工艺流程兼容。因此，在硅晶圆和氮化镓层之间插入高CTE层对制造成本的影响很小。
本发明的其中一个宽泛形式包括一种方法。该方法包括提供具有相对的第一侧面和第二侧面的硅晶圆。该方法包括在硅晶圆的第一侧面上方形成层。该层的热膨胀系数(CTE)比硅的高。该方法包括在硅晶圆的第二侧面上方形成III-V族的层。III-V族的层的CTE比硅的高。
本发明的另一个宽泛形式是包括一种制造半导体器件的方法。该方法包括提供具有相对的第一侧面和第二侧面的硅衬底。第一侧面和第二侧面的至少其中之一包括硅(111)表面。该方法包括在硅衬底的第一侧面上形成高热膨胀系数(CTE)层。高CTE层的CTE大于硅的CTE。该方法包括在硅衬底的第二侧面上方形成缓冲层。缓冲层的CTE大于硅的CTE。该方法包括在缓冲层的上方形成III-V族的层。III-V族的层的CTE比缓冲层的CTE高。
本发明的又一个宽泛形式包括一种半导体器件。半导体器件包括具有相对的第一和第二侧面的硅衬底。硅衬底具有第一热膨胀系数(CTE)。该半导体器件包括被设置在硅衬底的第一侧面上方的高CTE层。高CTE层具有比第一CTE大的第三CTE。半导体器件包括被设置在硅衬底的第二侧面上方的III-V族的层。III-V族的层具有比第一CTE大的第二CTE。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解以下详细描述。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种方法，包括：
提供具有相对的第一侧面和第二侧面的晶圆；
在所述晶圆的所述第一侧面上方形成层，所述层的热膨胀系数(CTE)比所述晶圆的热膨胀系数高；以及
在所述晶圆的所述第二侧面上方形成III-V族的层，所述III-V族的层的热膨胀系数比所述晶圆的热膨胀系数高。
2.根据权利要求1所述的方法，其中所述晶圆包括硅(111)表面。
3.根据权利要求1所述的方法，其中形成所述热膨胀系数比所述晶圆的热膨胀系数高的层，使得所述层的厚度小于约2微米。
4.根据权利要求1所述的方法，其中使用外延工艺实施所述III-V族的层的形成，所述外延工艺的工艺温度范围在约800℃到约1400℃；以及进一步包括：
形成所述III-V族的层之后，冷却所述III-V族的层和所述晶圆到约20℃到约30℃的温度范围。
5.根据权利要求1所述的方法，其中实施所述III-V族的层的形成，使得所述III-V族的层包括氮化镓材料。
6.根据权利要求1所述的方法，其中形成所述热膨胀系数比所述晶圆的热膨胀系数高的层，使得所述层包括选自由氮化硅，玻璃，和碳化硅组成的组的材料。
7.根据权利要求1所述的方法，其中所述热膨胀系数比所述晶圆的热膨胀系数高的层的形成包括：
将掺杂的玻璃衬底与所述晶圆接合；以及
随后减薄所述掺杂的玻璃衬底，所述掺杂的玻璃衬底是热膨胀系数比所述晶圆的热膨胀系数高的层。
8.根据权利要求1所述的方法，还包括：在形成所述III-V族的层之前，在所述晶圆的所述第二侧面上方形成缓冲层，所述缓冲层的热膨胀系数高于所述晶圆的热膨胀系数但是低于所述III-V族的层的热膨胀系数；
以及其中所述III-V族的层形成在所述缓冲层上。
9.一种制造半导体器件的方法，包括：
提供具有相对的第一侧面和第二侧面的硅衬底，所述第一侧面和所述第二侧面的至少之一包括硅(111)表面；
在所述硅衬底的所述第一侧面上形成高热膨胀系数(CTE)层，所述高热膨胀系数层的热膨胀系数高于硅的热膨胀系数；
在所述硅衬底的所述第二侧面上方形成缓冲层，所述缓冲层的热膨胀系数高于硅的热膨胀系数；以及
在所述缓冲层的上方形成III-V族的层，所述III-V族的层的热膨胀系数高于所述缓冲层的热膨胀系数。
10.一种半导体器件，包括：
具有相对的第一侧面和第二侧面的衬底，所述衬底具有第一热膨胀系数(CTE)；
设置在所述衬底的所述第一侧面上方的高热膨胀系数层，所述高热膨胀系数层具有比所述第一热膨胀系数高的第三热膨胀系数；
设置在所述衬底的所述第二侧面上方的III-V族的层，所述III-V族的层具有比所述第一热膨胀系数高的第二热膨胀系数。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9396936B2 (en) 2014-02-14 2016-07-19 National Chiao Tung University Method for growing aluminum indium nitride films on silicon substrate
US9620461B2 (en) 2014-06-09 2017-04-11 Globalwafers Co., Ltd. Laminar structure of semiconductor and manufacturing method thereof
TWI611578B (zh) * 2017-06-14 2018-01-11 穩懋半導體股份有限公司 用以減少化合物半導體晶圓變形之改良結構
CN107771352A (zh) * 2015-06-26 2018-03-06 英特尔公司 设计的硅衬底上的gan器件
CN107818953A (zh) * 2016-09-14 2018-03-20 矽品精密工业股份有限公司 半导体封装件及其制法
CN111199932A (zh) * 2018-11-20 2020-05-26 南亚科技股份有限公司 穿硅通孔结构及其制造方法
CN113130319A (zh) * 2020-01-15 2021-07-16 台湾积体电路制造股份有限公司 制造半导体器件和电子器件的方法
CN113948389A (zh) * 2021-08-30 2022-01-18 西安电子科技大学 一种基于衬底背面SiSn外延层的硅基AlGaN/GaN HEMT及制备方法
CN113948391A (zh) * 2021-08-30 2022-01-18 西安电子科技大学 一种硅基AlGaN/GaN HEMT器件及制备方法
CN114551323A (zh) * 2022-02-25 2022-05-27 广东芯粤能半导体有限公司 半导体器件及形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8723185B2 (en) 2010-11-30 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing wafer distortion through a high CTE layer
WO2016106231A1 (en) 2014-12-22 2016-06-30 Sunedison Semiconductor Limited Manufacture of group iiia-nitride layers on semiconductor on insulator structures
CA2923893A1 (en) * 2015-03-19 2016-09-19 Rolls-Royce Corporation Diffusion barrier layers for ceramic matrix composites

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030033974A1 (en) * 2001-07-11 2003-02-20 Tetsuzo Ueda Layered substrates for epitaxial processing, and device
US20060202209A1 (en) * 2005-03-09 2006-09-14 Kelman Maxim B Limiting net curvature in a wafer
US20080179547A1 (en) * 2006-09-08 2008-07-31 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
CN101714504A (zh) * 2002-09-27 2010-05-26 株式会社日立国际电气 热处理装置、半导体装置的制造方法及衬底的制造方法
US20100140660A1 (en) * 2008-12-10 2010-06-10 Yifeng Wu Semiconductor Heterostructure Diodes

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417315B (en) * 1998-06-18 2001-01-01 Sumitomo Electric Industries GaN single crystal substrate and its manufacture method of the same
US6162543A (en) * 1998-12-11 2000-12-19 Saint-Gobain Industrial Ceramics, Inc. High purity siliconized silicon carbide having high thermal shock resistance
US6791119B2 (en) * 2001-02-01 2004-09-14 Cree, Inc. Light emitting diodes including modifications for light extraction
US6689671B1 (en) * 2002-05-22 2004-02-10 Advanced Micro Devices, Inc. Low temperature solid-phase epitaxy fabrication process for MOS devices built on strained semiconductor substrate
US7112830B2 (en) 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
US6967355B2 (en) * 2003-10-22 2005-11-22 University Of Florida Research Foundation, Inc. Group III-nitride on Si using epitaxial BP buffer layer
WO2005069361A1 (ja) * 2004-01-20 2005-07-28 Hitachi Kokusai Electric Inc. 熱処理装置
JP2006196802A (ja) * 2005-01-17 2006-07-27 Sony Corp 半導体装置および半導体装置の製造方法
JP4369438B2 (ja) * 2005-04-26 2009-11-18 シャープ株式会社 電界効果型トランジスタ
US7547925B2 (en) 2005-11-14 2009-06-16 Palo Alto Research Center Incorporated Superlattice strain relief layer for semiconductor devices
US7351609B2 (en) * 2006-03-22 2008-04-01 National Taiwan University Method for wafer level package of sensor chip
JP5397825B2 (ja) * 2007-05-18 2014-01-22 サンケン電気株式会社 電界効果半導体装置
JP2008311355A (ja) * 2007-06-13 2008-12-25 Rohm Co Ltd 窒化物半導体素子
US7598108B2 (en) 2007-07-06 2009-10-06 Sharp Laboratories Of America, Inc. Gallium nitride-on-silicon interface using multiple aluminum compound buffer layers
KR100969812B1 (ko) * 2007-12-12 2010-07-13 주식회사 실트론 자가 분리를 이용한 질화갈륨 단결정 기판의 제조 방법
US7976630B2 (en) * 2008-09-11 2011-07-12 Soraa, Inc. Large-area seed for ammonothermal growth of bulk gallium nitride and method of manufacture
US20100084687A1 (en) * 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
TWI380368B (en) * 2009-02-04 2012-12-21 Univ Nat Chiao Tung Manufacture method of a multilayer structure having non-polar a-plane {11-20} iii-nitride layer
JP2010232279A (ja) * 2009-03-26 2010-10-14 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP5377212B2 (ja) * 2009-10-13 2013-12-25 信越化学工業株式会社 単結晶ダイヤモンド基板の製造方法
US8723185B2 (en) 2010-11-30 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing wafer distortion through a high CTE layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030033974A1 (en) * 2001-07-11 2003-02-20 Tetsuzo Ueda Layered substrates for epitaxial processing, and device
CN101714504A (zh) * 2002-09-27 2010-05-26 株式会社日立国际电气 热处理装置、半导体装置的制造方法及衬底的制造方法
US20060202209A1 (en) * 2005-03-09 2006-09-14 Kelman Maxim B Limiting net curvature in a wafer
US20080179547A1 (en) * 2006-09-08 2008-07-31 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
US20100140660A1 (en) * 2008-12-10 2010-06-10 Yifeng Wu Semiconductor Heterostructure Diodes

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9396936B2 (en) 2014-02-14 2016-07-19 National Chiao Tung University Method for growing aluminum indium nitride films on silicon substrate
US9620461B2 (en) 2014-06-09 2017-04-11 Globalwafers Co., Ltd. Laminar structure of semiconductor and manufacturing method thereof
CN107771352A (zh) * 2015-06-26 2018-03-06 英特尔公司 设计的硅衬底上的gan器件
CN107771352B (zh) * 2015-06-26 2022-05-10 英特尔公司 设计的硅衬底上的gan器件
CN107818953A (zh) * 2016-09-14 2018-03-20 矽品精密工业股份有限公司 半导体封装件及其制法
TWI611578B (zh) * 2017-06-14 2018-01-11 穩懋半導體股份有限公司 用以減少化合物半導體晶圓變形之改良結構
CN111199932B (zh) * 2018-11-20 2022-03-01 南亚科技股份有限公司 穿硅通孔结构及其制造方法
CN111199932A (zh) * 2018-11-20 2020-05-26 南亚科技股份有限公司 穿硅通孔结构及其制造方法
CN113130319A (zh) * 2020-01-15 2021-07-16 台湾积体电路制造股份有限公司 制造半导体器件和电子器件的方法
CN113948389A (zh) * 2021-08-30 2022-01-18 西安电子科技大学 一种基于衬底背面SiSn外延层的硅基AlGaN/GaN HEMT及制备方法
CN113948391A (zh) * 2021-08-30 2022-01-18 西安电子科技大学 一种硅基AlGaN/GaN HEMT器件及制备方法
CN113948389B (zh) * 2021-08-30 2023-03-14 西安电子科技大学 一种基于衬底背面SiSn外延层的硅基AlGaN/GaN HEMT及制备方法
CN113948391B (zh) * 2021-08-30 2023-11-21 西安电子科技大学 一种硅基AlGaN/GaN HEMT器件及制备方法
CN114551323A (zh) * 2022-02-25 2022-05-27 广东芯粤能半导体有限公司 半导体器件及形成方法
CN114551323B (zh) * 2022-02-25 2023-06-16 广东芯粤能半导体有限公司 半导体器件及形成方法

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