KR20150052465A - 반극성 질화물 반도체 구조체 및 이의 제조 방법 - Google Patents

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Abstract

반극성 질화물 반도체 구조체 및 반극성 질화물 반도체 구조체의 제조 방법이 개시된다. 개시된 반극성 질화물 반도체 구조체는 7≤k≤13를 만족하는 Si(11k) 표면을 갖는 실리콘 기판 상에 형성되는 질화물 반도체층을 포함하며, 질화물 반도체층의 분극 전계가 0 근방이 되는 반극성을 특성을 갖는다.

Description

반극성 질화물 반도체 구조체 및 이의 제조 방법{Semipolar nitride semiconductor structure and method of fabricating the same}
본 개시는 질화물 반도체에 관한 것이며, 더욱 상세하게는 반극성 특성을 갖는 반극성 질화물 반도체 구조체 및 이의 제조 방법에 관한 것이다.
고체 광원 조명(Solid state lighting) 시장 진입을 위해서는 발광다이오드(Light Emitting Diode; LED)의 가격을 낮추는 것이 필수 불가결하다. 이를 위해서는 기판의 대구경화를 통해 생산성을 높이고, 칩 효율을 높여 단가($/klm)를 낮춰야 한다.
단가($/klm)를 낮추기 위해서는 효율 감소(efficiency droop)를 완화하여 전구(bulb)에 들어가는 칩의 개수를 줄여 조명기구(luminaire)의 가격을 낮추는 것과 현재의 형광체 전환(phosphor conversion) LED를 색혼합(color mixing)으로 대체하여 효율을 높이는 방법이 있다. 고체 광원 조명의 가격을 낮춰 현재의 형광등을 대체하는 방법으로 가장 바람직하게는 8인치 이상의 대구경 기판을 이용하여 생산성을 높이고, 효율이 높고, 효율 감소(droop)가 적은 LED를 적용하는 것이다.
효율 감소의 원인은 아직도 많이 논쟁되고 있지만, 양자 우물(quantum well) 내부의 많은 결함(dislocation)에 의한 빛샘(leakage)과 압전 전계(piezo electric field)에 의한 에너지 밴드의 휨(energy band bending)에 의한 전자의 오버플로우(overflow)에 의해 발생된다고 보고 있다. 상기 원인에 기인한 효율 감소를 완화하기 위한 방법으로 비극성(nonpolar) GaN 기판을 사용하는 방법이 알려져 있다. 비극성 기판을 사용하면 분극 전계(polarization field)가 발생하지 않아서 에너지 밴드의 휨을 차단하여 전자의 오버플로우를 줄여 줄 수 있고, GaN 벌크(bulk) 기판의 사용으로 결함을 종래의 헤테로 에피택시(hetero-epitaxy) 방법에 비해 100배 이상 줄여 줄 수 있다.
하지만, GaN 벌크 기판은 직경이 4~6인치 정도의 수준에 머물러 있고, 그 가격 또한 수 천 불 이상에 달하여 상업적으로 적용하기에는 어려움이 많다. 더욱이 비극성이나 반극성의 GaN 기판의 경우는 그 가격이 더 비싼 것이 현실이다.
본 발명에서는 실리콘 기판을 이용하여 제작가능한 반극성 질화물 반도체 구조체 및 이의 제조 방법을 제공하고자 한다.
본 발명의 한 측면에 따르는 반극성 질화물 반도체 구조체는 7≤k≤13를 만족하는 Si(11k) 표면을 갖는 실리콘 기판; 및 상기 실리콘 기판 상에 형성된 질화물 반도체층;을 포함하며, 상기 질화물 반도체층은 분극 전계가 0 근방이 되는 반극성 특성을 가질 수 있다.
상기 실리콘 기판의 Si(11k) 표면은 Si(111) 면이 Si(100)면에 대해 우세하게 노출될 수 있다.
상기 질화물 반도체층은 단결정의 GaN 박막일 수 있다.
상기 GaN 박막의 c-축이 상기 실리콘 기판의 Si(11k) 표면에 대해 기울어진 각도는 35°≤k≤45°의 범위 내에 있을 수 있다.
상기 실리콘 기판과 상기 질화물 반도체층 사이에는 버퍼층이 개재될 수 있다. 이러한 버퍼층은 AlN, AlGaN, 스텝 그레이드 AlxInyGa1 -x- yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1-y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성될 수 있다.
또한, 상기 실리콘 기판과 상기 버퍼층 사이에는 핵성장층이 개재될 수 있다. 이러한 핵성장층은 AlN으로 형성돌 수 있다.
본 발명의 다른 측면에 따르는 반극성 질화물 반도체 구조체의 제조 방법은 7≤k≤13를 만족하는 Si(11k) 표면을 갖는 실리콘 기판을 마련하는 단계; 및 상기 실리콘 기판의 상에 질화물 반도체층을 성장시키는 단계;를 포함하며, 상기 질화물 반도체층은 분극 전계가 0 근방이 되는 반극성 특성을 가질 수 있다.
Si(111) 면이 Si(100)면에 대해 우세하게 노출되도록 상기 실리콘 기판의 Si(11k) 표면을 이방성 에칭하는 단계가 더 포함될 수 있다. 상기 이방성 에칭은 KOH, TMAH, EDP, N2H2, HaOH, 및 CsOH으로 이루어진 그룹에서 선택되는 적어도 어느 하나의 에칭액일 수 있다. 이러한 이방성 에칭은 마스크없는(maskless) 에칭일 수 있다.
상기 질화물 반도체층은 단결정의 GaN 박막일 수 있다. 이때, GaN 박막의 c-축은 35°≤k≤45°의 범위 내에 있을 수 있다.
상기 질화물 반도체층을 성장시키는 단계는 상기 실리콘 기판의 상에 버퍼층을 형성하는 단계가 더 포함도리 수 있다. 상기 버퍼층은 AlN, AlGaN, 스텝 그레이드 AlxInyGa1 -x-yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성할 수 있다.
상기 질화물 반도체층을 성장시키는 단계는 상기 실리콘 기판의 상에 핵성장층을 형성하는 단계가 더 포함될 수 있다.
상기 핵성장층은 AlN으로 형성될 수 있다.
상기 질화물 반도체층을 시드층으로 하여 질화물 벌크층을 형성하는 단계가 더 포함될 수 있다.
상기 실리콘 기판을 제거하는 단계가 더 포함될 수 있다. 상기 실리콘 기판을 제거할 때, 상기 핵성장층과 상기 버퍼층의 적어도 일부도 함께 제거될 수 있다.
개시된 실시예들에 의한 반극성 질화물 반도체 구조체는 분극 전계(polarization field)가 실질적으로 0 근처의 값인 양호한 반극성 성질을 가질 수 있다.
개시된 실시예들에 의한 반극성 질화물 반도체 구조체의 제조 방법은 이방성 에칭액을 이용하여 높은 지수의 (11k) 표면을 갖는 실리콘 기판을 이방성 식각하여 (111)면을 충분히 드러나도록 함으로써 양호한 반극성 성질을 갖는 단결정의 질화물 반도체 구조체를 실리콘 기판에 대면적으로 형성할 수 있다.
개시된 실시예들에 의한 반극성 질화물 반도체 구조체는 실리콘 기판 상에 형성된 질화물 반도체층을 시드층으로 이용하여 질화물 벌크 기판으로 제조될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반극성 질화물 반도체 구조체의 제조방법을 설명하는 흐름도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따라 제조되는 반극성 질화물 반도체 구조체를 각 단계별로 도시하는 도면이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반극성 질화물 반도체 구조체 제조용 실리콘 기판을 이방성 에칭하는 개략도이다.
도 4는 GaN의 결정 각도와 반극성의 관계를 설명하는 그래프이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 질화물 반도체 구조체의 제조 방법을 도시하는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따라 제조되는 반극성 질화물 반도체 벌크 기판을 도시하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
도 1은 본 발명의 일 실시예에 따른 반극성 질화물 반도체 구조체의 제조방법을 설명하는 흐름도이며, 도 2a 내지 도 2d는 본 발명의 일 실시예에 따라 제조되는 반극성 질화물 반도체 구조체를 각 단계별로 도시하는 도면이다.
도 2a 및 도 3a 내지 도 6c는 질화물 반도체 성장에 사용되는 실리콘 기판(100)을 준비하는 과정을 보여준다.
도 2a를 참조하면, 반극성 질화물 반도체 구조체 제조용 높은 지수의 결정방위를 갖는 실리콘 기판(100)를 준비한다(S10). 본 명세서에서 높은 지수의 결정방위를 갖는 실리콘 기판(100)라 함은 7≤k≤13의 높은 k값의 Si(11k) 표면을 갖는 Si 기판을 의미한다. 실리콘 기판(100)으로는, 예를 들어, 10mm 내지 18인치의 직경을 가지는 대면적 기판을 사용할 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 상기 실리콘 기판(100)의 Si(11k) 표면을 이방성 에칭을 한다(S20). 이방성 에칭을 통해 실리콘 기판(100)의 Si(11k) 표면은 Si(111) 면이 Si(100)면에 대해 상대적으로 많이 노출되도록 할 수 있다. 이러한 이방성 에칭은 습식 식각 공정일 수 있다. 이러한 이방성 에칭은 마스크없이 수행되는 식각 공정(maskless etching)일 수 있다.
도 3a는 Si(117)표면(surface)을 갖는 실리콘 기판을 이방성 에칭하여, Si(111)면(facet)이 노출되도록 하는 것을 도시하며, 도 3b는 Si(119)표면을 갖는 실리콘 기판을 이방성 에칭하여, Si(111)면이 노출되도록 하는 것을 도시하며, 도 3c는 Si(11 11)표면을 갖는 실리콘 기판을 이방성 에칭하여, Si(111)면이 노출되도록 하는 것을 도시한다. 실리콘은 결정학적으로 Si(111)면의 식각 속도가 Si(001)면의 식각 속도에 비해 매우 낮다는 점이 알려져 있다. 하기의 표 2는 실리콘에 대한 이방성 에칭액들의 이방성 식각을 보여준다. 하기의 표 1에 예시된 이방성 에칭액들 외에도 N2H2, HaOH, CsOH 등의 공지된 실리콘 이방성 에칭액이 사용될 수 있다.
에칭액 에칭율의 비 에칭율(절대치)
(100)/(111) (110)/(111) (100) Si3N4 SiO2
KOH
(44%, 85°C)		 300 600 1.4 μm/min <1 Å/min <14 Å/min
TMAH
(25%, 80°C)		 37 68 0.3-1 μm/min <1 Å/min <2 Å/min
EDP
(115°C)		 20 10 1.25 μm/min <1 Å/min <2 Å/min
실리콘 기판(100)의 Si(11k)표면을 이방성 에칭하면, 도 3a 내지 도 3c에 도시되듯이, Si(001)면이 Si(111)면에 비해 빠른 속도록 식각되어, Si(11k)표면의 테라스(terrace) 부분에 노출되는 Si(111)면이 증가하게 된다. 2≤k≤6의 낮은 지수의 실리콘 기판과는 달리, 7≤k≤13의 높은 지수를 갖는 실리콘 기판의 경우에는, Si(111)면이 Si(001)면에 비해 작게 드러나게 되면 단결정의 GaN 박막의 성장이 용이하지 않다. 반면에, 본 실시예는, 높은 지수의 결정방위를 갖는 실리콘 기판(100)에 대해, 이방성 에칭을 통해 Si(111) 면이 Si(100)면에 대해 상대적으로 많이 노출되도록 함으로써, 실리콘 기판(100) 상에 단결정의 GaN 박막(130)을 용이하게 형성할 수 있다. 또한, 반극성 GaN을 성장시키는 종래기술은 통상적으로 패터닝된 실리콘 기판을 이용하기에, 마스크를 이용하는 식각 공정이 필요하다. 반면에, 본 실시예의 제조방법은 마스크를 이용하는 식각 공정이 불필요하다.
도 2b를 참조하면, 실리콘 기판(100) 상에 핵성장층(110)을 형성한다(S30). 핵성장층(120)은 AlN으로 이루어질 수 있다. 핵성장층(110)은 수십에서 수백 나노의 두께를 가질 수 있다. 이러한 핵성장층(120)은, MOCVD(Metal Organic Chemical Vapor Deposition : 금속유기화학증착)법, 스퍼터링(sputtering)법, HVPE(Hydride Vapor Phase Epitaxy)법 중 어느 하나를 이용하여 형성될 수 있다. 핵성장층(110)의 성장 단계에서 증착 장치에 N 소스보다 Al 소스(source)를 먼저 주입한다. 이는 N 소스인 암모니아를 먼저 주입하는 경우, 실리콘 기판(100)가 암모니아에 먼저 노출되어 질화되는 것을 막기 위한 것이다. 핵성장층(110)은 결정 성장의 핵을 형성하기 위한 층으로, 실리콘 기판(110)과 후속하여 형성하는 버퍼층(120)이 반응하여 생기는 멜트 백(melt-back) 현상을 방지한다. 멜트 백현상은 버퍼층(120)에 함유된 Ga이 실리콘 기판(100)와 접촉하여 반응하는 현상을 말하며, 멜트 백 현상이 발생하게 되면 반도체 소자의 결정성이 무너지게 된다. 또한, 핵성장층(110)은 상부에 성장될 버퍼층(120)이 잘 웨팅(wetting)될 수 있게 하는 역할을 수행할 수도 있다.
도 2c를 참조하면, 핵성장층(110) 상에 버퍼층(120)을 형성한다(S40). 버퍼층(120)은 하나의 층 또는 복수의 층을 포함하고, AlN, AlGaN, 스텝 그레이드 AlxInyGa1 -x- yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1 -x1- y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성될 수 있다. 버퍼층(120)은 실리콘 기판(100)과 GaN 박막(130) 간의 격자 및 열팽창 계수의 차이를 완충하여 높은 결정성을 가지며 크랙이 발생되지 않는 GaN 박막(130)을 성장시키기 위한 층이다. 이러한 버퍼층(120)은, MOCVD법, 스퍼터링법, HVPE법 중 어느 하나를 이용하여 형성될 수 있다.
도 2c에서는 버퍼층(120)이 한 층으로 된 예를 도시하였으나, 버퍼층(120)이 복수 개 구비되는 것도 가능하다. 또한, 한 층의 버퍼층(120) 혹은 복수 개의 버퍼층 중 하나가 핵성장층으로 작용할 수 있다. 또한, 본 실시예는 핵성장층(110)이 AlN인 경우를 예로 들어 설명하고 있으나, Alx3Iny3Ga1 -x3- y3N (0≤x3,y3≤1, x3+y3≤1)으로 형성될 수도 있다. 이러한 핵성장층(110)과 버퍼층(120)은 각각의 조성 물질에 의해 구분될 수 있다.
도 2d는 GaN 박막(130)이 형성된 질화물 반도체 구조물을 도시한다. 도 2d를 참조하면, 버퍼층(120)상에 GaN 박막(130)을 형성한다(S50). GaN 박막(130)은 일 예로 1μm 내지 약 500μm 두께로 적층되어 형성될 수 있다. 이러한 GaN 박막(130)은, MOCVD법, 스퍼터링법, HVPE법 중 어느 하나를 이용하여 형성될 수 있다.
도 4는 GaN의 결정 각도와 반극성의 관계를 설명하는 그래프로서, GaN의 c-축과 Si(111)면(facet)(이하, c-축의 각도)에 따른 분극 전계(polarization field)의 변화를 보여준다. 도 4를 참조하면, GaN의 c-축의 각도가 대략 35°≤k≤50°의 범위, 바람직하게는 45° 근방의 범위에 놓일 때, GaN의 분극 전계가 0 근방이 되어, GaN이 반극성 특성을 갖게 됨을 볼 수 있다.
한편, 표 2는 실리콘 기판(100)의 Si(11k)표면에서 k값의 변화에 따른 Si(111)면(facet)과 GaN 박막(130)의 GaN(0001)의 각도를 보여준다. 표 2를 참조하면, 7≤k≤13의 높은 지수를 갖는 실리콘 기판(100)상에 형성된 GaN 박막(130)의 상기 각도는 대략 43°≤k≤49°의 범위 내에 있게 됨을 볼 수 있다.
Si(117) Si(119) Si(11 11) Si(11 13)
Si(111)과GaN(0001)과의 각도 43.4° 45.8° 47.4° 48.55°
전술한 바와 같이 이방성 에칭을 통해 실리콘 기판(100)의 Si(11k) 표면에서 Si(111) 면이 많이 생성이 되기 때문에 Si(111) 면에서 GaN(130) (및 핵성장층(110)/버퍼층(120)의 증착이 우세하게 일어나게 되어 (Si(001) 면에 비해 형성 에너지(formation energy)가 낮기 때문에) GaN (0001) ∥ Si (111)이 되도록 성장된다. 즉, 7≤k≤13의 높은 지수를 갖는 Si(11k) 표면 위에 성장된 GaN 박막(130)의 c-축은 표 2와 같은 각도를 갖게 된다. 따라서, 본 실시예에 의해 제조된 질화물 반도체 구조물은 도 4에 도시된 바와 같이 분극 전계가 거의 0가 되는 반극성 특성을 가질 수 있다. 이에 반하여, (112) ~ (116) 면을 갖는 실리콘 기판상에서 성장된 (비교예의) GaN의 경우, c-축의 각도가 30도 이하가 되어, 분극 전계가 상대적으로 크게 됨이 알려져 있다.
상기와 같이 본 실시예에 의해 제조된 질화물 반도체 구조물은 반극성을 가짐으로, 반극성 질화물 반도체 기판, 예컨대 GaN 웨이퍼로 사용될 수 있다. 또한, 이를 이용한 발광소자는 드룹(droop)을 줄일 수 있으며, 대면적으로 제조가능하여, 조명 비용을 낮춰 현 형광등 대비 가격 경쟁력을 향상 시킬 수 있다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 질화물 반도체 구조체의 제조 방법을 도시하는 도면이다. 이에 후속하여, 실리콘 기판(100)을 인시투 에칭(in situ etching)하여, 도 5a에서와 같이, 실리콘 기판(100)이 제거된 상대적으로 얇은 프리스탠딩(freestanding) 상태의 GaN 구조체를 얻을 수 있다. 그런 다음, 일차적으로 적층된 GaN 박막(130) 상에 추가적으로 질화물 벌크층(140)을 더 적층하여 원하는 두께의 질화물 반도체 구조물(200)을 얻는다. 이와 같이 추가적인 질화물 벌크층(140)의 적층 완료후 얻어지는 질화물 반도체 구조물(200)은 프리스탠딩(freestanding) 질화물 반도체 기판으로 사용될 수 있다. 예를 들어, 일차적으로 적층된 GaN 박막(130) 상에 추가적으로 GaN를 더 적층하여 얻어지는 GaN층은 프리스탠딩(freestanding) GaN 반도체 기판으로 사용될 수 있다. 이때, 프리스탠딩 질화물 반도체 기판은 도 5b에서와 같이 핵성장층(110)과 버퍼층(120)을 포함할 수 있으며, 필요에 따라 핵성장층(110)과 버퍼층(120)을 제거한 구조를 가질 수도 있다. 핵성장층(110)과 버퍼층(120)의 제거는 실리콘 기판(100)을 식각한 후 이루어지거나, 질화물 벌크층(140)의 적층 공정 완료 후에 이루어질 수도 있다.
상기 실리콘 기판(100)을 에칭하는 공정은 일차적으로 GaN 박막(130)을 약 1μm 내지 약 500μm 두께 예컨대, 수 내지 수십 μm 두께로 적층한 후 진행될 수 있다. 상기 실리콘 기판(100)은 반응기 내에서 HCl 가스를 이용하여 예컨대, 대략 800°C 내지 대략 1100°C의 온도 하에서 에칭될 수 있다. 이때, 상기 HCl 가스의 부분 분압은 1 내지 100%일 수 있다. 이러한 실리콘 기판(100) 에칭 공정은 GaN 박막(130)의 N-face 표면이 나올 때까지 진행하여 실리콘 기판(100)을 완전히 에칭할 수 있다.
상기 실리콘 기판(100)의 에칭 공정은 질화물 반도체 성장을 멈춘 상태에서 이루어질 수 있다. 또한, 실리콘 기판(100)의 에칭 공정은 질화물 반도체 성장을 진행하는 동시에 진행될 수도 있다. 즉, 적정 두께로 일차적으로 GaN 박막(130)을 적층한 상태에서 계속하여 질화물 반도체 적층 공정을 진행하면서 동시에 실리콘 기판(100)의 에칭 공정이 이루어질 수도 있다. 이러한 공정의 동시 진행은, 실리콘 기판(100)의 에칭이 반응기내에서 인시투로 이루어지기 때문에 가능하다.
한편, 일차적으로 적층된 GaN 박막(130) 상에 추가적으로 질화물 벌크층(140)를 HVPE 공정에 의해 예를 들어, 적어도 10μm 이상의 두께 보다 구체적인 예로는, 수백μm 내지 수 mm 두께만큼 바로 성장할 수 있다. 예를 들어, 실리콘 기판(100)을 완전히 에칭하며, 추가적으로 GaN를 약 400μm 두께까지 성장할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따라 제조되는 반극성 질화물 반도체 벌크 기판을 도시하는 도면이다. 도 6을 참조하면, 본 실시예에 따른 반극성 질화물 반도체 벌크 기판은 도 5a 및 도 5b를 참조하여 설명한 바와 같이 제조되는 질화물 반도체 구조물(200)을 시드층으로 이용하여 추가적인 질화물 벌크층(210, 220)을 형성함으로써 제조될 수 있다. 이러한 추가적인 질화물 벌크층(210, 220)은 예를 들어, 초음계 상태의 용기안에서 질화물 반도체 구조물(200)을 시드층으로 하여 재성장시키는 암열법(ammonothermal technique)을 이용하여 형성할 수 있다.
전술한 본 발명인 반극성 질화물 반도체 구조체 및 이의 제조 방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100 : 실리콘 기판 110 : 핵성장층
120 : 버퍼층 130 : GaN 박막
140, 210, 220 : 질화물 벌크층 200 : 질화물 반도체 구조물

Claims (20)

  1. 7≤k≤13를 만족하는 Si(11k) 표면을 갖는 실리콘 기판; 및
    상기 실리콘 기판 상에 형성된 질화물 반도체층;을 포함하며,
    상기 질화물 반도체층은 분극 전계가 0 근방이 되는 반극성 특성을 갖는 반극성 질화물 반도체 구조체.
  2. 제1 항에 있어서,
    상기 실리콘 기판의 Si(11k) 표면은 Si(111) 면이 Si(100)면에 대해 우세하게 노출된 반극성 질화물 반도체 구조체.
  3. 제1 항에 있어서,
    상기 질화물 반도체층은 GaN 박막인 반극성 질화물 반도체 구조체.
  4. 제3 항에 있어서,
    상기 GaN 박막의 c-축이 상기 실리콘 기판의 Si(11k) 표면에 대해 기울어진 각도는 35°≤k≤45°의 범위 내에 있는 반극성 질화물 반도체 구조체.
  5. 제1 항에 있어서,
    상기 실리콘 기판과 상기 질화물 반도체층 사이에 개재된 버퍼층을 더 포함하는 반극성 질화물 반도체 구조체.
  6. 제5 항에 있어서,
    상기 버퍼층은 AlN, AlGaN, 스텝 그레이드 AlxInyGa1 -x- yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성되는 반극성 질화물 반도체 구조체.
  7. 제5 항에 있어서,
    상기 실리콘 기판과 상기 버퍼층 사이에 개재된 핵성장층을 더 포함하는 반극성 질화물 반도체 구조체.
  8. 제7 항에 있어서,
    상기 핵성장층은 AlN으로 형성되는 반극성 질화물 반도체 구조체.
  9. 7≤k≤13를 만족하는 Si(11k) 표면을 갖는 실리콘 기판을 마련하는 단계; 및
    상기 실리콘 기판의 상에 질화물 반도체층을 성장시키는 단계;를 포함하며,
    상기 질화물 반도체층은 분극 전계가 0 근방이 되는 반극성 특성을 갖는 반극성 질화물 구조체의 제조 방법.
  10. 제9 항에 있어서,
    Si(111) 면이 Si(100)면에 대해 우세하게 노출되도록 상기 실리콘 기판의 Si(11k) 표면을 이방성 에칭하는 단계를 더 포함하는 반극성 질화물 구조체의 제조 방법.
  11. 제10 항에 있어서,
    상기 이방성 에칭은 KOH, TMAH, EDP, N2H2, HaOH, 및 CsOH으로 이루어진 그룹에서 선택되는 적어도 어느 하나의 에칭액인 반극성 질화물 구조체의 제조 방법.
  12. 제10 항에 있어서,
    상기 이방성 에칭은 마스크없는(maskless) 에칭인 반극성 질화물 구조체의 제조 방법.
  13. 제9 항에 있어서,
    상기 질화물 반도체층은 단결정의 GaN 박막인 반극성 질화물 구조체의 제조 방법.
  14. 제13 항에 있어서,
    상기 GaN 박막의 c-축은 35°≤k≤45°의 범위 내에 있는 반극성 질화물 구조체의 제조 방법.
  15. 제9 항에 있어서,
    상기 질화물 반도체층을 성장시키는 단계는 상기 실리콘 기판의 상에 버퍼층을 형성하는 단계를 포함하는 반극성 질화물 구조체의 제조 방법.
  16. 제15 항에 있어서,
    상기 버퍼층은 AlN, AlGaN, 스텝 그레이드 AlxInyGa1 -x- yN (0≤x,y≤1, x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1 -x2- y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성하는 반극성 질화물 구조체의 제조 방법.
  17. 제15 항에 있어서,
    상기 질화물 반도체층을 성장시키는 단계는 상기 실리콘 기판의 상에 핵성장층을 형성하는 단계를 포함하는 반극성 질화물 구조체의 제조 방법.
  18. 제17 항에 있어서,
    상기 핵성장층은 AlN으로 형성하는 반극성 질화물 구조체의 제조 방법.
  19. 제9 항에 있어서,
    상기 질화물 반도체층을 시드층으로 하여 질화물 벌크층을 형성하는 단계를 더 포함하는 반극성 질화물 구조체의 제조 방법.
  20. 제19 항에 있어서,
    상기 실리콘 기판을 제거하는 단계를 더 포함하는 반극성 질화물 구조체의 제조 방법.
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