CN104637855A - 半导体封装件的制法 - Google Patents

半导体封装件的制法 Download PDF

Info

Publication number
CN104637855A
CN104637855A CN201310577849.0A CN201310577849A CN104637855A CN 104637855 A CN104637855 A CN 104637855A CN 201310577849 A CN201310577849 A CN 201310577849A CN 104637855 A CN104637855 A CN 104637855A
Authority
CN
China
Prior art keywords
making
semiconductor package
bearing
encapsulation material
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310577849.0A
Other languages
English (en)
Other versions
CN104637855B (zh
Inventor
陈彦亨
林畯棠
詹慕萱
纪杰元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Publication of CN104637855A publication Critical patent/CN104637855A/zh
Application granted granted Critical
Publication of CN104637855B publication Critical patent/CN104637855B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

一种半导体封装件的制法，先提供一封装结构，其包含承载件、设于该承载件上的半导体组件及形成于该承载件上且包覆该半导体组件的封装材，再结合一承载结构于该封装材上，之后移除该承载件，藉由该承载结构的设计，以当移除该承载件后能平衡该封装材的应力，使后续线路重布结构的制程能顺利进行。

Description

半导体封装件的制法
技术领域
本发明涉及一种半导体封装件的制法，尤指一种具扇出（Fan-out）线路结构及防翘曲的半导体封装件的制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化（miniaturization）的封装需求，发展出晶圆级封装（Wafer Level Packaging,WLP）的技术。
如图1A至图1D，为现有晶圆级半导体封装件1的制法的剖面示意图。
如图1A所示，形成一热化离型胶层（thermal release tape）11于一承载件10上。
接着，置放多个半导体组件12于该热化离型胶层11上，该些半导体组件12具有相对的主动面12a与非主动面12b，各该主动面12a上均具有多个电极垫120，且各该主动面12a粘着于该热化离型胶层11上。
如图1B所示，藉由贴膜机压合干膜的方式，以形成一封装胶体13于该热化离型胶层11上，以包覆该半导体组件12。
如图1C所示，进行烘烤制程以硬化该封装胶体13，而同时该热化离型胶层11因受热后会失去粘性，所以可一并移除该热化离型胶层11与该承载件10，以外露该半导体组件12的主动面12a。
如图1D所示，进行线路重布层(Redistribution layer,RDL)制程，其形成一线路重布结构14于该封装胶体13与该半导体组件12的主动面12a上，令该线路重布结构14电性连接该半导体组件12的电极垫120。
接着，形成一绝缘保护层15于该线路重布结构14上，且该绝缘保护层15外露该线路重布结构14的部分表面，以供结合如焊球的导电组件16。
然而，现有半导体封装件1的制法中，由于该承载件10的版面尺寸（Panel size）过大，当该承载件10移除后会造成该封装胶体13翘曲（warpage）过大（如图1C所示的封装胶体13’，其高低差h为15㎜）而导致后续RDL无法作业，即该线路重布结构14与该半导体组件12的电极垫120间的对位将产生偏移，当该承载件10的尺寸越大时，各该半导体组件12间的位置公差也随之加大，而当偏移公差过大时，将使该线路重布结构14无法与该电极垫120连接。故而，对该线路重布结构14与该半导体组件12间的电性连接造成极大影响，因而造成良率过低及产品可靠度不佳等问题。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明的主要目的为提供一种半导体封装件的制法，当移除该承载件后能平衡该封装材的应力，使后续线路重布结构的制程能顺利进行。
本发明的半导体封装件的制法，包括：提供一封装结构，其包含承载件、设于该承载件上的至少一半导体组件、及形成于该承载件上且包覆该半导体组件的封装材；结合一承载结构于该封装结构的封装材上；以及移除该封装结构的承载件。
前述的制法中，该半导体组件具有相对的主动面与非主动面，该主动面上具有多个电极垫，且该半导体组件以其主动面结合于该承载件上。
前述的制法中，该封装材以压合或模压方式形成于该承载件上。
前述的制法中，该承载结构包含设于该封装材上的支撑件、及设于该支撑件上的应力缓冲材，例如，该支撑件以结合层结合于该封装材上，且该应力缓冲材与该封装材为相同材质或不同材质。
前述的制法中，藉由调整该承载结构的厚度，以于移除该承载件后，使该封装材保持应力平衡。
前述的制法中，还包括于移除该承载件后，形成一线路重布结构于该封装材与该半导体组件上，且该线路重布结构电性连接该半导体组件，并于形成该线路重布结构后，再移除该承载结构。
由上可知，本发明的半导体封装件的制法，藉由该承载结构形成于该封装材上，以当移除该承载件后，能平衡该封装材的应力，所以相较于习知技术，本发明的制法能大幅降低整体结构的翘曲，例如将高低差d由15㎜降为0.48㎜，使后续RDL制程可顺利进行。
附图说明
图1A至图1D为现有半导体封装件的制法的剖面示意图；以及
图2A至图2H为本发明的半导体封装件的制法的剖面示意图。
符号说明
1,2         半导体封装件
10,20       承载件
11          热化离型胶层
12,22       半导体组件
12a,22a     主动面
12b,22b     非主动面
120,220     电极垫
13,13’     封装胶体
14,24       线路重布结构
15,25       绝缘保护层
16,26       导电组件
2a          封装结构
21          粘着层
23          封装材
240         介电层
241         线路层
242         导电盲孔
243         电性接触垫
27          承载结构
270         支撑件
271         应力缓冲材
28          结合层
h           高低差
S           切割路径
t,t’,t”   厚度。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2H为本发明的半导体封装件2的制法的剖面示意图。
如图2A所示，设置多个半导体组件22于一承载件20上，再形成封装材23于该承载件20上的粘着层21上，以包覆该些半导体组件22，以形成一封装结构2a。
于本实施例中，该承载件20为如晶圆、硅板的半导体基板或玻璃基板，且该承载件20藉由其表面上的粘着层21，以结合该些半导体组件22。
此外，该粘着层21为热化离型胶层（thermal release tape）。
又，该半导体组件22具有相对的主动面22a与非主动面22b，该主动面22a上具有多个电极垫220，且该半导体组件22以其主动面22a结合该粘着层21。
另外，该封装材23以压合（Lamination）或模压方式形成于该承载件20上，且该封装材23的材质为干膜型（Dry Film Type）环氧树脂（Epoxy）或流体状环氧树脂。
如图2B及图2C所示，结合一承载结构27于该封装材23上。
于本实施例中，该承载结构27包含设于该封装材23上的支撑件270、及设于该支撑件270上的应力缓冲材271。
此外，该支撑件270的材质为无机材质或有机材质，该无机材质例如玻璃、硅（Si）、陶瓷、碳化硅（SiC）、二氧化硅（SiO2）、砷化镓（gallium arsenide，GaAs）、磷砷化镓（gallium arsenidephosphide，GaAsP）、磷化铟（indium phosphide，InP）、砷化铝镓（gallium aluminum arsenide，GaAlAs）或磷化铟镓（indium galliumphosphide，InGaP）等，该有机材质例如塑料、玻璃纤维强化树脂（如bismaleimide-triazine,简称BT）、玻璃纤维强化环氧树脂(fiberglass reinforced epoxy resin)（如FR-4）或环氧树脂（epoxy）等。
该应力缓冲材271与该封装材23为相同材质，如干膜型环氧树脂；于其它实施例中，该应力缓冲材271与该封装材23可为不同材质。
又，该支撑件270以如胶材的结合层28结合于该封装材23上。
另外，可先以如旋涂（spin coating）方式形成该结合层28于该支撑件270上，再将该承载结构27结合于该封装材23上；也可先形成该结合层28于该封装材23上，再将该承载结构27结合于该封装材23上。
如图2D所示，移除该承载件20及该粘着层21，以外露该半导体组件22的主动面22a。
于本实施例中，由于该粘着层21为热化离型胶层（thermalrelease tape），所以进行烘烤制程以硬化该封装材23，该粘着层21因受热而会失去粘性，藉此以移除该粘着层21与该承载件20。
本发明的制法中，利用该应力缓冲材271形成于该支撑件270上，以利于平衡该封装材23的应力，且该应力缓冲材271与该封装材23之间藉由该支撑件270作支撑，所以相较于习知技术，当移除该承载件20后，能大幅降低整体结构的翘曲，即高低差（极小，图略）降为0.48㎜，使后续RDL制程得以顺利进行。
此外，能藉由调整该封装材23的厚度t、支撑件270的厚度t’与应力缓冲材271的厚度t”，使该封装材23保持应力平衡；或者，藉由调整使用材质，例如，该应力缓冲材271与该封装材23可为不同种类的干膜，以调整该封装材23的应力，使该封装材23可达应力平衡而不易翘曲。
如图2E所示，进行线路重布层（Redistribution layer,RDL）制程，即形成一线路重布结构24于该封装材23与该些半导体组件22上，且该线路重布结构24电性连接各该半导体组件22。
于本实施例中，该线路重布结构24包含相叠的至少一线路层241与至少一介电层240，该介电层240形成于该封装材23上，且该线路层241藉由多个导电盲孔242电性连接该半导体组件22的电极垫220。
接着，形成一绝缘保护层25于该线路重布结构24上，且该绝缘保护层25外露该线路层241的部分表面，俾供作为电性接触垫243。
本发明的制法中，由于整体结构的翘曲程度大幅降低，所以能避免该半导体组件22产生偏移。因此，当该承载件20的尺寸越大时，各该半导体组件间的位置公差不会随之加大，所以可精确控制该半导体组件22的精度，以于制作该线路重布结构24时，该导电盲孔242与该半导体组件22间的电性连接能有效对接，而能提高良率及提升产品可靠度。
如图2F所示，藉由机械外力移除该承载结构27及结合层28。
如图2G所示，形成多个如焊球的导电组件26于该线路重布结构24的电性接触垫242上。
如图2H所示，沿图2G所示的切割路径S进行切单制程，以获取多个半导体封装件2。
综上所述，本发明的半导体封装件的制法，藉由承载结构的设计，以于移除该承载件后，能有效平衡该封装材的应力，以降低整体结构的翘曲，使后续RDL制程能顺利进行。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种半导体封装件的制法，其包括：
提供一封装结构，其包含承载件、设于该承载件上的至少一半导体组件、及形成于该承载件上且包覆该半导体组件的封装材；
结合一承载结构于该封装结构的封装材上；以及
移除该封装结构的承载件。
2.根据权利要求书1所述的半导体封装件的制法，其特征在于，该半导体组件具有相对的主动面与非主动面，该主动面上具有多个电极垫，且该半导体组件以其主动面结合于该承载件上。
3.根据权利要求书1所述的半导体封装件的制法，其特征在于，该封装材以压合或模压方式形成于该承载件上。
4.根据权利要求书1所述的半导体封装件的制法，其特征在于，该承载结构包含设于该封装材上的支撑件、及设于该支撑件上的应力缓冲材。
5.根据权利要求书4所述的半导体封装件的制法，其特征在于，该支撑件以结合层结合于该封装材上。
6.根据权利要求书4所述的半导体封装件的制法，其特征在于，该应力缓冲材与该封装材为相同材质。
7.根据权利要求书4所述的半导体封装件的制法，其特征在于，该应力缓冲材与该封装材为不同材质。
8.根据权利要求书1所述的半导体封装件的制法，其特征在于，藉由调整该承载结构的厚度，以于移除该承载件后，使该封装材保持应力平衡。
9.根据权利要求书1所述的半导体封装件的制法，其特征在于，该制法还包括于移除该承载件后，形成一线路重布结构于该封装材与该半导体组件上，且该线路重布结构电性连接该半导体组件。
10.根据权利要求书9所述的半导体封装件的制法，其特征在于，该制法还包括于形成该线路重布结构后，移除该承载结构。
CN201310577849.0A 2013-11-06 2013-11-14 半导体封装件的制法 Active CN104637855B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW102140243 2013-11-06
TW102140243A TWI524437B (zh) 2013-11-06 2013-11-06 半導體封裝件之製法

Publications (2)

Publication Number Publication Date
CN104637855A true CN104637855A (zh) 2015-05-20
CN104637855B CN104637855B (zh) 2018-08-17

Family

ID=53216441

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310577849.0A Active CN104637855B (zh) 2013-11-06 2013-11-14 半导体封装件的制法

Country Status (2)

Country Link
CN (1) CN104637855B (zh)
TW (1) TWI524437B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017024794A1 (zh) * 2015-08-12 2017-02-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
CN107818953A (zh) * 2016-09-14 2018-03-20 矽品精密工业股份有限公司 半导体封装件及其制法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299500A (ja) * 2001-04-04 2002-10-11 Sony Corp チップ状電子部品の製造方法及びチップ状電子部品、並びにその製造に用いる疑似ウェーハの製造方法及び疑似ウェーハ
CN1624879A (zh) * 2003-12-05 2005-06-08 罗姆股份有限公司 半导体装置及其制造方法
CN103219297A (zh) * 2012-01-20 2013-07-24 矽品精密工业股份有限公司 承载板、半导体封装件及其制法
CN103295978A (zh) * 2012-03-03 2013-09-11 矽品精密工业股份有限公司 半导体封装件及其制法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299500A (ja) * 2001-04-04 2002-10-11 Sony Corp チップ状電子部品の製造方法及びチップ状電子部品、並びにその製造に用いる疑似ウェーハの製造方法及び疑似ウェーハ
CN1624879A (zh) * 2003-12-05 2005-06-08 罗姆股份有限公司 半导体装置及其制造方法
CN103219297A (zh) * 2012-01-20 2013-07-24 矽品精密工业股份有限公司 承载板、半导体封装件及其制法
CN103295978A (zh) * 2012-03-03 2013-09-11 矽品精密工业股份有限公司 半导体封装件及其制法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017024794A1 (zh) * 2015-08-12 2017-02-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
CN107818953A (zh) * 2016-09-14 2018-03-20 矽品精密工业股份有限公司 半导体封装件及其制法

Also Published As

Publication number Publication date
CN104637855B (zh) 2018-08-17
TWI524437B (zh) 2016-03-01
TW201519328A (zh) 2015-05-16

Similar Documents

Publication Publication Date Title
US10796975B2 (en) Semiconductor package with supported stacked die
US10867896B2 (en) Molding compound structure
KR102649471B1 (ko) 반도체 패키지 및 그의 제조 방법
US8916969B2 (en) Semiconductor devices, packaging methods and structures
KR20130094336A (ko) 봉지된 다이, 이를 포함하는 마이크로일렉트로닉 패키지, 및 상기 마이크로일렉트로닉 패키지를 제조하는 방법
CN105633049B (zh) 封装结构的制法
TWI543320B (zh) 半導體封裝件及其製法
TWI550783B (zh) 電子封裝件之製法及電子封裝結構
CN104143537A (zh) 半导体封装件及其制法
US20200258802A1 (en) Method for manufacturing electronic package
CN111725080A (zh) 半导体装置封装及其制造方法
CN104637855A (zh) 半导体封装件的制法
TWI610404B (zh) 半導體封裝件之製法
CN109390292A (zh) 电子封装件及其制法
TWI541946B (zh) 半導體封裝件及其製法
TWI736736B (zh) 電子封裝件及其製法
TWI430427B (zh) 堆疊晶片組、具堆疊晶片組之封裝件及其製法
CN109256360A (zh) 封装结构及其制法
KR101538680B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
TWI552293B (zh) 半導體封裝件及其製法
KR102625995B1 (ko) 반도체 패키지 구조, 방법, 소자 및 전자 제품
KR20150090442A (ko) 반도체 장치 및 이의 제조 방법
KR20120126369A (ko) 반도체 패키지 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant