CN107464807A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN107464807A
CN107464807A CN201710407365.XA CN201710407365A CN107464807A CN 107464807 A CN107464807 A CN 107464807A CN 201710407365 A CN201710407365 A CN 201710407365A CN 107464807 A CN107464807 A CN 107464807A
Authority
CN
China
Prior art keywords
dielectric
layer
electrode
basal layer
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710407365.XA
Other languages
English (en)
Other versions
CN107464807B (zh
Inventor
安世衡
金润洙
崔在亨
蒋在完
文瑄敏
李珍宣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107464807A publication Critical patent/CN107464807A/zh
Application granted granted Critical
Publication of CN107464807B publication Critical patent/CN107464807B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1205—Capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开涉及半导体器件。一种半导体器件，包括衬底上的下电极、在下电极上的电容器介电层和在电容器介电层上的上电极。电容器介电层包括在下电极上的基础层和在基础层的至少一部分中的电介质颗粒层。基础层包括第一电介质材料，电介质颗粒层沿电容器介电层的厚度方向至少部分连续地延伸并且包括不同于第一电介质材料的第二电介质材料。

Description

半导体器件
技术领域
本发明构思的示例实施方式涉及半导体器件，更具体地，涉及包括电容器结构的半导体器件和制造该半导体器件的方法。
背景技术
由于半导体器件的更高的集成度和更小的尺寸，DRAM器件的电容器的尺寸也可以被减小。取决于电容器的减小的尺寸，上电极与下电极之间的电容器介电层的厚度也被减小。然而，由于电容器介电层的减小的厚度，电容器的泄漏电流能被增大，且上电极与下电极之间的短路或电容器介电层的击穿能够发生。
发明内容
根据本发明构思的示例实施方式，一种半导体器件可以包括：在下电极上的电容器介电层、以及在电容器介电层上的上电极。电容器介电层可以包括在下电极上并且包括第一电介质材料的基础层、以及在基础层的至少一部分中的电介质颗粒层。电介质颗粒层可以沿电容器介电层的厚度方向至少部分连续地延伸并且包括不同于第一电介质材料的第二电介质材料。
根据本发明构思的示例实施方式，一种半导体器件可以包括：在衬底上的下电极、在下电极上并且具有0.3mm或更小的表面粗糙度的电容器介电层、以及在电容器介电层上的上电极。电容器介电层可以包括在下电极上并且包括第一电介质材料的基础层、以及在基础层的至少一部分中的电介质颗粒层。电介质颗粒层可以沿电容器介电层的厚度方向至少部分连续地延伸并且包括不同于第一电介质材料的第二电介质材料。
根据本发明构思的示例实施方式，一种制造半导体器件的方法可以包括：在衬底上形成第一电极，使用第一电介质材料在第一电极上形成基础层，使用第二电介质材料在基础层的至少一部分中形成电介质颗粒层以在基础层的厚度方向上沿基础层的晶界至少部分地延伸，以及在基础层和电介质颗粒层上形成第二电极。
根据本发明构思的示例实施方式，一种半导体器件可以包括第一电极、第二电极和电容器介电层。电容器介电层可以包括在第一电极与第二电极之间延伸从而限定电容器介电层的厚度的基础层，以及沿电容器介电层的厚度所在的方向在基础层内延伸的电介质颗粒层。基础层可以包括与电介质颗粒层的电介质材料不同的电介质材料。电介质颗粒层可以沿基础层的相邻晶粒之间限定的晶界延伸。基础层的相邻晶粒可以定义第一表面粗糙度，并且电容器介电层可以具有小于第一表面粗糙度的第二表面粗糙度。
附图说明
由结合附图的以下详细描述，示例实施方式将被更清楚地理解。
图1是示出根据本发明构思的示例实施方式的电容器结构的剖视图。
图2是示出根据本发明构思的示例实施方式的电容器结构的剖视图。
图3是示出根据本发明构思的示例实施方式的电容器结构的剖视图。
图4是示出根据本发明构思的示例实施方式的电容器结构的剖视图。
图5是示出根据本发明构思的示例实施方式的电容器结构的剖视图。
图6A是示出根据本发明构思的示例实施方式的半导体器件的示意布局图。
图6B是沿图6A的线B-B'截取的剖视图。
图7是示出根据本发明构思的示例实施方式的半导体器件的剖视图。
图8是示出根据本发明构思的示例实施方式的制造电容器结构的方法的流程图。
图9A和9B是示出根据本发明构思的示例实施方式的制造电容器结构的方法的操作或阶段的剖视图。
图10是示出根据本发明构思的示例实施方式的制造电容器结构的方法的流程图。
图11A和11B是示出根据本发明构思的示例实施方式的制造电容器结构的方法的操作或阶段的剖视图。
图12是示出根据本发明构思的示例实施方式的制造电容器结构的方法的流程图。
图13A至13C是示出根据本发明构思的示例实施方式的制造电容器结构的方法的操作或阶段的剖视图。
图14是示出根据本发明构思的示例实施方式的制造电容器结构的方法的流程图。
图15A和15B是示出根据本发明构思的示例实施方式的制造电容器结构的方法的操作或阶段的剖视图。
图16是示出根据本发明构思的示例实施方式的制造电容器结构的方法的流程图。
图17A和17B是示出根据本发明构思的示例实施方式的制造电容器结构的方法的操作或阶段的剖视图。
图18A至18H是示出根据本发明构思的示例实施方式的制造半导体器件的方法的操作或阶段的剖视图。
图19A至19E是示出根据本发明构思的示例实施方式的制造半导体器件的方法的操作或阶段的剖视图。
图20A是示出根据本发明构思的示例实施方式的电容器结构的示意图和等效电路图。
图20B是示出根据比较例的电容器结构的示意图和等效电路图。
图21是曲线图，该曲线图示出根据本发明构思的示例实施方式的电容器结构的击穿电压与等效氧化物厚度之间的关系。
具体实施方式
现在将参照其中示出一些示例实施方式的附图更充分地描述各种各样的示例实施方式。然而，本发明构思可以以许多替代的形式被实施，并且不应被解释为仅限于在此陈述的示例实施方式。
图1是示出根据本发明构思的示例实施方式的电容器结构10的剖视图。
参照图1，电容器结构10可以包括第一电极22、第二电极24和被夹置在第一电极22与第二电极24之间的电容器介电层30。
在一些实施方式中，第一电极22可以包括以下的一种或更多种：掺杂的多晶硅，诸如钌(Ru)、铱(Ir)、钛(Ti)、钽(Ta)、钨(W)的金属，诸如钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)的导电金属氮化物，以及诸如铱氧化物等的导电金属氧化物。在另外的实施方式中，第一电极22可以是掺有杂质的衬底，例如掺有p型杂质或n型杂质的衬底。
在一些实施方式中，第二电极24可以包括以下的一种或更多种：掺杂的多晶硅，诸如钌(Ru)、铱(Ir)、钛(Ti)、钽(Ta)、钨(W)的金属，诸如钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)的导电金属氮化物，以及诸如铱氧化物等的导电金属氧化物。
在一些实施方式中，第一电极22可以对应于电容器10的下电极，第二电极24可以对应于电容器10的上电极。在另外的实施方式中，根据电容器10的形状，第一电极22可以对应于电容器10的上电极，第二电极24可以对应于电容器10的下电极。在一些实施方式中，第一电极22可以是晶体管的沟道区。
电容器介电层30可以具有第一厚度T1，并且可以共形地形成在第一电极22上。在这里，平行于第一电极22的顶面的方向被称为第一方向D1，竖立于或垂直于第一电极22的顶面的方向被称为第二方向D2(例如电容器介电层30的厚度方向)。电容器介电层30沿第二方向D2可以具有第一厚度T1，并且第一厚度T1可以在从大约到大约的范围，优选地在从大约到大约的范围，更优选地在从大约到大约的范围，更加优选地在从大约到大约的范围。
电容器介电层30可以包括基础层42和电介质颗粒层44。电容器介电层30可以包括多个电介质颗粒层44。
基础层42可以沿第一方向D1布置。基础层42可以包括第一电介质材料，例如诸如金属氧化物的高k电介质材料。第一电介质材料可以具有比硅氧化物(SiO2)的介电常数更高的介电常数(例如4到40的介电常数)。在一些实施方式中，第一电介质材料可以包括锆氧化物(ZrO2)、铪氧化物(HfO2)、锆硅氧化物(ZrSiOx)、铪硅氧化物(HfSiOx)、锆铪硅氧化物(ZrHfSiOx)、铝氧化物(Al2O3)或其组合，但不限于此。
如图1中所示，基础层42可以包括在电容器介电层30的厚度方向(例如第二方向D2)上延伸的多个晶粒GR。晶界GB可以形成在晶粒GR之间。晶界GB可以是相邻晶粒GR之间的边界或界面。晶界GB可以相对于第一电极22的顶面垂直布置或以某角度倾斜。例如，晶界GB可以主要在第二方向D2上延伸或者相对于第二方向D2以某角度(例如以小于20度的角度)倾斜，但不限于此。在形成基础层42的工艺中，因为基础层42的晶粒GR可以每个主要沿第二方向D2生长，所以在相邻晶粒GR之间的界面处形成的晶界GB可以基本上沿第二方向D2延伸或者相对于第二方向D2倾斜。
电介质颗粒层44可以设置在晶界GB的至少一部分处或者沿晶界GB的至少一部分延伸。电介质颗粒层44可以设置在基础层42的至少一部分中。电介质颗粒层44可以包括不同于第一电介质材料的第二电介质材料。相比第一电介质材料，第二电介质材料可以具有更高的带隙能(Eg)，诸如硅氧化物或金属氧化物，以及更小的介电常数。例如，第二电介质材料可以具有大约3.9到大约40的介电常数和大约4到大约10eV的带隙能(Eg)。在一些实施方式中，第二电介质材料包括铝氧化物(Al2O3)、铍氧化物(BeO)、硼氧化物(B2O3)、硅氧化物(SiO2)、钪氧化物(Sc2O3)、钇氧化物(Y2O3)、镧氧化物(La2O3)、锆铪硅氧化物(ZrHfSiOx)、铝氮化物(AlN)、硼氮化物(BN)、硅氮化物(Si3N4)或其组合，但不限于此。
如图1中所示，电介质颗粒层44可以包括散布在基础层42的晶界处或沿基础层42的晶界散布的电介质纳米颗粒。在这里，电介质颗粒层44可以被称作电介质纳米颗粒的集合。就是说，电介质材料颗粒可以接触基础层42的晶界GB，并且可以邻近晶界GB聚集地设置。电介质纳米颗粒可以设置在基础层42的顶面上。在根据本发明构思的一些示例中，基础层42的顶面的至少一部分被电介质颗粒层44露出。电介质颗粒层44的电介质纳米颗粒中的一些可以彼此接触并且可以彼此团聚。电介质纳米颗粒中的一些可以被随机地散布。电介质颗粒层44可以在基础层42的至少一部分中至少部分地连续延伸。电介质颗粒层44的一部分可以在电容器介电层30的厚度方向(即第二方向D2)上延伸。电介质纳米颗粒具有大约到的直径，并且可以具有球形、半球形、椭圆形或圆点形，但本发明构思的实施方式不限于此。
一些实施方式中，电容器介电层30中基础层42与电介质颗粒层44的质量比可以在大约70:30到大约95:5的范围内。例如，基础层42可以占据电容器介电层30的总质量的相当大的量(例如大约70％到大约95％)。此外，第一电极22与基础层42之间或第二电极24与基础层42之间的接触面积可以在第一电极22与电容器介电层30之间或第二电极24与电容器介电层30之间的接触面积的大约70％到大约95％的范围内，但本发明构思的实施方式不限于此。
基础层42的所述多个晶粒GR中的一些可以接触电介质颗粒层44从而形成界面，并且所述多个晶粒GR中的所述一些与电介质颗粒层44之间的界面可以在第二方向D2(例如电容器介电层30的厚度方向)上从基础层42的顶面延伸到基础层42的底面。因此，电介质颗粒层44可以被夹置在基础层42的相邻晶粒GR之间并且可以设置在第一电极22与第二电极24之间，从而形成子电容器域D_DP(参照图20A)。结果，由基础层42的所述多个晶粒GR形成的子电容器域D_BL(参照图20A)以及由电介质颗粒层44形成的子电容器域D_DP可以并联连接，从而电容器结构10可以具有高电容。这将在后面参照图20A和20B被详细描述。
在一些实施方式中，电容器介电层30可以具有平坦的或基本平面的顶面轮廓以及低的表面粗糙度。电容器介电层30可以具有大约0.3mm或更小，优选地大约0.2mm或更小的表面粗糙度。基础层42可以具有在第二方向D2上延伸的所述多个晶粒GR，电介质颗粒层44可以设置在晶界GB处晶粒GR之间的空间中并且可以包括具有球形或椭圆形的电介质纳米颗粒使得电容器介电层30可以具有平坦的或基本平面的顶面轮廓。
一般而言，在电容器介电层30的顶面轮廓不平坦或者其表面粗糙度高的实施方式中，空隙可以形成在第一电极22与电容器介电层30之间或第二电极24与电容器介电层30之间。由于在形成电容器结构10的工序或随后的工序期间产生的热应力或电应力，空隙可以被扩大或者电容器介电层30中的缺陷可以被聚拢到空隙中。因此，空隙可以是电容器结构10中的泄漏电流路径，以及/或者电容器介电层30的击穿或第一电极22与第二电极24之间的短路可以通过空隙产生。
然而，虽然基础层42包括相对高的表面粗糙度，但是因为电介质颗粒层44设置在基础层42的晶粒GR之间，所以电容器介电层30的整个顶面轮廓可以被改善。因此，电容器结构10的泄漏电流可以减小，并且电容器结构10的击穿或短路可以被减少或被防止出现。
第一界面层52可以选择性地设置在第一电极22与电容器介电层30之间，第二界面层54可以选择性地设置在第二电极24与电容器介电层30之间。例如，第一界面层52和第二界面层54可以充当阻挡层以减少或防止杂质在第一电极22与电容器介电层30之间和在第二电极24与电容器介电层30之间扩散和/或移动。例如，当制造电容器结构10时，第一和第二界面层可以减少或防止第一和第二电极22和24中包含的氮原子中的一些渗进电容器介电层30中以及/或者可以减少或防止电容器介电层30中包含的氧原子扩散进第一和第二电极22和24中。
在一些实施方式中，第一和第二界面层52和54可以包括诸如钛氧化物(TiOx,0<x<2)、钛铝氧化物(TiAlOx)、锰氧化物(MnOx,0<x<2)或TiON的导电过渡金属氧化物，但不限于此。第一和第二界面层52和54可以被薄薄地形成以不充当电容器结构的电容器介电层。例如，第一和第二界面层52和54可以在第二方向D2上具有大约到的厚度，但不限于此。
在一些实施方式中，第一和第二界面层52和54可以被省略，从而电容器介电层30可以被形成为直接接触第一和第二电极22和24。
在一些实施方式中，第一界面层52可以被省略并且第二界面层54可以形成在第二电极24与电容器介电层30之间。
在一些实施方式中，第二界面层54可以被省略并且第一界面层52可以形成在第一电极22与电容器介电层30之间。
在下文中，连同图1一起参照图20A和20B，电容器介电层30的电容模型被描述。
图20A示出根据如参照图1描述的本发明构思的示例实施方式的电容器结构EX-10的示意剖视图和其等效电路图。
例如，如图20A中所示，电介质颗粒层44(DP)可以具有预定的宽度并且可以在第二方向D2(例如相对于下电极LE的顶面的垂直方向)上延伸。在这样的情况下，电介质颗粒层44(DP)的设置在下电极LE与上电极UE之间的部分可以充当电容器结构EX-10的电容器介电层。因此，电容器结构EX-10可以体现电介质颗粒层44(DP)的电容、以及基础层42(BL)的电容。
具体地，基础层42(BL)的晶粒GR可以在上电极UE与下电极LE之间形成第一子域D_BL，电介质颗粒层44(DP)可以在上电极UE与下电极LE之间形成第二子域D_DP。进一步地，可以分别获得电介质颗粒层44(DP)的接触下电极LE或上电极UE的接触区域A_DP以及基础层42(BL)的接触下电极LE或上电极UE的接触区域A_BL。
如图20A的底部的等效电路图中所示，第一子域D_BL和第二子域D_DP可以彼此并联连接，从而电容器结构EX-10的总电容C(总计)可以等于由第一子域D_BL获得的第一电容C1(D_BL)与由第二子域D_DP获得的第二电容C2(D_DP)之和(即它能由以下等式表达：C(总计)＝C1(D_BL)+C2(D_DP))。
图20B示出根据比较例的电容器结构CO-10的示意剖视图和其等效电路图。
参照图20B，根据比较例的电容器结构CO-10可以在下电极LE与上电极UE之间包括电容器介电层CO-30，并且电容器介电层CO-30可以包括顺序堆叠在下电极LE上的第一基础层BL1(具有厚度T-BL1)、第一电介质层DP1(具有厚度T-DP1)、第二基础层BL2(具有厚度T-BL2)和第二电介质层DP2(具有厚度T-DP2)。在这里，电容器介电层CO-30的每一层可以以预定的厚度被共形地布置并且可以在第一方向D1上延伸。
如图20B的底部的等效电路图中所示，在根据比较例的电容器结构CO-10中，第一基础层BL1、第一电介质层DP1、第二基础层BL2和第二电介质层DP2可以分别对应于彼此串联连接的第一电容器、第二电容器、第三电容器和第四电容器。因此，电容器结构CO-10的总电容可以由以下等式1确定：1/C(总计)＝1/C1(BL1)+1/C2(DP1)+1/C3(BL2)+1/C4(DP2)—等式1。
根据等式1，根据比较例的电容器结构的总电容C(总计)可以基于电容器介电层CO-30的每一层的介电常数和厚度被确定。同时，电容器介电层CO-30的总厚度T1-CO随着半导体器件按比例缩小可以更小，从而电容器介电层CO-30的每一层的厚度也可以被减小。
一般而言，当第一和第二基础层BL1和BL2薄时，第一和第二基础层BL1和BL2的结晶度可以被降低，以及/或者第一和第二基础层BL1和BL2可以具有非晶结构。在这样的情况下，第一和第二基础层BL1和BL2的介电常数可以被减小。例如，当为了减小电容器介电层CO-30的总厚度T1-CO，第二基础层BL2被形成至小于预定的临界厚度的厚度T-BL2时，具有非晶结构的第二基础层BL2可以被形成。例如，在第一和第二基础层BL1和BL2包括锆氧化物(ZrO2)的实施方式中，非晶锆氧化物的介电常数可以比晶体锆氧化物的介电常数小约30％。因此，电容器结构CO-10的电容C(总计)取决于电容器介电层CO-30的总厚度T1-CO的减小可以被进一步减小。
然而，根据本发明构思的示例实施方式的电容器结构EX-10，因为基础层42(BL)被形成至等于电容器介电层EX-30的总厚度T1-EX的全部的厚度，所以基础层42(BL)的结晶度可以不被降低并且基础层42(BL)也可以不具有非晶结构。因此，当虽然电容器介电层EX-30的厚度T1-EX减小，但是电容器介电层EX-30具有比预定的临界厚度更大的厚度时，基础层42(BL)可以被形成为晶体结构，从而与非晶结构的基础层42(BL)相比，基础层42(BL)可以具有高的介电常数。换言之，虽然电容器结构EX-10薄，但是电容器结构EX-10可以具有高电容。在电容器结构EX-10包括具有小于的薄厚度T1-EX并且其基础层42(BL)用锆氧化物形成且其电介质颗粒层44(DP)用铝氧化物形成的电容器介电层EX-30的实施方式中，电容器介电层EX-30的电容可以比具有与电容器介电层EX-30相同的厚度T1-CO的根据比较例的电容器介电层CO-30的电容高大约20％。此结果能通过图21的实验结果证实。
图21是曲线图，其示出根据示例实施方式的电容器结构EX-10的击穿电压(V)与等效氧化物厚度之间的关系。此外，在图21中，根据比较例的电容器结构CO-10的击穿电压(V)与等效氧化物厚度之间的关系被示出。
参照图21，能被证实的是，与根据比较例的电容器结构CO-10相比，根据示例实施方式的电容器结构EX-10具有更低的等效氧化物厚度和更高的击穿特性。
再参照图1，虽然根据示例实施方式的电容器结构10包括具有薄的第一厚度T1的电容器介电层30，但是电容器结构10可以具有高电容，并且第一电极22与第二电极24之间的经过电容器介电层30的泄漏电流或短路可以被减少或防止发生。
图2是示出根据本发明构思的示例实施方式的电容器结构10A的剖视图。在图2中，相同的附图标记表示与图1中相同的元件。
参照图2，电容器结构10A可以包括含基础层42和电介质颗粒层44A的电容器介电层30A。电介质颗粒层44A可以在第一方向D1上具有第一宽度W1并且可以具有在第二方向D2上从电容器介电层30A的顶面到电容器介电层30A的底面在电容器介电层30A的整个厚度上连续延伸的柱形横截面。
在电容器结构10A中，电介质颗粒层44A可以设置为连续填充基础层42的晶粒GR之间的空间。例如，当电介质颗粒层44A包括具有改善的间隙填充性能的材料时，电介质颗粒层44A可以被形成为具有在电容器介电层30A的整个厚度上连续延伸的柱形横截面。
电介质颗粒层44A可以具有基本一致的第一宽度W1，但本发明构思的实施方式不限于此。如图2中所示，电介质颗粒层44A可以相对于第一电极22的顶面垂直延伸，但本发明构思的实施方式不限于此。在一些实施方式中，电介质颗粒层44A和基础层42的晶粒GR或晶界GB可以在相对于第一电极22的顶面以某个角度倾斜的同时延伸。
电介质封盖层60可以设置在基础层42和电介质颗粒层44A上。电介质封盖层60可以接触电介质颗粒层44A。电介质封盖层60可以包括第三电介质材料。第三电介质材料可以是具有高带隙能(Eg)，诸如硅氧化物、金属氧化物，以及比第二电介质材料更低的介电常数的电介质材料。例如，第三电介质材料可以具有大约5到大约10eV的带隙能(Eg)和大约3.9到大约40的介电常数。在一些实施方式中，第三电介质材料可以包括铝氧化物(Al2O3)、铍氧化物(BeO)、硼氧化物(B2O3)、硅氧化物(SiO2)、钪氧化物(Sc2O3)、钇氧化物(Y2O3)、镧氧化物(La2O3)、锆铪硅氧化物(ZrHfSiOx)、铝氮化物(AlN)、硼氮化物(BN)、硅氮化物(Si3N4)或其组合，但不限于此。
在一些实施方式中，电介质封盖层60可以包括与电介质颗粒层44A相同的材料。例如，当电介质颗粒层44A包括铝氧化物(Al2O3)时，电介质封盖层60可以包括铝氧化物(Al2O3)。例如，当电介质颗粒层44A包括硼氧化物(B2O3)时，电介质封盖层60可以包括硼氧化物(B2O3)。在另外的实施方式中，电介质封盖层60可以包括与电介质颗粒层44A不同的材料。例如，当电介质颗粒层44A包括铝氧化物(Al2O3)时，电介质封盖层60可以包括铝氮化物(AlN)。例如，当电介质颗粒层44A包括硼氧化物(B2O3)时，电介质封盖层60可以包括硼氮化物(BN)，但不限于此。
电介质封盖层60可以充当保护层以减少或防止水分或湿气通过电介质颗粒层44A或通过电介质颗粒层44A与基础层42之间的界面渗透进电容器介电层30A中。此外，电介质封盖层60可以充当平整层以减小电容器介电层30A的表面粗糙度。
图3是示出根据本发明构思的示例实施方式的电容器结构10B的剖视图。在图3中，相同的附图标记表示与图1和2中相同的元件。
参照图3，电介质颗粒层44B可以在第二方向D2上从电容器介电层30B的顶面到电容器介电层30B的底面在电容器介电层30B的整个厚度上连续延伸。在电介质颗粒层44B中，其面对第一电极22的一端的宽度W2可以小于其面对第二电极24的另一端的宽度W3。因此，沿第二方向D2从第一电极22的顶面起，电介质颗粒层44B的下部宽度W2可以小于其上部宽度W3。当基础层42的晶粒GR具有高的表面粗糙度时，相比于在基础层42的底部，晶粒GR之间相对大的空间可以形成在基础层42的顶部。电介质颗粒层44B可以形成为填充晶粒GR之间的空间，从而可以具有柱形横截面，该柱形横截面具有比下部宽度W2更大的上部宽度W3，但本发明构思的实施方式不限于此。在一些实施方式中，相比于在基础层42的顶部，基础层42的晶粒GR之间相对大的空间可以形成在基础层42的底部，电介质颗粒层44B可以形成为填充晶粒GR之间的空间使得电介质颗粒层44B的下部宽度大于其上部宽度。
图4是示出根据本发明构思的示例实施方式的电容器结构10C的剖视图。在图4中，相同的附图标记表示与图1至3中相同的元件。
参照图4，电容器结构10C可以包括电容器介电层30C，该电容器介电层30C包括顺序堆叠在第一电极22上的第一介电层32和第二介电层34。第一介电层32可以包括第一基础层42和设置在第一基础层42的晶粒GR之间的第一电介质颗粒层44，第二介电层34可以包括第二基础层46和设置在第二基础层46的晶粒GR之间的第二电介质颗粒层48。第一和第二基础层42和46以及第一和第二电介质颗粒层44和48可以分别具有与参照图1描述的基础层42和电介质颗粒层44相同的特征。
第一介电层32沿第二方向D2(例如电容器介电层30C的厚度方向)可以具有第一厚度T1。第二介电层34沿第二方向D2可以具有第二厚度T2。第一厚度T1可以等于或不同于第二厚度T2。
在一些实施方式中，在电容器介电层30C中，包括第一基础层42和第一电介质颗粒层44的第一介电层32可以具有包括在第二方向上堆叠的三个或更多个层的结构。
在用于形成电容器介电层30C的示例方法中，当在第一电极22上形成第一基础层42之后，第一电介质颗粒层44可以形成在第一基础层42的晶界GB处，第二基础层46可以形成在第一基础层42和第一电介质颗粒层44上。在这样的情况下，第一介电层32可以具有平坦的或基本平面的顶面轮廓和低的表面粗糙度。因此，当在具有平坦的或基本平面的顶面轮廓的第一介电层32上形成第二基础层46时，第二基础层46可以形成为具有提高的结晶度。
图5是示出根据本发明构思的示例实施方式的电容器结构10D的剖视图。在图5中，相同的附图标记表示与图1至4中相同的元件。
参照图5，电容器结构10D可以包括电容器介电层30D，该电容器介电层30D包括顺序堆叠在第一电极22上的第一介电层32和第二介电层34。第一介电层32可以包括第一基础层42和只设置在第一基础层42的上部的晶界处的第一电介质颗粒层44。换言之，第一电介质颗粒层44可以从第一介电层32的顶面朝着第一介电层32的底面以预定的高度被形成，并且可以不形成在第一基础层42的下部的晶界处。就是说，第一基础层42的下部可以没有第一电介质颗粒层44。
在用于形成电容器介电层30D的工序中，当在第一电极22上形成第一基础层42之后，第二基础层46可以形成在第一基础层42上。接着，包括电介质纳米颗粒的第二电介质颗粒层48可以形成在第二基础层46的晶界GB处。电介质纳米颗粒可以沿第二基础层46的晶粒GR之间的空间扩散或移动，从而电介质纳米颗粒中的一些可以被设置在第一基础层42的上部的晶界处从而形成第一电介质颗粒层44。
图6A是示出根据本发明构思的示例实施方式的半导体器件100的示意布局图。图6B是沿图6A的线B-B'截取的剖视图。在图6A和6B中，相同的附图标记表示与图1至5中相同的元件。
参照图6A和6B，衬底102可以包括由隔离层104限定的有源区106。多个有源区106可以形成在衬底102中。
衬底102可以包括硅(Si)，例如单晶硅、多晶硅或非晶硅。在一些实施方式中，衬底102可以包括诸如锗(Ge)、硅锗(SiGe)、硅碳化物(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的半导体材料。衬底102可以包括导电区域，例如掺有杂质的阱或掺有杂质的结构。
隔离层104可以具有浅沟槽隔离(STI)结构。隔离层104可以包括填充形成在衬底102中的隔离沟槽104T的绝缘材料。绝缘材料可以包括氟硅酸盐玻璃(FSG)、无掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子体增强正硅酸乙酯(PE-TEOS)、东燃硅氮烷(TOSZ)或其组合，但不限于此。
有源区106可以具有长的岛形状，该长的岛形状具有短轴和长轴。有源区106的长轴可以平行于与衬底102的顶面平行的D3方向。在一些实施方式中，有源区106可以具有第一导电类型。第一导电类型可以是p型或n型。
衬底102可以包括沿平行于衬底的顶面并且以某个角度交叉D3方向的X方向延伸的沟槽108。沟槽108可以横贯有源区106并且可以形成至预定的深度。沟槽108的一部分可以延伸进隔离层104中。相比沟槽108的在有源区106中的其它部分，沟槽108的在隔离层104中的部分可以具有位于更低高度的底面。
第一源极/漏极区109A和第二源极/漏极区109B可以设置在有源区106的上部中在沟槽108的彼此相反的侧。第一和第二源极/漏极区109A和109B可以是掺以不同于第一导电类型的第二导电类型的杂质的杂质区域。第二导电类型可以是n型或p型。
栅结构120可以形成在沟槽108中。栅结构120可以包括顺序形成在沟槽108的内表面上的栅绝缘层122、栅电极124和栅封盖层126。
栅绝缘层122可以在沟槽108的内表面上共形地形成至预定的厚度。栅绝缘层122可以包括硅氧化物、硅氮氧化物、硅氮化物和具有比硅氧化物更高的介电常数的高k电介质材料中的一种或更多种。高k电介质材料可以包括诸如铪氧化物、铪氮氧化物、铪硅氧化物的金属氧化物或金属氮氧化物，但不限于此。在一些实施方式中，当栅绝缘层122包括硅氧化物时，栅绝缘层122可以通过热氧化工艺形成在衬底102的暴露的表面上。在另外的实施方式中，栅绝缘层122可以通过低压化学气相沉积(LPCVD)工艺、等离子体增强CVD(PECVD)工艺、超高真空CVD(UHV-CVD)工艺或原子层沉积(ALD)工艺形成。
栅电极124可以形成在栅绝缘层122上以填充沟槽108至自沟槽108的底面起的预定高度。栅电极124可以包括在栅绝缘层122上的功函数调节层和在功函数调节层上的填充沟槽108的下部的埋入金属层。功函数调节层包括诸如TiN、TiAlN、TiAlC、TiAlCN、TiSiCN、Ta、TaN、TaAlN、TaAlCN、TaSiCN等的金属、金属氧化物或金属碳化物。埋入金属层可以包括W、WN、TiN和TaN中的一种或更多种。
栅封盖层126可以形成在栅电极层124上以填充沟槽108的剩余部分。栅封盖层126可以包括硅氧化物、硅氮化物和硅氮氧化物中的一种或更多种。
栅电极124可以具有相比第一和第二源极/漏极区109A和109B的底面位于更高的高度的顶面。在一些实施方式中，第一和第二源极/漏极区109A和109B中的一个的底面可以相比第一和第二源极/漏极区109A和109B中的另一个的底面位于更低的高度，使得第一和第二源极/漏极区109A和109B具有不同的高度。在这样的情况下，例如，栅电极124的顶面可以位于比第一源极/漏极区109A的底面更低的高度并且位于比第二源极/漏极区109B的底面更高的高度。在一些实施方式中，栅电极124可以具有相比第一和第二源极/漏极区109A和109B的底面位于更低的高度的顶面。
位线结构130可以在第一源极/漏极区109A上形成为沿平行于衬底102的顶面且垂直于X方向的Y方向延伸。位线结构130可以包括顺序堆叠在衬底102上的位线接触132、位线134和位线封盖层136。例如，位线接触132可以包括多晶硅，位线134可以包括金属。位线封盖层136可以包括诸如硅氮化物或硅氮氧化物的绝缘材料。
位线中间层可以进一步被夹置在位线接触132与位线134之间。位线中间层可以包括诸如钨硅化物的金属硅化物或诸如钨氮化物的金属氮化物。位线间隔物可以进一步形成在位线结构130的侧壁上。位线间隔物可以包括由诸如硅氧化物、硅氮氧化物或硅氮化物的绝缘材料形成的单层或多层结构。位线间隔物可以进一步包括气隙。
第一绝缘夹层142可以形成在衬底102上。位线接触132可以穿透第一绝缘夹层142从而连接到第一源极/漏极区109A。位线134和位线封盖层136可以设置在第一绝缘夹层142上。第二绝缘夹层144可以设置在第一绝缘夹层142上从而在位线134和位线封盖层136上延伸或者覆盖位线134和位线封盖层136。
接触结构146可以形成在第二源极/漏极区109B上。第一和第二绝缘夹层142和144可以在接触结构146的侧壁上延伸或者覆盖接触结构146的侧壁。在一些实施方式中，接触结构146可以包括顺序堆叠在衬底102上的下接触图案、金属硅化物层和上接触图案以及围绕上接触图案的侧壁和底面的阻挡层。在一些实施方式中，下接触图案可以包括多晶硅，上接触图案可以包括金属。阻挡层可以包括金属氮化物。
电容器结构160可以形成在第二绝缘夹层144上。电容器结构160可以包括电连接到接触结构146的下电极162、在下电极162上的电容器介电层164和在电容器介电层164上的上电极166。包括开口150T的蚀刻停止层150可以形成在第二绝缘夹层144上。下电极162的下部可以设置在蚀刻停止层150的开口150T中。
下电极162可以以具有封闭的底部的圆筒形状或杯子形状形成在接触结构146上，电容器介电层164可以共形地形成在下电极162上。电容器介电层164可以包括基础层164_1和设置在基础层164_1的晶粒之间的电介质颗粒层164_2。基础层164_1和电介质颗粒层164_2可以具有与图1的基础层42和电介质颗粒层44相同的特征。因此，基础层164_1和电介质颗粒层164_2的进一步细节可以参考参照图1作出的对基础层42和电介质颗粒层44的详细描述。同时，电容器介电层164可以具有与如参照图2至5描述的电容器介电层30A、30B、30C和/或30D相似或相同的特征。
第一界面层172和第二界面层174可以分别形成在电容器介电层164与下电极162之间和电容器介电层164与上电极166之间。第一和第二界面层172和174可以具有与如参照图1描述的第一和第二界面层52和54相同或相似的特征。
在一些实施方式中，在根据示例实施方式的半导体器件100中，虽然电容器介电层164的厚度小，但是电容器结构可以具有高的电容，并且经电容器介电层164的下电极162与上电极166之间的泄漏电流或短路可以被减少或被防止发生。
图7是示出根据本发明构思的示例实施方式的半导体器件100A的剖视图。图7是对应于沿图6A的B-B'截取的横截面的剖视图。在图7中，相同的附图标记表示与图1至6B中相同的元件。
参照图7，电容器结构160A可以具有柱形的下电极层162A。支撑构件180可以设置在下电极162A的侧壁的一部分上以减少或防止下电极162A的倒塌。电容器介电层164可以共形地形成在下电极162A和支撑构件180上。电容器介电层164可以具有与如参照图1至5描述的电容器介电层30、30A、30B、30C和/或30D相似或相同的特征。上电极166A可以形成在电容器介电层164上以填充相邻的下电极162A之间的空间。
在一些实施方式中，在根据示例实施方式的半导体器件100A中，虽然电容器介电层164的厚度小，但是电容器结构可以具有高电容，并且经过电容器介电层164的下电极162A与上电极166A之间的泄漏电流或短路可以被减少或防止发生。
图8是示出根据本发明构思的示例实施方式的制造电容器结构的方法的流程图。
图9A和9B是剖视图，其示出根据本发明构思的示例实施方式的制造电容器结构的方法的操作或阶段。图9A和9B可以示出制造如参照图1描述的电容器结构10的方法。
参照图8和9A，在操作S10中，第一电极22可以形成在衬底上。
在一些实施方式中，第一电极22可以由掺杂多晶硅，诸如钌(Ru)、铱(Ir)、钛(Ti)、钽(Ta)、钨(W)的金属，诸如钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)的导电金属氮化物，以及诸如铱氧化物等的导电金属氧化物中的一种或更多种形成。例如，第一电极22可以通过LPCVD工艺、PECVD工艺、UHV-CVD工艺、ALD工艺、金属有机CVD(MOCVD)工艺或金属有机ALD(MOALD)工艺形成。
第一界面层52可以形成在第一电极22上。第一界面层52可以包括例如钛氧化物(TiOx,0<x<2)、钛铝氧化物(TiAlOx)、锰氧化物(MnOx,0<x<2)或TiON的导电过渡金属氧化物，并且可以形成至大约到大约的厚度。
在操作S20中，基础层42可以用第一电介质材料被形成在其上形成第一界面层52的第一电极22上。
在一些实施方式中，基础层42可以通过LPCVD工艺、PECVD工艺、UHV-CVD工艺、ALD工艺、MOCVD工艺或MOALD工艺形成。第一电介质材料可以是诸如金属氧化物的高k电介质材料并且可以具有大约4到大约40的介电常数。例如，第一电介质材料可以包括锆氧化物(ZrO2)、铪氧化物(HfO2)、锆硅氧化物(ZrSiOx)、铪硅氧化物(HfSiOx)、锆铪硅氧化物(ZrHfSiOx)、铝氧化物(Al2O3)和其组合中的一种或更多种。
基础层42可以沿竖立于或垂直于第一电极22的顶面的第二方向D2形成至第一厚度T1，并且第一厚度T1可以在从大约到大约的范围，但不限于此。
基础层42可以包括多个晶粒GR。晶粒GR可以在第二方向D2上具有第一厚度T1或者可以沿第二方向D2以第一厚度T1延伸。晶粒GR之间的边界或界面可以被称为晶界GB。在基础层42包括具有高表面粗糙度的材料的实施方式中，基础层42可以在晶界GB周围具有不平坦的不连续的顶面轮廓。换句话说，基础层42的表面粗糙度可以由相邻晶粒GR在晶界GB周围的不平坦的不连续的顶面轮廓限定。
参照图8和9B，在操作S30中，可以使用第二电介质材料在晶界GB的至少一部分处或沿晶界GB的至少一部分形成电介质颗粒层44。
在一些实施方式中，第二电介质材料可以不同于第一电介质材料。第二电介质材料可以具有高带隙能(Eg)，诸如硅氧化物或金属氧化物，并且可以具有比第一电介质材料更小的介电常数。例如，第二电介质材料可以具有大约3.9到大约40的介电常数和大约5到大约10eV的带隙能(Eg)。在一些实施方式中，第二电介质材料包括铝氧化物(Al2O3)、铍氧化物(BeO)、硼氧化物(B2O3)、硅氧化物(SiO2)、钪氧化物(Sc2O3)、钇氧化物(Y2O3)、镧氧化物(La2O3)、锆铪硅氧化物(ZrHfSiOx)、铝氮化物(AlN)、硼氮化物(BN)、硅氮化物(Si3N4)或其组合中的一种或更多种，但不限于此。
在一些实施方式中，电介质颗粒层44可以在低压和低温气氛下通过LPCVD工艺、PECVD工艺、UHV-CVD工艺、ALD工艺、MOCVD工艺或MOALD工艺形成。例如，电介质颗粒层44可以在大约0℃到大约350℃的温度和大约80Pa到大约200Pa的气压下形成，但不限于此。
在一些实施方式中，电介质颗粒层44可以通过多次重复沉积循环来形成，该沉积循环包括供应含第二电介质材料的前驱体、清洗、供应反应气体和清洗。在另外的实施方式中，电介质颗粒层44可以通过多次重复以下沉积循环来形成，此沉积循环包括前驱体的第一次供应、清洗、前驱体的第二次供应、清洗、反应气体的第一次供应、清洗、反应气体的第二次供应、以及清洗。然而，本发明构思的方面不限于此。
在一些实施方式中，前驱体可以包括三甲基铝(TMA)、三乙基铝(TEA)、三甲基硼烷(TMB)或三乙基硼烷(TEB)，但不限于此。
如图9B中所示，电介质颗粒层44可以包括散布在基础层42的晶界处的电介质纳米颗粒。就是说，电介质材料颗粒可以接触基础层42的晶界GB并且可以邻近晶界GB设置。电介质纳米颗粒可以设置在基础层42的顶面上。电介质颗粒层44中的电介质纳米颗粒中的一些可以彼此接触，并且可以彼此团聚。电介质纳米颗粒中的一些可以被随机地散布。
在一些实施方式中，电介质纳米颗粒具有大约到的直径并且可以具有球形、半球形、椭圆形或圆点形。电介质纳米颗粒可以优先地沿晶界GB形成，从而包括基础层42和电介质颗粒层44的电容器介电层30可以具有平坦的或基本平面的顶面轮廓。
接着，参照图8和1，在操作S40中，第二电极24可以形成在基础层42和电介质颗粒层44上。
第二电极24可以由掺杂多晶硅，诸如钌(Ru)、铱(Ir)、钛(Ti)、钽(Ta)、钨(W)的金属，诸如钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)的导电金属氮化物，以及诸如铱氧化物等的导电金属氧化物中的一种或更多种形成。例如，第二电极24可以通过LPCVD工艺、PECVD工艺、UHV-CVD工艺、ALD工艺、MOCVD工艺或MOALD工艺形成。
在形成第二电极24之前，第二界面层54可以被选择性地形成在基础层42和电介质颗粒层44上。第二界面层54可以通过与形成第一界面层52的工艺相似的工艺形成。第二界面层54可以充当阻挡层以减少或防止当形成第二电极24时，基础层42和电介质颗粒层44中的氧原子扩散进第二电极24中。
电容器结构10可以通过上述工艺形成。
根据一些制造电容器结构10的方法，包括电介质纳米颗粒的电介质颗粒层44可以形成在基础层42的晶界GB处。电介质纳米颗粒可以设置在基础层42的晶粒GR之间的空间中并且可以沿电容器介电层30的厚度方向连续延伸。因此，虽然电容器介电层30的厚度T1小，但是电容器结构10可以具有高电容。
进一步地，虽然基础层42具有高的表面粗糙度，但是纳米颗粒可以设置在晶粒GR之间的空间中使得电容器介电层30可以具有平坦的或基本上平面的顶面轮廓和低的表面粗糙度。因此，经过电容器介电层30的第一电极22与第二电极24之间的泄漏电流或短路可以被减少或防止出现，并且电容器介电层30的击穿也可以被减少或防止出现。
图10是示出根据本发明构思的示例实施方式的制造电容器结构的方法的流程图。
图11A和11B是剖视图，其示出根据本发明构思的示例实施方式的制造电容器结构的方法的操作或阶段。在图11A和11B中，相同的附图标记表示与图1至9B中相同的元件。
参照图10和11A，在操作S10A中，第一电极22可以形成在衬底上。
在操作S20A中，可以使用第一电介质材料在第一电极22上形成基础层42。基础层42可以包括多个沿竖立于或垂直于第一电极22的顶面的第二方向D2延伸的晶粒GR。第一界面层52的顶面52T可以暴露在晶粒GR之间(或者在不形成第一界面层52的实施方式中，第一电极22的顶面可以暴露在晶粒GR之间)。
参照图10和11B，在操作S30A中，电介质颗粒层44可以使用第二电介质材料被形成在基础层42的晶界GB的至少一部分处或者形成为沿基础层42的晶界GB的至少一部分延伸。
在一些实施方式中，电介质颗粒层44可以被形成为具有柱形横截面并且在第二方向D2(例如基础层42的厚度方向)上延伸。电介质颗粒层44的底面可以接触第一界面层52的顶面52T(或第一界面层52不存在的实施方式中的第一电极22)。
在一些实施方式中，电介质颗粒层44可以将具有改善的间隙填充性能的材料作用第二电介质材料来被形成，从而可以填充基础层42的晶粒GR之间的空间而没有空隙。在另外的实施方式中，电介质颗粒层44可以通过可流动的CVD工艺和随后的退火工艺来形成从而填充晶粒GR之间的空间而没有空隙。然而，本发明构思的方面不限于此。
当选择性地控制第一界面层52的表面粗糙度之后，基础层42可以形成在第一界面层52上使得第一界面层52的顶面52T被暴露在基础层42的晶粒GR之间的空间中。接着，电介质颗粒层44可以被形成来填充基础层42的晶粒GR之间的空间。
取决于基础层42的晶粒GR的形态或表面粗糙度，沿着基础层42的厚度方向，晶粒GR之间的宽度可以相同或者变化。例如，基础层42的晶粒GR可以优先沿第二方向D2形成，从而晶粒GR之间的空间可以是基本均匀的或者可以具有基本相同的宽度。在这样的情况下，参照图2描述的电介质颗粒层44可以被形成为具有沿基础层42的厚度方向基本一致的宽度W1(参照图2)和柱形横截面。在一些实施方式中，当基础层42的表面粗糙度高时，基础层42的上部的晶粒GR之间的宽度W3(参照图3)可以大于基础层42的下部的晶粒GR之间的宽度W2(参照图3)。在这样的情况下，参照图3描述的电介质颗粒层44可以被形成为具有沿基础层42的厚度方向改变的宽度和柱形横截面。
接着，在操作S40A中，第二电极24(参照图3)可以形成在基础层42和电介质颗粒层44上。
图12是示出根据本发明构思的示例实施方式的制造电容器结构的方法的流程图。
图13A至13C是剖视图，其示出根据本发明构思的示例实施方式的制造电容器结构的方法的操作或阶段。在图13A至13C中，相同的附图标记表示与图1至11B中相同的元件。
参照图12和13A，在操作S10B中，第一电极22可以形成在衬底上。
在操作S20B中，基础层42可以使用第一电介质材料形成在第一电极22上。
在一些实施方式中，基础层42可以通过在相对低的气压和相对低的温度下执行的工艺来被形成。因此，基础层42的晶粒GRa在第一方向D1上的宽度或直径可以小，以及/或者基础层42的晶粒GRa的结晶度可以低。而且，晶粒GRa之间的晶界GBa可以以更高的密度形成。然而，本发明构思的方面不限于此。
参照图12和13B，在操作S50B中，可以执行对衬底的退火工艺。
退火工艺可以在大约100℃到大约1000℃被执行若干秒到若干小时。退火工艺可以包括快速热退火(RTA)工艺或激光退火工艺，但本发明构思的实施方式不限于此。
通过退火工艺，基础层42的晶粒GRa的尺寸可以被增大。例如，具有小宽度或小直径的晶粒GRa(参照图13A)可以与相邻的晶粒GRa合并，使得更大的晶粒GR可以被生长。因此，根据晶粒GR的生长，晶界GB可以被重新定位。例如，如图13B中所示，根据晶粒GR的生长，晶粒GR之间的空间可以被扩大，从而第一界面层52的顶面52T可以被暴露。
参照图12和13C，在操作S30B中，电介质颗粒层44可以使用第二电介质材料被形成在基础层42中。如参照图11B所述，电介质颗粒层44可以具有在基础层42的厚度方向上基本一致的宽度并具有柱形横截面。在一些实施方式中，电介质颗粒层44可以具有其上部宽度大于下部宽度的柱形横截面。
接着，在操作S40B中，第二电极24(参照图3)可以形成在基础层42和电介质颗粒层44上。
图14是示出根据本发明构思的示例实施方式的制造电容器结构的方法的流程图。
图15A和15B是剖视图，其示出根据本发明构思的示例实施方式的制造电容器结构的方法的操作或阶段。在图15A和15B中，相同的附图标记表示与图1至13C中相同的元件。
参照图14和15A，第一电极22可以形成在衬底上(操作S10C)，第一基础层42可以使用第一电介质材料被形成在第一电极22上(操作S20C1)，第一电介质颗粒层44可以使用第二电介质材料被形成在第一基础层42的晶界GB的至少一部分处或被形成为沿第一基础层42的晶界GB的至少一部分延伸(操作S30C1)。这里，第一基础层42和第一电介质颗粒层44可以被称为第一介电层32。
第一介电层32的形成的进一步细节可以参考参照图8至9B的详细描述。
接着，在操作S20C2中，第二基础层46可以形成在第一基础层42和第一电介质颗粒层44上。在这里，第一介电层32可以包括第一基础层42和第一电介质颗粒层44，从而可以具有平坦的或基本平面的顶面轮廓。例如，因为第一电介质颗粒层44可以包括被布置为沿第一基础层42的晶界GB连续地或基本连续地延伸的电介质纳米颗粒，所以第一介电层32可以具有大约0.3mm或更小的低表面粗糙度。
第二基础层46可以通过与形成第一基础层42的工艺相似的工艺形成。第二基础层46可以形成为具有提高的结晶度，因为第二基础层46形成在具有低表面粗糙度的第一介电层32上。
参照图14和15B，在操作S30C2中，第二电介质颗粒层48可以使用第二电介质材料被形成在第二基础层46的晶界GB的至少一部分处或被形成为沿第二基础层46的晶界GB的至少一部分延伸。
在这里，第二基础层46和第二电介质颗粒层48可以被称为第二介电层34。第二电介质颗粒层48可以通过与形成第一电介质颗粒层44的工艺相似的工艺形成。在一些实施方式中，第一介电层32的第一厚度T1可以等于或不同于第二介电层34的第二厚度T2。
结果，包括堆叠的第一和第二介电层32和34的电容器介电层30C可以被形成。
接着，在操作S40C中，第二电极24(参照图4)可以形成在第二基础层46和第二电介质颗粒层48上。
如图15A和15B中所示，第一和第二电介质颗粒层44和48可以包括电介质纳米颗粒，但本发明构思的实施方式不限于此。例如，第一和第二电介质颗粒层44和48中的一个或更多个可以被形成为具有连续填充基础层42和46的晶粒GR之间的空间的柱形横截面。
图16是示出根据本发明构思的示例实施方式的制造电容器结构的方法的流程图。
图17A和17B是剖视图，其示出根据本发明构思的示例实施方式的制造电容器结构的方法的操作或阶段。在图17A和17B中，相同的附图标记表示与图1至15B中相同的元件。
参照图16和17A，第一电极22可以形成在衬底上(操作S10D)，第一基础层42可以使用第一电介质材料被形成在第一电极22上(操作S20D1)。
接着，在操作S20D2中，第二基础层46可以使用第一电介质材料形成。第二基础层46可以通过与形成第一基础层42的工艺相似的工艺形成。
在形成第二基础层46的工艺中，第一基础层42的晶粒GR之间的空间可以不被填充，从而空隙可以形成在第一基础层42的晶粒GR之间的空间的一部分处。进一步，第二基础层46的晶界GB可以邻近第一基础层42的晶界GB设置。例如，因为第一基础层42在晶界GB附近可以具有不平坦的不连续的顶面轮廓，所以第二基础层46的晶粒GR在第一基础层42的晶界GB上的生长可以被抑制。然而，本发明构思的方面不限于此。
参照图16和17B，在操作S30D2中，包括电介质纳米颗粒的第二电介质颗粒层48可以使用第二电介质材料被形成在第二基础层46的晶界GB的至少一部分处或者被形成为沿第二基础层46的晶界GB的至少一部分延伸。
在一些实施方式中，第二电介质颗粒层48可以通过与如参照图8和9B描述的形成电介质颗粒层44的工艺相似的工艺形成。
在形成第二电介质颗粒层48的工艺中，电介质纳米颗粒可以沿第二基础层46的晶粒GR之间的空间扩散或移动，从而可以被设置在第一基础层42的上部的晶界GB处使得第一电介质颗粒层44可以被形成。
如图17B中所示，第一电介质颗粒层44可以只设置在第一基础层42的上部的晶界GB处。例如，第一电介质颗粒层44可以只形成达到自第一介电层32的顶面起的预定高度，但可以不形成在第一基础层42的下部的晶界GB处。
结果，包括堆叠的第一和第二介电层32和34的电容器介电层30D可以被形成。
接着，在操作S40D中，第二电极24(参照图5)可以形成在第二基础层46和第二电介质颗粒层48上。
图18A至18H是剖视图，其示出根据本发明构思的示例实施方式的制造半导体器件100的方法的操作或阶段。该制造方法可以是制造如参照图6A和6B描述的半导体器件100的方法。
参照图18A，沟槽108可以在包括有源区106的衬底102中被形成以在平行于衬底102的顶面的X方向(参照图6A)上延伸并且横穿有源区106。
隔离沟槽104T被形成在衬底102中，并且隔离层104可以形成在隔离沟槽104T中。有源区106可以被隔离层104限定在衬底102中。有源区106可以如同图6A中显示的有源区106那样具有长的岛形状，该长的岛形状具有短轴和长轴。衬底102的进一步细节可以与参照图6A和6B所述的相同。隔离层104可以包括单一绝缘层或由至少两种绝缘层的组合形成的多层。
在一些实施方式中，第一和第二源极/漏极区109A和109B可以通过在衬底102中注入杂质离子来形成在有源区106的上部中。在另外的实施方式中，在形成填充沟槽108的栅结构120之后，源极/漏极区109A和109B可以形成在栅结构120的彼此相反的侧。
第一掩模可以形成在衬底102上，然后沟槽108可以通过利用第一掩模作为蚀刻掩模蚀刻衬底102来被形成在衬底102中。多个沟槽108可以被形成为彼此平行地延伸，并且每一个沟槽108可以具有交叉有源区106的线形状。
在一些实施方式中，通过使用衬底102的蚀刻深度不同于隔离层104的蚀刻深度的蚀刻条件蚀刻衬底102和隔离层104，沟槽108的底面可以形成为具有台阶。在一些实施方式中，为了形成具有台阶式底面的沟槽108，隔离层104和衬底102可以使用分开的蚀刻工艺被蚀刻，使得隔离层104的蚀刻深度可以不同于衬底102的蚀刻深度。
接着，栅绝缘层122可以形成在沟槽108的底面和内壁上。栅绝缘层122可以包括硅氧化物、硅氮化物、硅氮氧化物和高k电介质材料中的一种或更多种，高k电介质材料具有比硅氧化物更大的介电常数。
在形成填充沟槽108的栅导电层之后，栅导电层的上部可以通过回蚀刻工艺被蚀刻以形成栅电极124。在一些实施方式中，栅电极124可以包括形成在栅绝缘层122上的功函数调节层以及形成在功函数调节层上以填充沟槽108的下部的埋入金属层。功函数调节层可以包括诸如Ti、TiN、TiAlN、TiAlC、TiAlCN、TiSiCN、Ta、TaN、TaAlN、TaAlCN、TaSiCN的金属、金属氮化物和/或金属碳化物。埋入金属层可以包括W、WN、TiN和TaN中的一种或更多种。
接着，绝缘材料可以被形成来填充沟槽108的剩余部分，并且绝缘材料可以被平坦化直到衬底102的顶面被暴露，使得栅封盖层126可以形成在沟槽108的内壁上。进一步，第一掩模可以被去除。
参照图18B，第一绝缘夹层142可以形成在衬底102上，以及暴露第一源极/漏极区109A的开口可以形成在第一绝缘夹层142中。导电层可以形成在第一绝缘夹层142上以填充开口，并且导电层可以被平坦化使得位线接触132形成在开口中以被电连接到第一源极/漏极区109A。
接着，第一位线134和位线封盖层136可以形成在第一绝缘夹层142上以在平行于衬底102的顶面且垂直于X方向的Y方向(参照图6A)上延伸。在一些实施方式中，位线间隔物可以形成在第一位线134和位线封盖层136的侧壁上并且可以进一步包括气隙。
参照图18C，第二绝缘夹层144可以形成在第一绝缘夹层142上以在位线134和位线封盖层136上延伸或者覆盖位线134和位线封盖层136。第二绝缘夹层144的顶面可以位于等于或高于位线封盖层136的顶面的高度。
接着，开口可以形成在第一和第二绝缘夹层142和144中以暴露第二源极/漏极区109B，接触结构146可以形成在开口中。例如，下接触图案、金属硅化物层、阻挡层和上接触图案可以顺序形成在开口中，使得接触结构146可以形成为电连接到第二源极/漏极区109B。
参照图18D，当在第二绝缘夹层144和接触结构146上顺序形成蚀刻停止层150和模具层210之后，开口210H和150T可以形成在模具层210和蚀刻停止层150中。开口210H和150T可以彼此整体地相连并且可以暴露接触结构146的顶面。
在一些实施方式中，模具层210和蚀刻停止层150可以包括相对于彼此具有蚀刻选择性的材料。例如，当模具层210可以包括硅氧化物时，蚀刻停止层150可以包括硅氮化物。在一些实施方式中，模具层210可以由包括具有不同的蚀刻速率的材料的多层形成。
参照图18E，下电极162可以形成在模具层210和蚀刻停止层150上从而共形地在开口150T和210H的内表面上延伸或者覆盖开口150T和210H的内表面。下电极162可以通过与如针对图8和9A描述的形成第一电极22的工艺相似的工艺形成。
参照图18F，下电极162的在模具层210的顶面上的部分可以通过回蚀刻工艺或化学机械抛光工艺被去除。
参照图18G，模具层210可以被去除。
在模具层210的去除工艺中，蚀刻停止层150可以保留而不被去除。下电极162可以设置在接触结构146上并且可以形成为具有封闭的底部的圆筒形状。
参照图18H，电容器介电层164可以形成在蚀刻停止层150和下电极162上。电容器介电层164可以通过与如针对图8至9B描述的形成电容器介电层30的工艺相似的工艺形成。
在一些实施方式中，电容器介电层164可以包括基础层164_1(参照图6B)和在基础层164_1的晶界处沿电容器介电层164的厚度方向至少部分地连续延伸的电介质颗粒层164_2(参照图6B)。电介质颗粒层164_2可以包括设置在基础层164_1的晶粒之间的空间中的电介质纳米颗粒。在一些实施方式中，电容器介电层164可以具有与如参照图2至5描述的电容器介电层30A、30B、30C和/或30D相似或相同的特征。
再参照图6B，上电极166可以形成在电容器介电层164上。
半导体器件100可以通过上述工艺形成。
一般而言，随着半导体器件被按比例缩小，下电极162的直径可以被减小并且下电极162的高宽比可以被增大。进一步，共形地形成在下电极162的内壁上的电容器介电层164可以更薄。如以上参照图1至5所述，因为电容器介电层164包括基础层164_1和电介质颗粒层164_2，所以电容器介电层164即使处于相对小的厚度也可以具有高电容。此外，电容器介电层164可以具有低表面粗糙度，从而经过电容器介电层164的上电极166与下电极162之间的短路或泄漏电流可以被减少或防止发生。
图19A至19E是示出根据本发明构思的示例实施方式的制造半导体器件100A的方法的操作或阶段的剖视图。该制造方法可以是制造如参照图7描述的半导体器件100A的方法。
首先，通过执行如参照图18A至18C描述的工艺，可以获得其中第二绝缘夹层144和接触结构146被形成的结构。
参照图19A，蚀刻停止层150、第一模具层220、支撑构件180和第二模具层230可以顺序形成在第二绝缘夹层144和接触结构146上。
在一些实施方式中，第一和第二模具层220和230以及蚀刻停止层150可以包括相对于彼此具有蚀刻选择性的材料。进一步，第一和第二模具层220和230以及支撑构件180可以包括相对于彼此具有蚀刻选择性的材料。第一和第二模具层220和230可以包括相同的材料或不同的材料。例如，第一和第二模具层220和230可以包括硅氧化物，蚀刻停止层150和支撑构件180可以包括硅氮化物。
参照图19B，穿透第二模具层230、支撑构件180和第一模具层220的开口230H以及穿透蚀刻停止层150的开口150T可以被顺序形成。开口230H和150T可以彼此整体地连接并且可以暴露接触结构146的顶面。支撑构件180的侧壁可以暴露在开口230H的内壁上。
参照图19C，下电极层可以形成在第二模具层230上以填充开口150T和230H，然后下电极层的上部可以被回蚀刻以暴露第二模具层230的顶面使得下电极162A可以形成在开口150T和230H中。
下电极162A可以形成为填充开口150T和230H的柱形。下电极162A的侧壁可以接触支撑构件180。
参照图19D，第一和第二模具层220和230可以被去除。
首先，第二模具层230可以被去除，然后在执行用于在支撑构件180中形成开口区域的图案化工艺之后，第一模具层220可以通过开口区域被去除。然而，本发明构思的方面不限于此。例如，在形成支撑构件180的工艺期间，用于形成开口区域的图案化工艺也可以被执行。
在第一和第二模具层220和230的去除工艺中，支撑构件180可以保留而不被完全去除。支撑构件180可以设置在下电极162A之间，从而防止下电极162A的倒塌或倾斜。
参照图19E，电容器介电层164可以形成在蚀刻停止层150和下电极162A上。电容器介电层164也可以共形地形成在支撑构件180上。电容器介电层164可以通过与如参照图8至9B描述的用于形成电容器介电层30的工艺相似的工艺形成。
再参照图7，上电极166A可以形成在电容器介电层164上。
半导体器件100A可以通过上述工艺形成。
虽然已经参照本发明构思的示例实施方式具体显示和描述了本发明构思，但本领域普通技术人员将理解，可以对其作出形式和细节上的各种各样的改变而不背离如所附权利要求界定的本公开的精神和范围。
本申请要求2016年6月2日向韩国知识产权局提交的韩国专利申请第10-2016-0068846号的优先权，其公开通过引用全文合并在此。

Claims (22)

1.一种半导体器件，包括：
在衬底上的下电极；
在所述下电极上的电容器介电层；以及
在所述电容器介电层上的上电极，
其中，所述电容器介电层包括：
在所述下电极上并且包括第一电介质材料的基础层；以及
在所述基础层的至少一部分中的电介质颗粒层，所述电介质颗粒层在所述下电极与上电极之间沿所述电容器介电层的厚度方向或沿相对于所述厚度方向倾斜的方向至少部分地连续延伸并且包括不同于所述第一电介质材料的第二电介质材料。
2.如权利要求1所述的半导体器件，其中所述电介质颗粒层设置在所述基础层的晶界处。
3.如权利要求1所述的半导体器件，其中所述电介质颗粒层填充所述上电极与所述下电极之间的所述基础层的晶粒之间的空间的至少一部分。
4.如权利要求1所述的半导体器件，其中所述电介质颗粒层不覆盖所述基础层的顶面的至少一部分。
5.如权利要求1所述的半导体器件，其中所述电容器介电层具有0.3mm或更小的表面粗糙度。
6.如权利要求1所述的半导体器件，其中所述电介质颗粒层从所述基础层的顶面到所述基础层的底面在所述基础层的整个厚度上延伸。
7.如权利要求1所述的半导体器件，其中所述电介质颗粒层包括沿所述电容器介电层的所述厚度方向散布的电介质纳米颗粒。
8.如权利要求1所述的半导体器件，其中所述电介质颗粒层具有沿所述电容器介电层的所述厚度方向连续延伸的柱形横截面。
9.如权利要求1所述的半导体器件，其中所述第二电介质材料包括Al2O3、BeO、B2O3、SiO2、Sc2O3、Y2O3、La2O3、AlN、BN和Si3N4中的一种或更多种材料。
10.如权利要求1所述的半导体器件，其中所述电介质颗粒层的远离所述下电极的顶面的第一部分的宽度大于所述电介质颗粒层的比所述第一部分更靠近所述下电极的所述顶面的第二部分的宽度。
11.如权利要求1所述的半导体器件，还包括设置在所述基础层与所述上电极之间的电介质封盖层，所述电介质封盖层接触所述电介质颗粒层。
12.如权利要求1所述的半导体器件，其中所述电容器介电层还包括在所述基础层和所述电介质颗粒层上的第二基础层以及在所述第二基础层中的第二电介质颗粒层，以及
其中所述第二基础层包括所述第一电介质材料以及所述第二电介质颗粒层包括所述第二电介质材料。
13.如权利要求5所述的半导体器件，其中所述电介质颗粒层接触所述基础层的晶界并且沿所述电容器介电层的所述厚度方向延伸。
14.如权利要求5所述的半导体器件，其中所述电介质颗粒层填充所述基础层的晶粒之间的空间。
15.一种半导体器件，包括：
第一电极；
第二电极；以及
电容器介电层，其包括在所述第一电极与第二电极之间延伸从而界定所述电容器介电层的厚度的基础层、以及沿所述电容器介电层的厚度方向或沿相对于所述厚度方向倾斜的方向在所述基础层内延伸的电介质颗粒层，所述基础层包括与所述电介质颗粒层的电介质材料不同的电介质材料。
16.如权利要求15所述的半导体器件，其中所述电介质颗粒层沿在所述基础层的相邻晶粒之间限定的晶界延伸。
17.如权利要求16所述的半导体器件，其中所述基础层的所述相邻晶粒限定第一表面粗糙度，以及其中包括沿所述基础层的所述晶界的所述电介质颗粒层的所述电容器介电层具有小于所述第一表面粗糙度的第二表面粗糙度。
18.如权利要求17所述的半导体器件，其中所述基础层包括堆叠在所述第一电极与第二电极之间从而限定所述厚度的第一基础层和第二基础层，其中所述第二基础层相比所述第一基础层具有更大的结晶度，以及其中所述电介质颗粒层沿所述厚度方向从所述第二基础层延伸进所述第一基础层中。
19.如权利要求18所述的半导体器件，其中所述第一基础层的与所述第二基础层相反的部分不具有所述电介质颗粒层。
20.如权利要求16所述的半导体器件，其中所述电介质颗粒层包括沿所述基础层的所述晶界散布的电介质纳米颗粒。
21.如权利要求15所述的半导体器件，其中所述基础层限定具有第一电容的第一子域，其中所述电介质颗粒层限定具有第二电容的第二子域，以及其中所述第一子域和第二子域并联连接。
22.如权利要求1或15所述的半导体器件，其中相对于所述厚度方向倾斜的所述方向与所述厚度方向形成小于20度的角度。
CN201710407365.XA 2016-06-02 2017-06-02 半导体器件 Active CN107464807B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0068846 2016-06-02
KR1020160068846A KR102621751B1 (ko) 2016-06-02 2016-06-02 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN107464807A true CN107464807A (zh) 2017-12-12
CN107464807B CN107464807B (zh) 2020-10-30

Family

ID=60483840

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710407365.XA Active CN107464807B (zh) 2016-06-02 2017-06-02 半导体器件

Country Status (3)

Country Link
US (4) US9978753B2 (zh)
KR (1) KR102621751B1 (zh)
CN (1) CN107464807B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931468A (zh) * 2018-09-19 2020-03-27 三星电子株式会社 集成电路器件
CN113206197A (zh) * 2021-04-29 2021-08-03 福建省晋华集成电路有限公司 一种电容结构、半导体器件以及电容结构制备方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102621751B1 (ko) 2016-06-02 2024-01-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102084608B1 (ko) 2018-04-25 2020-03-04 한국과학기술연구원 유전막 및 이를 구비하는 반도체 메모리 소자와 이들의 형성 방법
JP6989207B2 (ja) * 2018-05-15 2022-01-05 住友電工デバイス・イノベーション株式会社 キャパシタの製造方法
KR102661837B1 (ko) 2018-07-23 2024-05-02 삼성전자주식회사 반도체 장치
US10937790B1 (en) * 2019-08-14 2021-03-02 Nanya Technology Corporation Semiconductor device with air gap structure and method for preparing the same
US11410944B2 (en) * 2019-08-30 2022-08-09 Advanced Semiconductor Engineering, Inc. Stacked structure, package structure and method for manufacturing the same
KR20210053378A (ko) * 2019-11-01 2021-05-12 삼성전자주식회사 반도체 메모리 소자 및 그의 제조방법
US11195560B2 (en) * 2019-12-10 2021-12-07 Micron Technology, Inc. Integrated assemblies having void regions between digit lines and conductive structures, and methods of forming integrated assemblies
KR20210082310A (ko) 2019-12-24 2021-07-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20210085161A (ko) * 2019-12-30 2021-07-08 삼성전자주식회사 커패시터 구조물, 이의 제조 방법, 상기 커패시터 구조물을 포함하는 반도체 장치 및 이의 제조 방법
US11393896B2 (en) * 2020-01-17 2022-07-19 Murata Manufacturing Co., Ltd. Semiconductor device and module
KR102622419B1 (ko) * 2020-06-03 2024-01-08 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20220000513A (ko) 2020-06-26 2022-01-04 에스케이하이닉스 주식회사 반도체 장치
KR20220030010A (ko) 2020-09-02 2022-03-10 삼성전자주식회사 반도체 소자 및 이를 포함하는 반도체 장치
KR20220048302A (ko) 2020-10-12 2022-04-19 삼성전자주식회사 집적 회로 소자
KR20220057356A (ko) 2020-10-29 2022-05-09 삼성전자주식회사 커패시터 및 이를 포함하는 반도체 장치
US11817475B2 (en) 2020-11-27 2023-11-14 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor apparatus including the same
KR20230006206A (ko) 2021-07-02 2023-01-10 삼성전자주식회사 커패시터 및 이를 포함하는 디램 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1276089A (zh) * 1997-11-10 2000-12-06 株式会社日立制作所 介电元件的制造方法
US7531405B2 (en) * 2005-02-28 2009-05-12 Qimonds Ag Method of manufacturing a dielectric layer and corresponding semiconductor device
US20110006393A1 (en) * 2009-07-11 2011-01-13 Ji Cui Multilayer electronic devices for imbedded capacitor

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331325B1 (en) * 1994-09-30 2001-12-18 Texas Instruments Incorporated Barium strontium titanate (BST) thin films using boron
TW531803B (en) * 2000-08-31 2003-05-11 Agere Syst Guardian Corp Electronic circuit structure with improved dielectric properties
US6660660B2 (en) * 2000-10-10 2003-12-09 Asm International, Nv. Methods for making a dielectric stack in an integrated circuit
US7323422B2 (en) * 2002-03-05 2008-01-29 Asm International N.V. Dielectric layers and methods of forming the same
US6534326B1 (en) * 2002-03-13 2003-03-18 Sharp Laboratories Of America, Inc. Method of minimizing leakage current and improving breakdown voltage of polycrystalline memory thin films
EP1516355A2 (en) * 2002-05-28 2005-03-23 Kabushiki Kaisha Toshiba Ferroelectric capacitor and method of manufacturing the same
US7037863B2 (en) * 2002-09-10 2006-05-02 Samsung Electronics Co., Ltd. Post thermal treatment methods of forming high dielectric layers over interfacial layers in integrated circuit devices
JP4563655B2 (ja) * 2003-04-23 2010-10-13 株式会社日立製作所 半導体装置及びその製造方法
US20060220177A1 (en) * 2005-03-31 2006-10-05 Palanduz Cengiz A Reduced porosity high-k thin film mixed grains for thin film capacitor applications
US7297975B2 (en) * 2005-07-28 2007-11-20 Infineon Technologies Ag Non-volatile, resistive memory cell based on metal oxide nanoparticles, process for manufacturing the same and memory cell arrangement of the same
KR100722989B1 (ko) 2005-11-10 2007-05-30 주식회사 하이닉스반도체 캐패시터 및 그 제조 방법
KR100722772B1 (ko) 2006-05-03 2007-05-30 삼성전자주식회사 박막 구조물 및 이의 박막 구조물 형성 방법과, 커패시터및 이의 커패시터 형성 방법
KR20090051634A (ko) * 2007-11-19 2009-05-22 삼성전자주식회사 캐패시터 및 그 제조 방법
KR100990615B1 (ko) 2008-06-03 2010-10-29 주식회사 동부하이텍 반도체 소자의 캐패시터 및 그 제조 방법
JP4988902B2 (ja) 2009-07-31 2012-08-01 株式会社日立国際電気 半導体デバイスの製造方法及び基板処理装置
JP5673796B2 (ja) * 2010-04-28 2015-02-18 株式会社村田製作所 アニオン制御された誘電特性を有するペロブスカイト材料の製造方法、およびそれを用いた薄膜コンデンサ装置の製造方法
US8357583B2 (en) 2010-09-10 2013-01-22 Elpida Memory, Inc. Method for manufacturing semiconductor device
JP5882075B2 (ja) 2012-02-06 2016-03-09 東京エレクトロン株式会社 キャパシタの製造方法、キャパシタ、およびそれに用いられる誘電体膜の形成方法
US9536940B2 (en) 2012-09-19 2017-01-03 Micron Technology, Inc. Interfacial materials for use in semiconductor structures and related methods
US8846468B2 (en) * 2012-12-17 2014-09-30 Intermolecular, Inc. Methods to improve leakage of high K materials
US8877586B2 (en) * 2013-01-31 2014-11-04 Sandisk 3D Llc Process for forming resistive switching memory cells using nano-particles
KR102148338B1 (ko) 2013-05-03 2020-08-26 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
JP6492681B2 (ja) * 2015-01-20 2019-04-03 富士通セミコンダクター株式会社 半導体装置とその製造方法
KR102621751B1 (ko) * 2016-06-02 2024-01-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1276089A (zh) * 1997-11-10 2000-12-06 株式会社日立制作所 介电元件的制造方法
US7531405B2 (en) * 2005-02-28 2009-05-12 Qimonds Ag Method of manufacturing a dielectric layer and corresponding semiconductor device
US20110006393A1 (en) * 2009-07-11 2011-01-13 Ji Cui Multilayer electronic devices for imbedded capacitor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931468A (zh) * 2018-09-19 2020-03-27 三星电子株式会社 集成电路器件
US11929389B2 (en) 2018-09-19 2024-03-12 Samsung Electronics Co., Ltd. Integrated circuit device
CN110931468B (zh) * 2018-09-19 2024-05-07 三星电子株式会社 集成电路器件
CN113206197A (zh) * 2021-04-29 2021-08-03 福建省晋华集成电路有限公司 一种电容结构、半导体器件以及电容结构制备方法

Also Published As

Publication number Publication date
KR20170136826A (ko) 2017-12-12
US20180240800A1 (en) 2018-08-23
US11177263B2 (en) 2021-11-16
US20170352666A1 (en) 2017-12-07
US10297600B2 (en) 2019-05-21
US9978753B2 (en) 2018-05-22
KR102621751B1 (ko) 2024-01-05
US20190267384A1 (en) 2019-08-29
US20200243531A1 (en) 2020-07-30
CN107464807B (zh) 2020-10-30
US10636795B2 (en) 2020-04-28

Similar Documents

Publication Publication Date Title
CN107464807A (zh) 半导体器件
US11864376B2 (en) Semiconductor device including insulating element and method of making
US9831266B2 (en) Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
CN110364536B (zh) 三维存储器的制造方法以及三维存储器
US9799670B2 (en) Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US8188552B2 (en) Transistor structure
US10957647B2 (en) Integrated circuit devices including a boron-containing insulating pattern
KR20180114262A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
WO2017052698A1 (en) Cobalt-containing conductive layers for control gate electrodes in a memory structure
US20200185405A1 (en) Three-dimensional memory device including different height memory stack structures and methods of making the same
TWI772678B (zh) 積體電路裝置
US11411003B2 (en) Dynamic random access memory device and manufacturing method thereof
US7410864B2 (en) Trench and a trench capacitor and method for forming the same
US20210351109A1 (en) Three-dimensional memory device with a dielectric isolation spacer and methods of forming the same
TWI802400B (zh) 半導體裝置
US20220336465A1 (en) Integrated circuit device
CN112331660B (zh) 一种三维存储器及其制作方法
US20060003536A1 (en) Method for fabricating a trench capacitor with an insulation collar which is electrically connected to a substrate on one side via a buried contact, in particular for a semiconductor memory cell
KR20110135768A (ko) 반도체 소자의 제조방법
US11423951B2 (en) Semiconductor structure and method for fabricating the same
CN100565880C (zh) 场效应晶体管、特别是垂直场效应晶体管、存储单元和制作方法
US20220352198A1 (en) Three-dimensional memory device with intermetallic barrier liner and methods for forming the same
US20240015952A1 (en) Semiconductor structure and manufacturing method thereof
KR102526330B1 (ko) 주입을 통한 도전성 피쳐 사이의 간격 감소
US20230413538A1 (en) Integrated circuit device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant