CN107265400A - 具有硅电极的微型器件转移头部 - Google Patents

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Abstract

本发明描述了微型器件转移头部阵列和从SOI衬底形成微型器件转移头部阵列的方法。在一个实施例中，微型器件转移头部阵列包括基础衬底和位于基础衬底上方的图案化硅层。图案化硅层可包括硅互连和与硅互连电连接的硅电极阵列。每个硅电极包括在硅互连上方突起的台面结构。电介质层覆盖每个台面结构的顶表面。

Description

具有硅电极的微型器件转移头部
分案说明
本申请是于2014年11月24日进入中国国家阶段的、国家申请号为201380027204.8、名称为“具有硅电极的微型器件转移头部”的PCT申请的分案申请，其国际申请日为2013年5月16日。
技术领域
本发明涉及微型器件。更具体地，本发明的实施例涉及微型转移头部以及用于将一个或多个微型器件转移到接收衬底的方法。
背景技术
集成和封装问题是对于诸如射频(RF)微型机电系统(MEMS)微开关、发光二极管(LED)显示系统、和MEMS振荡器或基于石英的振荡器的微型器件商业化的主要障碍之一。
用于转移器件的传统技术包括通过晶圆键合从转移晶圆转移到接收晶圆。一种此类实现方式是“直接印刷”，包含器件阵列从转移晶圆到接收晶圆的一次键合步骤，随后去除转移晶圆。另一个此类实现方式是包含两次键合/解除键合步骤的“转印”。在转印中，转移晶圆可从施主晶圆拾取器件阵列，并且然后将器件阵列键合到接收晶圆，随后去除转移晶圆。
已开发一些印刷过程变型，其中在转移过程中可选择性地将器件键合和解除键合。在传统方式以及直接印刷和转印技术的变型两者中，在将器件键合到接收晶圆之后将转移晶圆从器件解除键合。此外，在该转移过程中涉及具有器件阵列的整个转移晶圆。
发明内容
本发明公开了微型器件转移头部和头部阵列以及将一个或多个微型器件转移到接收衬底的方法。例如，接收衬底可以是但不限于显示衬底、发光衬底、具有诸如晶体管或集成电路(IC)的功能器件的衬底、或具有金属重新分布线的衬底。
在一个实施例中，微型器件转移头部阵列包括基础衬底和位于基础衬底上方的图案化硅层。图案化硅层包括硅互联结构和与硅互联结构电连接的硅电极阵列。每个硅电极包括在硅互联结构上方突起的台面结构。诸如氧化硅、氧化铪、氧化铝或氧化钽的电介质层覆盖每个台面结构的顶表面。每个硅电极可任选地包括电极引线。
图案化硅层可以是绝缘体上硅(SOI)衬底中的顶部硅层，该绝缘体上硅衬底包括顶部硅层、氧化物埋层和基础硅衬底。在一个实施例中，基础硅衬底为(100)体硅衬底。顶部硅层例如可以掺杂诸如磷的n-掺杂物。
在一个实施例中，通孔从基础衬底的背侧穿过基础衬底延伸到图案化硅层，并且通孔与硅互联结构和硅电极阵列电连接。在一个实施例中，通孔延伸穿过图案化硅层与基础衬底之间的氧化物埋层。通孔可具有直的或锥形侧壁。钝化层可覆盖通孔在基础衬底内的侧表面。通孔可端接图案化硅层的底表面处或者延伸穿过图案化硅层。在通孔端接图案化硅层的底表面处的情况下，导电层可形成在通孔中的钝化层上，并与图案化硅层的底表面电接触。在通孔延伸穿过图案化硅层的情况下，导电层可形成在通孔中的钝化层上，并与图案化硅层的内侧表面电接触。钝化层还可部分地覆盖图案化硅层的顶表面。导电层的部分地覆盖图案化硅层的顶表面的部分可具有与钝化层上的导电层的部分不同的厚度。无论通孔端接图案化硅层的顶表面或者延伸穿过图案化硅层，导电层可以不完全填充通孔。在一个实施例中，导电层部分地形成在通孔内。
在一个实施例中，微型器件转移头部阵列包括基础硅衬底、基础硅衬底上方的图案化硅层、以及在图案化硅层与基础硅衬底之间的氧化硅埋层。图案化硅层包括硅互连和与硅互连电连接的硅电极阵列。每个硅电极包括在硅互连上方突起的台面结构。通孔从基础硅衬底的背侧穿过基础硅衬底和氧化硅埋层延伸到图案化硅层，并与硅互连和硅电极阵列电连接。氧化硅钝化层覆盖通孔在基础硅衬底内的侧表面。通孔可端接图案化硅层的底表面或者延伸穿过图案化硅层。诸如氧化硅、氧化铪、氧化铝或氧化钽的电介质层覆盖每个台面结构的顶表面。
在一个实施例中，微型器件转移头部阵列包括从基础衬底背侧穿过基础衬底延伸到图案化硅层的第一通孔和第二通孔。第一通孔与第一硅互连和第一硅电极阵列电连接，而第二通孔与第二硅互连和第二硅电极阵列电连接。第一硅电极阵列和第二硅电极阵列可对准以形成双极硅电极阵列。第一通孔和第二通孔可端接图案化硅层的底表面或者延伸穿过图案化硅层。在一个实施例中，第一电介质层定位于图案化硅层上并从台面结构上方去除，覆盖每个台面结构的顶表面的电介质层比第一电介质层具有更高介电常数或介电击穿强度。
在一个实施例中，形成微型器件转移头部阵列的方法包括蚀刻SOI层叠的顶部硅层以形成硅互连和与硅互连电连接的多个硅电极，每个硅电极都包括在硅互连上方突起的台面结构。电介质层随后通过对图案化硅层沉积或热氧化形成在多个硅电极上方。蚀刻顶部硅层可包括首先在顶部硅层上形成掩模层，并且图案化该掩模层以形成多个岛。可通过对顶部硅层沉积或热氧化形成掩模层。多个岛随后可用作蚀刻掩模来蚀刻部分穿过顶部硅层的多个沟槽。随后可去除多个岛并且可在顶部硅层上执行毯式蚀刻以完全形成硅互连和多个硅电极，蚀刻在氧化物埋层上停止。
在一个实施例中，电介质层的一部分从多个台面结构上方被去除，并且第二电介质层沉积在多个台面结构上方。在一个实施例中，第二电介质层比电介质层具有更高的介电常数或击穿电压。可利用诸如原子层沉积的技术来沉积第二电介质层。
在一个实施例中，掩模层形成在SOI层叠上，该SOI层叠包括氧化物埋层上方的顶部硅层、氧化物埋层下方的基础衬底和基础衬底下方的底部钝化层。穿过底部钝化层、基础衬底和氧化物埋层蚀刻通孔开口，随后在通孔开口内形成图案化导电层以与硅互连和多个硅电极电接触。例如，可通过阴影掩模沉积来形成图案化导电层。
穿过基础衬底的通孔开口在使用反应离子蚀刻(DRIE)形成时可具有直立侧壁或者在使用氢氧化钾(KOH)溶液形成时可具有锥形侧壁。对通孔开口的蚀刻可包括在氧化物埋层内形成比在基础衬底中更小的开口。在开口内形成图案化导电层之前，可对基础衬底内的通孔开口的侧表面进行热氧化以形成覆盖通孔开口的侧表面的钝化层。例如，对通孔开口的侧表面热氧化可与对多个硅电极的热氧化同时执行以在多个硅电极上方形成电介质层。
在一个实施例中，掩模层形成在SOI层叠上，该SOI层叠包括氧化物埋层上方的顶部硅层、氧化物埋层下方的基础衬底和基础衬底下方的底部钝化层。蚀刻背侧通孔开口穿过底部钝化层和基础衬底，停止在氧化物埋层上。蚀刻顶侧通孔开口穿过电介质层、硅层和氧化物埋层使得顶侧通孔开口与背侧通孔开口连通。随后可在硅互连暴露的顶表面上方的顶侧通孔开口内和硅互连的内侧表面内沉积图案化导电层。第二图案化导电层随后可沉积在背侧通孔开口内并且与图案化导电层电接触。可利用通过阴影掩埋的沉积来完成对图案化导电层的沉积。
附图说明
图1A是根据本发明的实施例的双极微型器件转移头部的平面图图示。
图1B包括根据本发明的实施例的组合平面图和沿从图1A的线V-V、W-W、X-X、Y-Y和Z-Z截取的组合横截面侧视图图示。
图2A是根据本发明的实施例的沿从图1A的线V-V、W-W、X-X、Y-Y和Z-Z截取的组合横截面侧视图图示。
图2B是根据本发明的实施例的沿从图1A的线V-V、W-W、X-X、Y-Y和Z-Z截取的组合平面图图示。
图3A是根据本发明的实施例的包括顶侧和背侧通孔开口的双极微型器件转移头部的组合横截面侧视图图示。
图3B是根据本发明的实施例的包括顶侧和背侧通孔开口的双极微型器件转移头部的组合俯视图。
图4A是根据本发明的实施例的包括锥形背侧通孔开口的双极微型器件转移头部的组合横截面侧视图图示。
图4B是根据本发明的实施例的包括锥形背侧通孔开口的双极微型器件转移头部的组合俯视图。
图5A是根据本发明的实施例的包括沉积电介质层的双极微型器件转移头部的组合横截面侧视图图示。
图5B是根据本发明的实施例的包括沉积电介质层的双极微型器件转移头部的组合俯视图。
图6A-14B图示了根据本发明的实施例的形成包括背侧通孔开口的双极微型器件转移头部的方法。
图15A-18B图示了根据本发明的实施例的形成包括顶侧和背侧通孔开口的双极微型器件转移头部的方法。
图19A-28B图示了根据本发明的实施例的形成包括具有锥形侧壁的背侧通孔开口的双极微型器件转移头部的方法。
图29A-32B图示了根据本发明的实施例的形成包括替换电极电介质的双极微型器件转移头部的方法。
图33是图示了根据本发明的实施例的拾取微型器件阵列并且将其从承载衬底转移到接收衬底的方法的流程图。
图34是根据本发明的实施例的定位在承载衬底上的微型器件阵列上方的微型器件转移头部阵列的横截面侧视图图示。
图35是根据本发明的实施例的与微型器件阵列接触的微型器件转移头部阵列的横截面侧视图图示。
图36是根据本发明的实施例的拾取微型器件阵列的转移头部阵列的横截面侧视图图示。
图37是根据本发明的实施例的释放到接收衬底上的微型器件阵列的横截面侧视图图示。
具体实施方式
本发明的实施例描述了微型器件转移头部和头部阵列以及将微型器件和微型器件阵列转移到接收衬底的方法。例如，微型器件转移头部和头部阵列可用于将诸如但不限于二极管、LED、晶体管、IC和MEMS的微型器件从承载衬底转移到接收衬底，诸如但不限于显示衬底、发光衬底、具有诸如晶体管或集成电路(IC)的功能器件的衬底或具有金属重新分布线的衬底。
在各种实施例中，参照附图进行描述。然而，某些实施例可在不存在这些具体细节中的一个或多个或者与其他已知方法和构型相结合的情况下实施。在以下的描述中，示出诸如特定构型、尺寸和工艺等许多具体细节以提供对本发明的透彻理解。在其他情况下，未对众所周知的半导体工艺和制造技术进行特别详细地描述，以免不必要地模糊本发明。贯穿整个说明书对“一个实施例”、“实施例”等的引用指的是结合实施例描述的特定特征、结构、配置或特性包括在本发明的至少一个实施例中。因此，在整个说明书的各个位置出现的语句“在一个实施例中”、“实施例”等不必指代本发明的相同实施例。此外，特定特征、结构、构型或特性可以任何适当的方式结合在一个或多个实施例中。
本文所使用的术语“在...上方”、“到”、“在...之间”和“在...上”可指一层相对于其他层的相对位置。一层在另一层“上方”或“上”或者键合“到”另一层可为直接与其他层接触或可具有一个或多个中间层。一层在多层“之间”可为直接与该多层接触或可具有一个或多个中间层。
本文中使用的术语“微型”器件或“微型”LED结构可指代对根据本发明的实施例的某些器件或结构的描述性尺寸。如本文所用，术语“微型”器件或结构是指1到100μm的尺度。然而，应当理解本发明的实施例不必受到如此限制，实施例的某些方面可适用于更大以及可能地更小的尺寸标度。
在一个方面，不受到特定理论限制，本发明的实施例描述了微型器件转移头部和头部阵列，其根据静电夹具原理工作，使用相反电荷的吸引力拾取微型器件。根据本发明的实施例，吸合电压被施加到微型器件转移头部从而在微型器件上生成握持力并且拾取微型器件。
在另一方面，本发明的实施例描述了从可商购获得的包括基础衬底、氧化物埋层和顶部硅器件层的绝缘体上硅(SOI)衬底形成微型器件转移头部阵列的方式。在此类实施例中，从SOI衬底的顶部硅层形成硅互连和电极阵列。每个单独转移头部包括一个或多个硅电极。例如，转移头部可包括单极电极或双极电极。在一个实施例中，双极静电转移头部包括一对硅电极，其中每个硅电极包括台面结构和任选地电极引线。用于硅电极对的台面结构在其对应的硅互连上方突起，以提供局部接触点从而在拾取操作期间拾取特定微型器件。以此方式，不必形成图案化金属电极。已观察到，例如在使用负性光致抗蚀剂对金属电极和电极引线图案化时，可能很难以不同深度控制对光致抗蚀剂的暴露(例如，沿台面结构的顶表面和下侧壁两者)。已观察到在光致抗蚀剂去除期间图案化金属层的剥离，可能影响对转移头部的操控性。根据本发明的实施例，不需要在台面结构上方形成图案化金属电极。相反，通过图案化硅电极形成台面结构的突起轮廓以包括对应于台面结构的远离基础衬底以及在硅互连上方突起的凸起部分。
根据本发明的实施例制备的硅电极可包括集成形成的台面结构，所述台面结构比具有图案化金属电极的非集成形成的台面结构大致较高。光刻可将图案化金属电极结构限制到5-10μm的高度，而硅电极台面结构可最高至20-30μm或更高。用于硅电极结构的台面结构高度由蚀刻宽高比和电极间隙(例如，双极硅电极对之间)限制。在一个实施例中，用于硅电极台面结构的宽高比的范围可为10-20:1。例如，双极电极构型的硅电极台面结构可为20μm高，台面结构之间分隔开2μm间隙。较高的电极结构还可提供较大净空用于污染物颗粒并且减小排列在目标不确定的微型器件上的杂散效应。在与金属化台面结构比较时，具有集成形成的台面结构的硅电极会对表面污染物和微型器件转移头部相对于微型器件承载衬底的平面对准的误差更稳健。
在另一方面，本发明的实施例描述了从可商购获得的绝缘体上硅(SOI)衬底形成微型器件转移头部阵列的方式，其允许具有最小处理步骤的处理序列。处理序列不需要金属沉积和图案化步骤来形成金属电极，通过高温热氧化缓解热处理限制并且允许形成电介质和钝化层，导致了减小的沉积和图案化操作。
在另一方面，本发明的实施例描述了转移头部和转移头部阵列，其包括从基础衬底的背侧延伸穿过基础衬底到图案化硅层的用于将电极与转移头部组件的工作电路连接的通孔。根据本发明的实施例的处理序列还允许利用高温热氧化物生长来钝化延伸穿过基础衬底的通孔。
在另一方面，本发明的实施例描述了用于利用转移头部阵列大量转移预构造微型器件阵列的方式。例如，预构造微型器件可具有特定功能，诸如但不限于用于发光的LED、用于逻辑和存储器的硅IC和用于射频(RF)通信的砷化镓(GaAs)电路。在一些实施例中，准备好用于拾取的微型LED器件阵列被描述为具有10μm×10μm间距或5μm×5μm间距。以这些密度，例如，6英寸衬底可容纳约1.65亿个具有10μm×10μm间距的微型LED器件，或者约6.6亿个具有5μm×5μm间距的微型LED器件。包括匹配对应的微型LED器件阵列间距的整数倍的转移头部阵列的转移工具可用于拾取并将微型LED器件阵列转移到接收衬底。以此方式，可以将微型LED器件集成和组装到异构集成的系统中，包括从微型显示器到大尺寸显示器范围内的任何尺寸以及高转移速率的衬底。例如，1cm×1cm的微型器件转移头部阵列可拾取和转移大于100,000微型器件，其中较大的微型器件转移头部阵列能转移更多微型器件。转移头部阵列中的每个转移头部还可独立控制，这使得能够选择性地拾取和释放微型器件。
现在参考图1A，提供了用于微型器件转移头部阵列的一部分并且包括不同深度的视图的平面图图示。在所示的特定实施例中，阴影线图示了从微型器件转移头部阵列的顶表面看去的硅电极和硅互连的布置，并且深色阴影示出了从微型器件转移头部阵列的背侧看去的背侧通孔连接。以此方式，平面图图示提供了关于从SOI晶圆的两侧已形成的结构的细节。
如图所示，微型器件转移头部阵列100包括由硅迹线互连部104和硅总线互连部106的布置连接的转移头部阵列102。如图所示，硅总线互连部106可围绕包括转移头部阵列102的转移头部阵列的工作区域的周边或者之外形成。在一个实施例中，每个转移头部102包括硅电极对110，其中每个硅电极110包括台面结构112和任选地连接到硅互连104的电极引线114。
在一个实施例中，多个通孔120形成穿过基础衬底的背侧到图案化硅层以与硅互连106接触，从而将硅电极110与转移头部组件的工作电路电连接。在图1A所示的实施例中，图示左侧上的硅互连106可连接到第一电压源VA，并且图示右侧上的硅互连106可连接到第二电压源VB。在每个转移头部102可操作为双极转移头部的情况下，电压源VA和VB可同时施加相反电压，使得在相应转移头部102中的硅电极110中的每一个均具有相反电压。
现在参考图1B，提供了组合平面图图示和沿图1A的线V-V、W-W、X-X、Y-Y和Z-Z截取的组合横截面侧视图图示。组合视图不是对用于所示的所有不同特征的精确相对位置的表示，相反组合视图将图1A中不同位置的具体特征组合在单个图示中从而更容易表示处理序列。例如，尽管横截面侧视图图示示出了对应于一个硅电极110的一个通孔120，但是从图1A清楚的是，一个通孔120可沿一个或多个硅互连104与多个硅电极110电连接。如图所示，线V-V和Z-Z沿相邻硅电极110之间的一个或多个沟槽116。再次参考图1A，一个或多个沟槽116可围绕所有硅电极110形成，并且位于硅互连104、106之间。如图所示，线W-W和Y-Y沿背侧通孔120。如图所示，线X-X横跨包括硅电极对110的双极转移头部。
仍然参考图1B，硅电极110包括台面结构112和任选地电极引线114，其中台面结构112为硅电极110的升高部分。电介质层118可覆盖硅电极对110的顶表面。电介质层118还可以覆盖横向位于用于双极转移头部102中的硅电极对110的台面结构对112之间的台面结构112的侧表面。通孔开口120A从基础衬底的背侧延伸穿过基础衬底130到定位硅互连106的图案化硅层140。在图1B所图示的特定实施例中，通孔开口120A延伸穿过氧化物埋层124并且端接图案化硅层140的定位硅互连106的底表面处。钝化层132形成在基础衬底130的背侧上，并且钝化层133形成在通孔开口120A内的侧表面上。在基础衬底由硅组成的情况下，钝化层132、133绝缘通孔120之间的电短路。氧化物埋层124还绝缘硅电极110和硅互连104、106之间的电短路。
现在参考图2A-2B、图3A-3B、图4A-4B和图5A-5B，并排示出了根据本发明的实施例的各种不同转移头部阵列构型。应当理解，尽管单独示出和描述了以下变型，但是变型不必彼此不兼容，并且可以在一个或多个实施例中以任何适合方式组合所述变型。
图2A-2B是上述参照图1B的组合平面图图示和组合横截面侧视图图示。图3A-3B、图4A-4B和图5A-5B为类似于图1B中的那些准备的组合平面图图示和组合横截面侧视图图示。因此，组合视图不是对于所示的所有不同特征的精确相对位置的表示，相反组合视图将图1A中先前标识的不同位置处的具体特征组合，从而更容易地表示处理序列中的特定变型。
如先前参照图1B所述的，图2A-2B中所示的通孔120从基础衬底130的背侧延伸穿过基础衬底到图案化硅层140。在一个实施例中，通孔120接触图案化硅层140中的一个或多个硅总线互连部106。在其他实施例中，通孔120可接触图案化硅层140中的其他特征或硅互连。沿线W-W的通孔120可电连接到与第一电压源VA连接的第一硅互连106，并且沿线Y-Y的通孔120可电连接到与第二电压源VB连接的第二硅互连106。在所示的特定实施例中，通孔开口120A延伸穿过氧化物埋层124并且端接硅互连106的底表面处。钝化层132形成在基础衬底130的背侧上和通孔开口120A内的侧表面上。导电层122形成在钝化层133上并且与硅互连106的底表面电接触。在所示的特定实施例中，导电层122并未完全填充通孔开口120A，而导电层122物理分离和电分离从而防止连接到不同电压源VA、VB的通孔120之间的短路。在一个实施例中，电连接到相同电压源的通孔120可以或者可以不物理连接和电连接。例如，导电层122可跨越图1A的左侧上的通孔120两端并且还与从图1A的右侧上的沿Y-Y截取的通孔120电分离和物理分离。
现在参考图3A-3B，在一个实施例中，顶侧通孔开口120B可形成在背侧通孔开口120B上方以形成通孔120。如在以下描述中更明显的，顶侧通孔开口120B可形成以与硅互连106电接触并且形成穿过氧化物埋层124的开口，而不存在相关联的平版印刷挑战，不会不利地影响沿通孔开口120A的侧壁的钝化层133。导电层123可任选地形成在硅互连106的暴露顶表面上方以及在硅互连106的内侧表面内。以此方式，在硅互连106的顶表面上方部分地形成导电层123可提供更大的用于与硅互连106欧姆接触的表面积。根据一些实施例，由于硅互连106与SOI结构的顶表面比SOI结构的背侧表面更接近，所以相对于从SOI结构的背表面，可从SOI结构的顶表面上方在硅互连106的内侧表面内更有效地形成一层导电层123。导电层123可由与导电层122相同或不同的材料形成。导电层122、123可沿通孔120侧表面形成连续导电层。
现在参考图4A-4B，在一个实施例中，背侧通孔开口120A包括锥形侧壁，从而更有效地形成沿通孔开口120A的侧壁的钝化层133和钝化层133上以及硅互连106的内侧表面上的导电层122。应当理解，尽管图4A-4B示为图3A-3B的变型，但是背侧通孔开口120A中的锥形侧壁的特征可与图2A-2B中所示的实施例相结合，并且顶侧通孔开口120B对于背侧通孔开口120A中的锥形侧壁的形成不需要。例如，锥形侧壁可部分地缓解与从背侧通孔开口120A在氧化物埋层124中形成开口相关联的平板印刷挑战，同时不会不利地影响沿通孔开口120A的侧壁的钝化层133。
现在参考图5A-5B，在一个实施例中，电介质层118可被部分或全部去除。在图5A-5B所示的特定实施例中，电介质层118从台面结构112上方被去除。第二电介质层126形成在台面结构112的顶表面上方和转移头部的剩余外形上方，可包括电介质层118的部分。电介质层126还可覆盖顶侧通孔开口120B和对应的导电层123，并且可部分或全部填充硅互连106内的顶侧通孔开口120B。在一个实施例中，电介质层126比电介质层118具有较高介电常数和/或介电击穿强度。在一个实施例中，电介质层118为热生长SiO2，并且电介质层126为原子层沉积(ALD)的SiO2、Al2O3、Ta2O5或RuO2。应当理解，尽管图5A-5B图示为图4A-4B的变型，但是电介质层126的特征可与图2A-2B和图3A-3B所示的实施例相结合，并且顶侧通孔开口120B或背侧通孔开口120A中的锥形侧壁对于电介质层126的形成不是必须的。
图6A-14B示出了根据本发明的实施例的形成包括背侧通孔开口的双极微型器件转移头部的方法。最初，处理序列可开始于如图6A-6B所示的可商购获得的SOI衬底。SOI衬底可包括基础衬底130、顶部硅器件层140、位于基础衬底和顶部硅器件层之间的氧化物埋层124、以及背侧钝化层132。在一个实施例中，基础衬底为具有500μm+/-50μm的厚度的(100)硅处理晶圆，氧化物埋层124为1μm+/-0.1μm厚，以及顶部硅器件层为7-20μm+/-0.5μm厚。顶部硅器件层还可被掺杂以提高导电性。例如，大约1017cm-3的磷掺杂物浓度形成小于0.1欧姆-厘米的电阻率。在一个实施例中，背侧钝化层132为具有最高至约2μm的厚度的热氧化物，其近似为对于硅的热氧化的上限。
掩模层142然后可形成在硅器件层140上方，如图7A-7B所图示。掩模层142可被沉积，或者从硅器件层140热生长。在一个实施例中，掩模层142为具有约0.1μm厚度的热生长SiO2层。在一个实施例中，在掩模层142为热生长SiO2的情况下，掩模层142具有显著小于氧化物(SiO2)埋层124的厚度的厚度，从而在去除图案化掩模层期间保持部分图案化SOI结构的结构稳定性。
参考图8A-8B，掩模层142然后被图案化以形成对应于硅电极的台面结构的岛144阵列。在一个实施例中，掩模层为热生长SiO2层，并且通过施加正性光致抗蚀剂、暴露以及用氢氧化钾(KOH)显影液去除光致抗蚀剂的未显影区域来形成岛144。然后使用适合的技术，诸如离子铣、等离子蚀刻、反应离子蚀刻(RIE)或反应离子束蚀刻(RIRE)、电子回旋共振(ECR)或感应耦合等离子体(ICP)来干法蚀刻掩模层142以形成岛144，停止在硅层140上。如果不需要高程度各向异性蚀刻，则可使用利用等离子蚀刻剂诸如CF4、SF6或NF3的干法等离子蚀刻技术。然后用O2灰化随后食人鱼蚀刻(piranha etch)去除图案化光致抗蚀剂，得到图8A-8B所示的结构。
在一个实施例中，然后背侧通孔开口120A在SOI衬底中形成。最初，如图9A-9B所示，背侧通孔开口形成穿过背侧钝化层132和基础衬底130，停止在氧化物埋层124上。在一个实施例中，通过在背侧钝化层132上施加图案化正性光致抗蚀剂，之后蚀刻暴露的钝化层133并且干法反应离子蚀刻(DRIE)基础衬底130来形成图9A-9B中所图示的背侧通孔开口120A，停止在氧化物埋层124上。另选地使用湿法蚀刻剂诸如KOH来蚀刻基础衬底130。然而，KOH湿法蚀刻剂优选在(100)平面上侵蚀硅，并且可产生各向异性V型蚀刻。可针对背侧通孔开口120A中的更多垂直侧壁选择DRIE蚀刻。在蚀刻基础衬底130之后，可通过O2灰化随后食人鱼蚀刻去除图案化正性光致抗蚀剂，得到图9A-9B中所图示的结构。
参考图10A-11B，在两部分蚀刻序列对硅电极110和硅互连104、106图案化。首先，如图10A-10B所图示，通过限定硅电极和硅互连104、106的图案来部分蚀刻顶部硅层140。在一个实施例中，这可利用薄的图案化正性光致抗蚀剂以定时蚀刻对7-10μm厚度的顶部硅层140进行DRIE蚀刻约5μm来实现。根据本发明的实施例，光致抗蚀剂117中的开口(仅如图10A所图示)对应于图10A的边缘上用于限定硅电极110和硅互连104、106的沟槽116的尺寸，然而，岛144上方的对应于硅电极台面结构112之间的间隙的开口可大于岛144之间的间隙。以此方式，图案化硬掩模层142中的岛144可用于形成硅电极台面结构112，其中台面结构之间的间隙分辨率在与单独使用光致抗蚀剂相比时更高。可使用O2灰化随后食人鱼蚀刻去除图案化正性光致抗蚀剂。第二，如图11A-11B中所图示，在岛144仍然存在的情况下，使用岛144作为掩模继续DRIE蚀刻以形成包括突起的台面结构112和硅互连104、106的硅电极110，停止在下面的氧化物埋层124上。在蚀刻硅层140完成时，执行干法蚀刻技术以去除约0.1μm的岛144。在一个实施例中，在仅去除0.1μm的氧化物，并且掩埋氧化物124约为1.0μm厚的情况下，不去除暴露的掩埋氧化物124的大部分。根据本发明的实施例，掩埋氧化物124为部分图案化SOI结构提供结构稳定性并且在去除岛144期间不去除掩埋氧化物124的大部分。如图11B所图示，在沟槽116中围绕硅电极并且在互连部之间暴露氧化物埋层124。
现在参考图12A-12B，随后可氧化SOI晶圆的正面和背面以钝化硅电极、硅互连和背侧通孔开口。在一个实施例中，可执行高温湿法氧化以在硅电极110上、台面结构112之间、在硅互连104、106上以及沟槽116内生长约1μm厚的氧化物层118。约1μm厚的氧化物层133也同时生长在沿基础衬底130的侧壁的背侧通孔开口120A内。
随后执行使用适当的干法蚀刻技术的干法氧化物蚀刻以在背侧通孔开口120A内的氧化物埋层124中产生开口，以暴露形成硅互连106的图案化硅层140的底表面，如图13A-13B所图示。在一个实施例中，在SOI晶圆的背侧上方和背侧通孔开口120A内形成薄的正性光致抗蚀剂并且对其图案化。随后蚀刻氧化物埋层124以暴露硅层140的底表面。如图所示，氧化物埋层124中的开口比基础衬底130内的开口(包括氧化物层133)较小(例如，较小直径或截面积)。以此方式，在氧化物埋层124内具有比在基础衬底(包括氧化物层133)中较小的开口保护免于不利地蚀刻穿过氧化物层133，或者底切氧化物层133以及使背侧通孔120与基础衬底130电短路。由于平版印刷容限和分辨率性能，氧化物埋层124内的开口具有大于10μm的最小横截面积。
现在参考图14A-14B，图案化导电层122形成于通孔开口120A内的钝化层133上并且与硅互连106的底表面电接触。在一个实施例中，通过阴影掩模的喷溅法来形成图案化导电层122。在一个实施例中，图案化导电层122包括500埃厚的第一层钛(Ti)、500埃厚的中间层钛-钨(TiW)和1μm到2μm厚的外层金(Au)。在一个实施例中，图案化导电层122与硅互连106进行欧姆接触。在形成图案化导电层122之后，随后例如可利用激光切割来切割SOI衬底以形成多个转移头部，所述多个转移头部各自包括与硅互连104、106和通孔120互连的转移头部阵列102，所述通孔从基础衬底130的背侧延伸穿过基础衬底到图案化硅层140，以将硅电极110与转移头部组件的工作电路电连接。
图15A-18B示出了根据本发明的实施例的形成包括顶侧和背侧通孔开口的双极微型器件转移头部的方法。转向图15A-15B的处理序列可与图6A-12B的处理序列相同。在图15A-15B中所示的实施例中，在背侧通孔开口120A正上方的顶部电介质层118中形成开口。可用厚的图案化正性光致抗蚀剂随后干法蚀刻顶部电介质层118来在顶部电介质层118中形成开口。随后可通过O2灰化随后食人鱼蚀刻去除图案化光致抗蚀剂，得到图15A-15B中的结构。
现在参考图16A-16B，在硅层140和氧化物埋层124中形成开口以形成与背侧通孔开口120A连通的顶侧通孔开口120B。通过形成厚的图案化正性光致抗蚀剂，随后DRIE蚀刻硅层140停止在氧化物埋层124上，之后RIE穿过氧化物埋层124，可在硅层140和氧化物埋层124中形成开口。然后通过O2灰化然后食人鱼蚀刻去除图案化光致抗蚀剂，得到图16A-16B中的结构。以此方式，当形成顶侧通孔开口120B时形成穿过氧化物埋层124的开口可避免与形成氧化物埋层124中从SOI结构的背侧的开口相关联的平版印刷挑战，不会不利地影响沿通孔开口120A的侧壁的钝化层133。
随后图案化导电层123可形成在硅互连106的暴露顶表面上方以及硅互连106的内侧表面内，如图17A-17B所图示。以此方式，在硅互连106的顶表面上方部分形成导电层123可提供用于与硅互连106的欧姆接触的更大表面积。由于硅互连106到SOI结构顶表面比到SOI结构的背侧表面更接近，根据一些实施例，与从SOI结构的背表面相反，从SOI结构的顶表面上方在硅互连106的内侧表面内形成一层导电层123可能更有效。在一个实施例中，通过阴影掩模的喷溅法形成图案化导电层123。在一个实施例中，图案化导电层123包括500埃厚的第一层钛(Ti)、500埃厚的中间层钛-钨(TiW)和1μm到2μm厚的外层金(Au)。在一个实施例中，图案化导电层123与硅互连106进行欧姆接触。
现在参考图18A-18B，图案化导电层122可形成在通孔开口120A内的钝化层133上并且与图案化导电层123电接触。导电层122可由与导电层123相同或不同材料形成，并且可具有相同或不同的厚度。在一个实施例中，导电层123具有较厚层的金。在形成图案化导电层122、123之后，随后可例如使用激光切割来切割SOI衬底以形成多个转移头部，所述多个转移头部各自包括与硅互连104、106和通孔120互连的转移头部阵列102，所述通孔从基础衬底130的背侧延伸穿过基础衬底到图案化硅层140，并且穿过图案化硅层140以将硅电极110与转移头部组件的工作电路电连接。
图19A-28B示出了根据本发明的实施例的形成包括具有锥形侧壁的背侧通孔开口的双极微型器件转移头部的方法。转向图19A-19B的处理序列可与图6A-8B的处理序列相同。在图19A-19B所示的实施例中，图案化硬掩模层150形成在背侧钝化层132上方以用于图案化背侧钝化层。可用任何适当的方法，诸如化学气相沉积(CVD)或等离子体增强化学气相沉积(PECVD)来沉积硬掩模层150。在一个实施例中，沉积2μm厚的经过PECVD的氮化硅硬掩模层150，随后沉积厚的图案化正性光致抗蚀剂。随后使用RIE来蚀刻硬掩模层150和背侧钝化层132以形成停止于基础衬底130上的开口。通过O2灰化之后进行食人鱼蚀刻和短HF浸蘸法去除图案化光致抗蚀剂，得到图19A-19B中的结构。
现在参考图20A-20B，然后将背侧通孔开口120A蚀刻到基础衬底130中。在一个实施例中，使用适合的蚀刻溶液诸如KOH来执行单侧湿法蚀刻，以在基础衬底130中形成具有锥形侧壁的背侧通孔开口120A并且停止于氧化物埋层124上。如图所示，基础衬底130的底表面处的通孔开口120A比与氧化物埋层124界面处的基础衬底130的顶表面处更宽或者具有较大截面积。在基础衬底130为(100)硅的情况下，KOH湿法蚀刻剂可优选在(100)平面中侵蚀硅，以产生所示的V型蚀刻结构。图案化硬掩模层150可随后使用毯式氮化物蚀刻溶液去除，如图21A-21B所图示。
图22A-24B的以下处理序列可与参照图10A-12B上述的处理序列相同，并且图25A-28B的以下处理序列可与参照图15A-18B的上述处理序列相同。应当理解，尽管用于形成图28A-28B中所示的最终结构的处理序列包括背侧通孔开口120A中的锥形侧壁以及顶侧通孔开口120B，但是对于背侧通孔开口120A中的锥形侧壁的形成不需要顶侧通孔开口120B。
图29A-32B示出了根据本发明的实施例的形成包括替换电极电介质的双极微型器件转移头部的方法。转向图29A-29B的处理序列可与图6A-8B和图19A-24B的处理序列相同。现在参考图29A-29B，在一个实施例中，开口形成在背侧通孔开口120A正上方和台面结构112正上方的顶部电介质层118中。在所示的特定实施例中，未从双极电极转移头部102中相邻台面结构112之间完全去除电介质层118。可利用厚的图案化正性光致抗蚀剂之后干法蚀刻顶部电介质层118来在电介质层118中形成开口。然后通过O2灰化以及之后食人鱼蚀刻去除图案化光致抗蚀剂。随后在硅层140和氧化物埋层124中形成开口，以形成与背侧通孔开口120A连通的顶侧通孔开口120B。可通过形成厚的图案化正性光致抗蚀剂、之后DRIE硅层140停止于氧化物埋层124上、之后RIE穿过氧化物埋层124来在硅层140和氧化物埋层124中形成开口。随后通过O2灰化和之后的食人鱼蚀刻去除图案化光致抗蚀剂，得到图29A-29B中的结构。
图案化导电层123随后形成在硅互连106的暴露顶表面上方以及硅互连106的内侧表面内，如图30A-30B中所示。以此方式，在硅互连106的顶表面上方部分形成导电层123可提供用于与硅互连106欧姆接触的较大表面积。由于硅互连106到SOI结构的顶表面比到SOI结构的背侧表面更靠近，根据一些实施例，与从SOI结构的背表面相反，从SOI结构的顶表面上方在硅互连106的内侧表面内形成一层导电层123可能更有效。在一个实施例中，通过阴影掩模的喷溅法形成图案化导电层123。在一个实施例中，图案化导电层123包括500埃厚的第一层钛(Ti)、500埃厚的中间层钛-钨(TiW)和1μm到2μm厚的外层金(Au)。在一个实施例中，图案化导电层123与硅互连106进行欧姆接触。
图案化导电层122可形成在通孔开口120A内的钝化层133上并且与图案化导电层123电接触，如图31A-31B中所图示。导电层122可由与导电层123相同或不同的材料形成，并且可具有相同或不同的厚度。在一个实施例中，导电层123具有较厚层的金。导电层122、123可形成沿通孔120侧表面的连续导电层。
现在参考图32A-32B，第二电介质层可毯式沉积在图案化SOI层叠的顶表面上方，同时提供背侧保护。如图所示，第二电介质层126形成在台面结构112上、电介质层118上和通孔120中。在一个实施例中，第二电介质层126形成在通孔开口120内与图案化硅层140相邻。在一个实施例中，第二电介质层可具有比电介质层118更高的介电常数或介电击穿强度，并且具有0.5μm–10μm的厚度。例如，第二电介质层126为通过原子层沉积(ALD)的Al2O3、Ta2O5或HfO2层。在电介质层126形成之后，随后例如可利用激光切割来切割SOI衬底以形成多个转移头部。
根据本发明的实施例，覆盖台面结构112的电介质层118或126具有适当的厚度和介电常数以用于实现用于微型器件转移头部的所需握持力，并且具有足够的介电强度从而在工作电压下不击穿。图33是示出了根据本发明的实施例的将微型器件阵列拾取并且从承载衬底转移到接收衬底的方法的流程图。在操作3310处，转移头部阵列定位于承载衬底上的微型器件阵列上方。图34是根据本发明的实施例的定位在承载衬底200上的微型器件阵列上方的微型器件转移头部阵列102的横截面侧视图图示。在操作3320处，微型器件阵列与转移头部阵列接触。在另选的实施例中，转移头部阵列定位于微型器件阵列上方，具有使它们分开的不显著影响握持力的适当气隙，例如1nm到10nm，。图35是根据本发明的实施例的与微型器件阵列202接触的微型器件转移头部阵列102的横截面侧视图图示。如图所示，转移头部阵列202的节距为微型器件阵列202节距的整数倍。在操作3330处，电压施加于转移头部阵列102。电压可从转移头部组件160内的通过通孔120与转移头部阵列电接触的工作电路来施加。在操作3340处，利用转移头部阵列拾取微型器件阵列。图36是根据本发明的实施例的拾取微型器件阵列202的转移头部阵列102的横截面侧视图图示。在操作3350处，微型器件阵列随后被释放到接收衬底上。例如，接收衬底可以是但不限于显示衬底、发光衬底、具有诸如晶体管或IC的功能器件的衬底或者具有金属重新分布线的衬底。图37是根据本发明的实施例的释放到接收衬底300上的微型器件阵列202的横截面侧视图图示。
尽管在图33中依次示出了操作3310-3350，但应当理解，实施例不受此限制并且可执行另外的操作以及可以不同序列执行某些操作。例如，在一个实施例中，执行操作以在拾取微型器件之前或之时在将微型器件连接到承载衬底的键合层中产生相变。例如，键合层可具有小于350℃，或者更具体地说小于200℃的液相温度。键合层可由为承载衬底提供黏合力的材料、以及可容易释放微型材料的介质形成。在一个实施例中，键合层为诸如铟或铟合金的材料。如果利用微型器件拾取键合层的一部分，则可执行另外的操作来在随后处理期间控制键合层部分的相。例如，可从定位于转移头部组件160、承载衬底200和/或接收衬底300内的热源向键合层施加热。
而且，可以各种次序执行施加电压以在微型器件上产生握持力的操作3330。例如，可在微型器件阵列与转移头部阵列接触之前，在微型器件与转移头部阵列接触之时，或者在微型器件与转移头部阵列接触之后施加电压。还可以在键合层中产生相变之前、之时或之后施加电压。
如果转移头部102包括双极硅电极，则在每个转移头部102中在硅电极对两端施加交流电压，使得在负电压施加到一个硅电极时的特定点处，正电压施加到该对电极中的另一个硅电极，并且反之亦然从而产生拾取压力。从转移头部102释放微型器件可利用各种方法实现，包括关闭电压源、降低硅电极对两端的电压、改变AC电压的波形、以及将电压源接地。
根据本发明的实施例，描述了形成转移头部阵列的方式和操作转移头部阵列来转移微型器件阵列的方式。可利用本发明的实施例来转移各种微型器件，诸如但不限于二极管、LED、晶体管、IC和MEMS。在一个实施例中，可利用转移头部阵列来转移准备好用于拾取的微型LED器件阵列，诸如在美国专利申请13/372,222和美国专利申请13/458,932中描述的结构，所述两个专利申请以引用方式并入本文。
在利用本发明的各个方面时，对本领域技术人员明显的是，以上实施例的组合或变型可能用于形成微型器件转移头部和头部阵列，以及用于转移微型器件和微型器件阵列。尽管以对结构特征和/或方法行为的特定语言描述了本发明，但应当理解，所附权利要求所限定的本发明不必限于所述的特定特征或行为。所公开的特定特征或行为被理解为受权利要求书保护的本发明的非常地顺利的实施以用于对本发明进行举例说明。

Claims (20)

1.一种转移头部阵列，包括：
基础衬底；
位于所述基础衬底上的绝缘层；
位于所述绝缘层上的图案化器件层，所述图案化器件层包括与电极阵列一体形成的迹线互连，其中每个电极包括在所述迹线互连上方突起的台面结构；以及
电介质层，所述电介质层覆盖每个台面结构的顶表面。
2.根据权利要求1所述的转移头部阵列，其中所述迹线互连行进通过包括所述电极阵列的所述转移头部阵列的工作区域。
3.根据权利要求1所述的转移头部阵列，还包括第一电介质层，所述第一电介质层覆盖所述迹线互连的顶部表面。
4.根据权利要求3所述的转移头部阵列，所述电介质层叠置在所述第一电介质层的顶部表面之上。
5.根据权利要求1所述的转移头部阵列，其中每个电极还包括电极引线，所述电极引线跨越在对应的台面结构和所述迹线互连之间。
6.根据权利要求5所述的转移头部阵列，其中用于每个电极的所述电极引线垂直于所述迹线互连而行进。
7.根据权利要求5所述的转移头部阵列，其中所述导图案化器件层还包括与所述迹线一体形成的第二电极的第二阵列，其中每个第二电极包括从所述迹线互连上方突起的第二台面结构。
8.根据权利要求7所述的转移头部阵列，其中所述阵列电极和所述第二电极的第二阵列从所述迹线互连在相反的方向上延伸。
9.根据权利要求8所述的转移头部阵列，还包括通孔，所述通孔延伸通过所述基础衬底并且与所述迹线、所述电极阵列和所述第二电极的第二阵列互连电连接。
10.根据权利要求5所述的转移头部阵列，其中所述图案化器件层还包括与第二电极的第二阵列一体形成的第二迹线互连，其中每个第二电极包括在所述第二迹线互连上方突起的第二台面结构，以及其中所述电极阵列和电极的所述第二阵列彼此对准并且彼此电绝缘。
11.根据权利要求10所述的转移头部阵列，其中所述电介质层覆盖所述第二电极的第二阵列的每个台面结构的顶部表面。
12.根据权利要求10所述的转移头部阵列，其中所述迹线互连和所述第二迹线互连彼此平行地行进。
13.根据权利要求10所述的转移头部阵列，其中所述迹线互连和所述第二迹线互连均行进通过包括所述电极阵列和所述第二电极的第二阵列的所述转移头部阵列的工作区域。
14.根据权利要求11所述的转移头部阵列，还包括位于所述电极阵列和所述第二电极的第二阵列之间的沟槽阵列。
15.根据权利要求14所述的转移头部阵列，其中所述沟槽由所述电介质层至少部分地填充。
16.根据权利要求14所述的转移头部阵列，还包括第一电介质层，所述第一电介质层覆盖所述迹线互连和所述第二迹线互连的顶部表面。
17.根据权利要求16所述的转移头部阵列，其中所述沟槽由所述第一电介质层至少部分地填充。
18.根据权利要求11所述的转移头部阵列，还包括：
通孔，延伸通过所述基础衬底并且与所述迹线互连和所述电极阵列电连接；以及
第二通孔，延伸通过所述基础衬底并且与所述第二迹线互连和所述第二电极的第二阵列电连接。
19.根据权利要求11所述的转移头部阵列，其中每个电极还包括电极引线，所述电极引线跨越在对应的台面结构和所述迹线互连之间；以及
每个第二电极还包括第二电极引线，所述第二电极引线跨越在对应的第二台面结构和所述第二迹线互连之间。
20.根据权利要求19所述的转移头部阵列，其中所述用于每个第二电极的所述第二电极引线垂直于所述第二迹线互连而行进。
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