CN107134413A - 半导体装置以及制造的方法 - Google Patents

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Abstract

本公开内容提供一种半导体装置以及制造的方法。该半导体装置具有顶部金属层；第一钝化层，在所述顶部金属层上方；第一重布层，在所述第一钝化层上方；第一聚合物层；以及第一导电通路，延伸通过所述第一聚合物层。所述第一聚合物层与所述第一钝化层物理接触。

Description

半导体装置以及制造的方法
技术领域
本发明实施例涉及一种半导体装置以及制造的方法。
背景技术
自从集成电路(integrated circuit；IC)的发明，由于在各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续改良，半导体产业已经历了快速的成长。大部分来说，此在集成密度的改良来自最小特征大小重复地减少，其允许更多组件被集成到给定面积中。
然而，仅仅降低晶体管、二极管、电阻器、电容器以及类似物的最小特征大小，在意图减少半导体装置的总体大小中仅是一个可以被改良的方面。目前在探讨的其它方面包括半导体装置的其它方面。是为了减少大小而研究在这些其它结构中的改良。
发明内容
根据实施例，提供一种制造半导体装置的方法，其包含施加第一聚合物层于第一重布层上方，所述第一重布层位在半导体衬底上方。图案化所述第一聚合物层以暴露至少所述第一重布层的一部分，以及形成第一导电通路通过所述第一聚合物层且与所述第一重布层电连接，其中所述第一导电通路具有不大于10μm的第一厚度。在所述形成所述第一导电通路之后，以囊封剂囊封所述半导体衬底，其中所述囊封剂不与所述第一导电通路物理接触。沉积第二聚合物层于所述囊封剂上方且与所述第一导电通路物理接触，以及形成第一扇出重布层于所述第二聚合物层上方且通过所述第二聚合物层。
根据另一实施例，提供一种制造半导体装置的方法，其包含形成有源装置到半导体衬底的第一侧上，以及形成多个金属化层于所述有源装置上方，其中所述金属化层具有顶部金属层，所述顶部金属层比所述金属化层的其余者更远离于所述半导体衬底。形成第一钝化层与所述顶部金属层物理接触，其中所述第一钝化层为在所述半导体衬底上方的所述第一钝化层，以及其中所述第一钝化层包含第一介电材料遍布所述第一钝化层。形成第一重布层与所述顶部金属层电连接，其中所述第一重布层包含第一材料。形成第一保护层于所述第一重布层上方且物理接触所述第一钝化层，以及形成第一导电通路通过所述第一保护层且与所述第一重布层物理接触，所述第一导电通路包含第二材料且具有小于约10μm的厚度，所述第二材料不同于所述第一材料。以囊封剂囊封所述半导体衬底，其中在所述囊封之后，所述第一导电通路不与所述囊封剂接触。沉积第二保护层于所述第一导电通路及所述囊封剂上方，以及形成钝化后互连件于所述第二保护层上方，所述钝化后互连件与所述第一导电通路电连接且延伸到所述囊封剂上方。
根据又一实施例中，提供一种半导体装置，其包含半导体衬底；以及顶部金属层，在所述半导体衬底上方。第一钝化层在所述顶部金属层上方且与所述顶部金属层物理接触；以及第一重布层，在所述第一钝化层上方且与所述第一钝化层物理接触。第一聚合物层在所述第一重布层上方且与所述第一重布层物理接触；以及囊封剂与所述半导体衬底、第一钝化层、以及第一聚合物层物理接触。第一导电通路延伸通过所述第一聚合物层且与所述第一重布层电连接，所述第一导电通路与所述囊封剂侧向分开且具有不大于10μm的厚度。
附图说明
本公开内容的方面将在与随附图式一同阅读下列详细说明下被最佳理解。请注意，根据行业标准作法，各种特征未依比例绘制。事实上，为了使讨论内容清楚，各种特征的尺寸可刻意放大或缩小。
图1为根据一些实施例绘示具有顶部金属层以及第一钝化层的半导体装置。
图2为根据一些实施例绘示第一重布层的形成。
图3为根据一些实施例绘示第一保护层的形成。
图4为根据一些实施例绘示第一导电通路的形成。
图5为根据一些实施例绘示单粒化工艺。
图6A到6C为根据一些实施例绘示囊封工艺。
图7为根据一些实施例绘示第二重布层的形成。
图8为根据一些实施例绘示第二保护层的形成。
图9为根据一些实施例绘示外部连接的形成。
图10为根据一些实施例绘示其中所述第一保护层利用非聚合材料的实施例。
具体实施方式
下列公开内容提供许多用于实施本发明实施例的不同特征的不同实施例、或实例。为了简化本公开内容，于下描述组件及配置的具体实例。当然这些仅为实例而非意图为限制性。例如，在下面说明中，形成第一特征于第二特征上方或上可包括其中第一及第二特征经形成为直接接触的实施例，以及也可包括其中额外特征可形成于第一与第二特征之间而使得第一及第二特征不可直接接触的实施例。此外，本公开内容可重复参考编号及/或字母于各种实例中。此重复是为了简单与清楚的目的且其本身并不决定所讨论的各种实施例及/或构形之间的关系。
再者，空间相关词汇，例如“在…之下”、“下面”、“下”、“上面”、“上”和类似词汇，可为了使说明书便于描述如图式绘示的一个组件或特征与另一个(或多个)组件或特征的相对关系而使用于本文中。除了图式中所画的方位外，这些空间相对词汇也意图用来涵盖装置在使用中或操作时的不同方位。所述设备可以其它方式定向(旋转90度或于其它方位)，据此在本文中所使用的这些空间相关说明符可以类似方式加以解释。
现参照图1，显示半导体装置100，其具有衬底101；有源装置103，在衬底101上；层间介电(interlayer dielectric；ILD)层105，在有源装置103上方；以及金属化层107，在ILD层105上方。所述衬底101可以是大体上导电或半导电，具有小于103奥姆-米的电阻以及可包含经掺杂或未经掺杂的主体硅、或绝缘体上硅(silicon-on-insulator；SOI)衬底的有源层。一般来说，SOI衬底包含一层半导体材料，例如硅、锗、硅锗、SOI、绝缘体上硅锗(silicon germanium on insulator；SGOI)或其组合。可用的其它衬底包括多层衬底、梯度衬底或杂合方位衬底。另外，在工艺的这个时点，衬底101可以是将于后续步骤中单粒化的半导体晶片(其的完整晶片未绘示于图1中)的一部分。
有源装置103以单一晶体管呈现于图1中。然而，所属领域的一般技术人员将认识到，有广泛种类的有源装置，例如电容器、电阻器、电感器以及类似物可以用于产生设计用于半导体装置100的想要结构性及功能性要求。有源装置103可以使用任何合适的方法形成在衬底101的表面内或上。
ILD层105可包含例如硼磷硅酸盐玻璃(boron phosphorous silicate glass；BPSG)的材料，尽管可使用任何合适的电介质。ILD层105可以使用例如等离子增强型化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)的工艺形成，尽管可替代地使用其它工艺，例如低压化学气相沉积(low pressure chemical vapor deposition；LPCVD)。ILD层105可被形成至在约与约之间的厚度。
金属化层107形成于衬底101、有源装置103及ILD层105上方，且经设计以连接各种有源装置103，以形成功能性电路。尽管图1经绘示为两个层，金属化层107由介电与导电材料的交替层所形成，且可通过任何合适的工艺(例如沉积、镶嵌、双镶嵌等)所形成。在实施例中，可能有经由ILD层105而与衬底101分开的四个金属化层，但金属化层107的确切数目取决于半导体装置100的设计。
在金属化层107的顶部有被顶部介电层111环绕的顶部金属层109。在实施例中，顶部金属层109包含形成于顶部介电层111内的导电材料，例如铜或其它合适的导体，顶部介电层111可以是任何合适的介电，如低k介电材料。顶部介电层111可以被初始地形成于金属化层107的其余者上方，且接着顶部金属层109可以使用如镶嵌或双镶嵌工艺形成于顶部介电层111之内，虽然可使用任何合适的工艺或材料。
第一钝化层113可以形成于衬底101上而在金属化层107(以及金属化层107内的顶部金属层109以及顶部介电层111)上方。第一钝化层113可由一或多种合适的介电材料所制，例如氧化硅、氮化硅、低k电介质例如掺杂碳的氧化物、极低k电介质例如掺杂多孔碳的二氧化硅、它们的组合、或类似物。虽然可利用任何合适的工艺，第一钝化层113可通过例如化学气相沉积(chemical vapor deposition；CVD)的工艺形成，且可具有在约0.5μm与约5μm之间的厚度，例如约
在第一钝化层113形成之后，可经由移除第一钝化层113的部分以暴露至少顶部金属层109的一部分而作出通过第一钝化层113的第一开口115。第一开口115允许在顶部金属层109与第一重布层201(并未绘示于图1中，但关于图2如下描述)之间的接触。第一开口115可使用合适的光刻屏蔽以及蚀刻工艺形成，虽然可使用任何合适的工艺以暴露顶部金属层109的部分，且第一开口115可被形成以具有在约1μm与约8μm之间的第一宽度W1，例如约3μm。另外，第一开口115可作成具有通过第一钝化层113的单一延伸、或任何合适数目的延伸，例如在通过第一钝化层113的两个延伸(如绘示于图1中)与通过第一钝化层113的六个延伸之间。
图2绘示第一重布层201的形成。第一重布层201可包含铝，但可替代地使用其它材料，例如铜。第一重布层201可使用沉积工艺例如溅镀形成，以形成一层材料(未分开显示于图2中)，以及所述层材料的部分可接着通过合适的工艺(例如光刻屏蔽以及蚀刻)移除，以形成第一重布层201。然而，可利用任何其它合适的工艺以形成第一重布层201。第一重布层201可被形成以在第一钝化层113上方具有在约1μm与约10μm之间的第一厚度T1，例如约2.8μm。
第一重布层201可被形成为具有第一区段，例如接垫区段，其延伸通过第一钝化层113的第一开口115以与下方顶部金属层109作出电连接，以及提供接垫区以此连接到上覆导电结构。在实施例中，第一区段可被形成为具有在约15μm与约100μm之间的第二宽度W2，例如约50μm。
另外，第一重布层201的第二区段可被形成于第一钝化层113上方。在实施例中，可使用第一重布层201的第二区段以提供电信号的路由以及重布线，且可被形成以具有在约1μm与约20μm之间的第三宽度W3，例如约2μm。然而，任何合适的尺寸可使用于第一重布层201的第一区段以及第二区段。
图3绘示在第一重布层201上方且与第一重布层201直接物理接触的第一保护层301的形成。在实施例中，第一保护层301为聚合物层，且使用例如旋涂、层压、或类似物的工艺而由聚合物，例如如聚酰亚胺、聚苯并恶唑(polybenzoxazole；PBO)、苯环丁烯(benzocyclobutene；BCB)、以及类似物所形成。第一保护层301可在第一钝化层113上方被形成至在约2μm与约12μm之间的第二厚度T2，例如约5μm。然而，可利用任何合适的厚度。
在实施例中，第一保护层301可在第一重布层201的形成之后且在第一重布层201已暴露于反应性气氛例如包含氧的环境气氛之前被原位形成。经由原位且在暴露于反应性气氛之前形成第一保护层301，则对于为了在工艺之间保护第一重布层201的在第一重布层201上方的分开的钝化层的需求可被移除。因此，不必要的钝化层可自工艺中移除，使得装置更薄且更小，且制造工艺更有效率。
在第一保护层301被形成之后，可经由移除第一保护层301的部分以暴露至少第一重布层201的一部分而作出通过第一保护层301的第二开口303。第二开口303允许第一重布层201与第一导电通路401之间的接触(否则称作通路0，未绘示于图3中但关于图4如下绘示并描述)。第二开口303可使用合适的光刻屏蔽以及蚀刻工艺形成，虽然可使用任何合适的工艺以暴露第一重布层201的部分。另外，第二开口303可被形成以具有在约5μm与约95μm之间的第四宽度W4，例如约10μm，虽然可利用任何合适的厚度。
图4绘示通过第二开口303且与第一重布层201电连接的第一导电通路401的形成。在实施例中，第一导电通路401可经由初始地形成晶种层(在图4中未分开绘示)形成。晶种层为薄层的导电材料，所述材料有助于在后续加工步骤期间较厚层的形成。晶种层可包含一层约厚的钛，接着一层约厚的铜。晶种层可使用例如溅镀、蒸镀或PECVD工艺创造，此取决于想要的材料。晶种层可被形成以具有在约0.3μm与约1μm之间的厚度，例如约0.5μm。
一旦晶种层被形成，第一导电通路401可被形成在晶种层上方。在实施例中，第一导电通路401包含一或多种导电材料，例如铜、钨、其它导电金属或类似物，且可例如经由电镀、无电式电镀或类似物形成。在实施例中，第一光阻(未在图4中分开绘示)放置在晶种层上且被图案化以暴露其中想要形成第一导电通路401的晶种层。一旦图案化，电镀工艺经使用，其中晶种层及第一光阻浸于或浸没于电镀溶液中。晶种层表面经电连接至外部直流电(direct current；DC)电源的负电侧，而使得晶种层作为电镀工艺中的阴极。固体导电阳极例如铜阳极也浸没在溶液中且附接至电源的正电侧。来自阳极的原子溶解到溶液中，阴极(例如晶种层)从之获取溶解的原子，进而镀覆在第一光阻的开口内的晶种层的暴露的导电区域。
一旦第一导电通路401是使用第一光阻及晶种层形成，第一光阻可使用合适的移除工艺移除。在实施例中，可使用等离子灰化工艺以移除第一光阻，借此第一光阻的温度可被增加直至第一光阻经历热分解且可被移除。然而，可替代地利用任何其它合适的工艺，例如湿剥除。第一光阻的移除可暴露晶种层的下方部分。
在第一光阻的移除暴露下方晶种层之后，这些部分被移除。在实施例中，晶种层的暴露的部分(如，未被第一导电通路401覆盖的那些部分)可经由例如湿或干蚀刻工艺移除。例如，在干蚀刻工艺中，反应物可使用导电通路401作为屏蔽而被导向晶种层。替代地，蚀刻剂可被喷洒，或以其它方式与晶种层接触以此移除晶种层的暴露的部分。
在实施例中，第一导电通路401可被形成以在第一保护层301上方具有小于约15μm的第三厚度T3，例如约10μm，或约3μm。另外，第一导电通路401可被形成以具有在约20μm与约120μm之间的第五宽度W5，例如约50μm。然而，可利用任何合适的尺寸形成第一导电通路401。经由形成第一导电通路401以具有小于约15μm的第三厚度T3，而可经由在第一导电通路401的形成期间节省时间与材料获得成本节省。另外，经由形成第一导电通路401以具有第三厚度T3，可获得额外减少。例如，当第一导电通路401被形成为具有第三厚度T3，在第一导电通路401(图4中仅绘示其的一者)的相邻者之间的间距可减少到约40μm与约100μm之间，例如约80μm。然而，可利用任何合适的间距。
除了第一导电通路401以外，路由线403也可形成于第一保护层301上方，以此允许额外路由以及连接性选项。在实施例中，路由线403可与第一导电通路401同步并同时形成，而使路由线403具有相同的第三厚度T3。
图5绘示一旦晶种层的暴露的部分已被移除，可实施单粒化以将半导体装置100与晶片的其余者分开(并未分开绘示)。在实施例中，可经由使用锯切刀(在图5中经由标示为501的虚线框呈现)切过衬底101以及上覆层而实施单粒化，借此将一个区段与另一区段分开以形成半导体装置100。然而，所属领域的一般技术人员将认识到，利用锯切刀以单粒化半导体装置100仅是一个说明性实施例，并未意图作为限制。可替代地利用单粒化半导体装置100的替代方法，例如利用一或多个蚀刻剂以分开半导体装置100或使用激光以分开半导体装置100。可替代地利用这些方法以及任何其它合适的方法以单粒化半导体装置100。
图6A到6C绘示衬底101以如囊封剂601的囊封。在实施例中，衬底101的囊封可如于2014年11月26日申请的美国专利申请第14/555,338号所述般实施，所述文献经由参考而并入本文中。例如，以及如开始绘示于图6A，可使用转印成型工艺囊封衬底101，借此衬底101被放置于成型设备600的底板603与顶板605之间。顶板605以及底板603可包括用于提供结构支持的合适材料，例如金属、陶瓷或类似物。
在一些实施例中，聚合物层607设置于顶板605上(如，面向衬底101)。聚合物层607可包括层压膜材料，例如聚酰亚胺、PBO、环氧化物、底胶填充膜、模塑底胶填充膜以及具有或不具有填充材料的类似物。聚合物层607可以是可压缩的，而使得当聚合物层607接触结构时，它可被在衬底101上的结构(如，第一导电通路401)塑形。在一些实施例中，聚合物层607具有在约10μm到约100μm之间的厚度。在一些实施例中，离型膜(未显示)经设置于顶板605与聚合物层607之间。
在衬底101被放置之后，顶板605以及底板603被压在一起，且聚合物层607与在衬底101上的结构的顶部表面接触。聚合物层607可覆盖在衬底101上的结构的顶部表面。间隙609可维持设置在顶板605与底板603之间。缺少在聚合物层607下的任何支持材料可造成聚合物层607的不平坦底部表面。例如，如图6A所显示，聚合物层607被在衬底101上的结构部分地压缩。在间隙609中的聚合物层607的底部表面的一部分低于第一导电通路401的顶部表面以及第一保护层301。在一些实施例中，在间隙609中的不平坦底部表面包括从第一导电通路401的顶部表面凹陷的不平坦部分，且进一步包括远离衬底101的平面部分。在它在衬底101上放置之前，聚合物层607可以是未固化或仅部分地固化。
之后，参照图6B，囊封剂601形成于间隙609中。在一些实施例中，囊封剂601以液体形式分注。由于它被聚合物层607密封，囊封剂601可能不流动在衬底101上的结构的顶部表面上方。之后，可实施固化工艺以固化封剂601。在成型工艺期间，囊封剂601的顶部表面可接触聚合物层607的底部表面，且因此囊封剂601的顶部表面可具有与聚合物层607的底部表面相似的轮廓。结果，囊封剂601的顶部表面是从在衬底101上的结构的顶部表面凹陷的不平坦表面。例如，囊封剂601的顶部表面可从第一导电通路401的顶部表面以及第一保护层301凹陷。在一些实施例中，囊封剂601的顶部表面包括从在衬底101上的结构的顶部表面凹陷的弯曲或直线倾斜部分，且也包括远离衬底101的平面部分。一旦被囊封，可从成型设备600移除衬底101与囊封剂601，如图6C中所绘示。如可见者，在此工艺中，当成型设备600被移除，第一导电通路401的顶部表面保持暴露的。
然而，虽然上述的转印成型工艺(否则称作暴露成型工艺)可使用囊封方法的一者，实施例并不限于转印成型工艺。相反地，可使用任何合适的成型工艺，例如面向下成型工艺、或任何其它合适的制造方法例如成型工艺耦合上分开的移除工艺以暴露第一导电通路401。所有这些工艺意图完全地被包括于实施例的范围中。
图7绘示在囊封之后第二保护层701以及钝化后互连件(post-passivationinterconnect；PPI)层703可被形成于囊封剂601以及第一导电通路401二者上方作为将形成于半导体装置100上方的第一扇出层。在实施例中，第二保护层701可使用与如上面关于图3描述的第一保护层301相似的材料以及相似的工艺形成。例如，第二保护层701可以是使用旋涂工艺形成的聚酰亚胺材料。然而，可利用任何合适的材料以及形成工艺以形成或放置第二保护层701。在实施例中，第二保护层701可被形成以便覆盖第一导电通路401、第一保护层301、且也延伸于囊封剂601上方。另外，第二保护层701可被形成以在囊封剂601上方形成具有在约2μm与约8μm之间的第四厚度T4，如约5μm。然而，可利用任何合适的厚度。
在第二保护层701被形成之后，可经由移除第二保护层701的部分以暴露至少第一导电通路401的一部分而作出通过第二保护层701的第三开口705。第三开口705允许第一导电通路401与PPI层703之间的接触。第三开口705可使用合适的光刻屏蔽以及蚀刻工艺形成，虽然可使用任何合适的工艺以暴露第一导电通路401的部分。另外，第三开口705可被形成以具有在约10μm与约30μm之间的第六宽度W6，例如约20μm，虽然可利用任何合适的宽度。
在第一导电通路401被暴露之后，PPI层703可被形成以沿着第二保护层701延伸。PPI层703可利用来作为重布层或扇出层以允许电连接到第一导电通路401的第一外部连接905(未绘示于图7中，但关于图9进一步绘示并讨论如下)被放置在半导体装置100上的任何想要的位置中，而不是将第一外部连接905的位置限制成在第一导电通路401正上方的区域。在实施例中，PPI层703可经由初始地通过合适的形成工艺例如CVD或溅镀形成钛铜合金的晶种层(未分开绘示于图7中)形成。接着形成光阻(未显示)以覆盖晶种层，且可接着图案化光阻以暴露那些位于PPI层703想要位于的位置的晶种层的部分。
一旦光阻被形成并图案化，导电材料例如铜可通过沉积制例如镀覆形成于晶种层上。导电材料可被形成以具有在约1μm与约10μm之间的厚度，例如约5μm。然而，虽然所讨论的材料以及方法适于形成导电材料，这些材料仅是例示。可替代地使用任何其它合适的材料，例如AlCu或Au，以及任何其它合适的形成工艺，例如CVD或物理气相沉积(physicalvapor deposition；PVD)以形成PPI层703。
一旦导电材料被形成，光阻可透过合适的移除工艺例如灰化移除。另外，在移除光阻之后，那些被光阻覆盖的晶种层的部分可通过例如使用导电材料作为屏蔽的合适蚀刻工艺移除。
图8绘示在PPI层703上方的第三保护层801的形成。在实施例中，第三保护层801可使用与如上面关于图3描述的第一保护层301相似的材料以及相似的工艺形成。例如，第三保护层801可以是使用旋涂工艺形成的聚酰亚胺材料。然而，可利用任何合适的材料以及形成工艺以形成或放置第三保护层801。在实施例中，第三保护层801可被形成以便覆盖PPI层703及第二保护层701。另外，第三保护层801可被形成以在第二保护层701上方具有在约3μm与约10μm之间的第五厚度T5，例如约5μm。然而，可利用任何合适的厚度。
图9绘示上层901、凸块下金属903、以及第一外部连接905的形成。在实施例中，上层901包含用于路由以及互连来自PPI层703的信号至凸块下金属903的相应者的视需要的额外PPI层(未分开绘示)。额外PPI层可如上面关于PPI层703描述者般形成，例如经由图案化第三保护层801、沉积晶种层以及光阻、以及将导电材料镀覆至从光阻暴露出的晶种层的部分上。一旦导电层的各者被形成，介电层系形成在导电层上方。
一旦上层901被形成，凸块下金属903可被形成为要么通过如上层901的PPI层与PPI层703电连接，要么与PPI层703直接连接于PPI层703(在其中未利用上层901的实施例中)。在实施例中，凸块下金属903可包含三层的导电材料，例如一层钛、一层铜、以及一层镍。然而，所属领域的一般技术人员将认识到，有许多适合用于凸块下金属903的形成的合适的材料以及层的配置，例如铬/铬-铜合金/铜/金的配置、钛/钛钨/铜的配置、或铜/镍/金的配置。可用于凸块下金属903的任何合适的材料或材料层，意图完全地被包括于实施例的范围内。
在实施例中，凸块下金属903经由在上层901上方形成各层，且与上层901的导电部分电连接而产生，以将凸块下金属903与PPI层703电连接。可使用镀覆工艺例如电化学电镀实施各层的形成，虽然取决于想要的材料可替代地使用其它形成工艺，例如溅镀、蒸镀、或PECVD工艺。凸块下金属903可被形成以具有在约0.7μm与约10μm之间的厚度，例如约5μm。
一旦凸块下金属903被形成，第一外部连接905可被形成在凸块下金属903上。灾实施例中，第一外部连接905可以是球栅数组且可包含例如锡的材料、或其它合适的材料，例如银、无铅锡、或铜。在实施例中，第一外部连接905为锡焊凸块，第一外部连接905可经由初始地透过普遍使用的方法，例如蒸镀、电镀、印刷、焊料转移、植球等形成一层锡至如约100μm的厚度而形成。一旦所述层锡被形成在结构上，可实施回焊以此将材料塑形成想要的凸块形状。
经由使用本文中所描述的方法以及结构来形成装置，可达成更紧密且更小的装置。另外，可获得利用更少原料且具有增加通量的更有效工艺。因此，可获得更有效率且更具成本效益的装置。
图10绘示使用第一保护层301以保护第一重布层201的另一实施例。在此实施例中，第一保护层301可以式聚合物材料例如聚酰亚胺，或可以是非聚合物材料，以形成第二钝化层。在实施例中，非聚合物材料可以是一层氧化硅或氮化硅，或可以是一层氧化硅与一层氮化硅的复合物。然而，可利用任何合适的材料。
在此实施例中，第一保护层301可使用沉积工艺例如化学气相沉积、物理气相沉积、或原子层沉积形成，但可使用任何合适的工艺。另外，第一保护层301可以共形方式沉积，而使得第一保护层301采取下方结构的形状(如，第一重布层201)。因此，在此实施例中，第一保护层301可具有上表面，其位于距第一钝化层113多个距离处。当第一保护层301物理接触第一钝化层113，第一保护层301的上表面可位于距离第一钝化层113在约4μm与约1μm之间的第一距离D1处，例如约2μm。另外，当第一保护层301位于第一重布层201上方，第一保护层301的上表面可位于距离第一钝化层113在约14μm与约2μm之间的第二距离D2处，例如约4.5μm。然而，可利用任何合适的厚度。
又，在其中第一保护层301为复合膜的实施例中，氧化硅层可被形成至在约2.5μm与约0.5μm之间的厚度，例如约1.2μm。另外，在此实施例中，氮化硅膜可被形成至在约3μm与约0.3μm之间的厚度，例如约0.7μm。然而，任何合适的厚度可利用于复合膜的各层。
一旦第一保护层301已被形成，第一保护层301可被图案化以此形成第二开口303，并允许与第一重布层201电连接。在实施例中，第一保护层301可如上面关于图3描述者般图案化。在此实施例中，通过第一保护层301的第二开口303可被形成至在约5μm与约95μm之间的第七宽度W7，例如约10μm，虽然可利用任何合适的宽度。在实施例中，第一导电通路401可被形成以在第一保护层301上方具有小于约15μm的第三厚度T6，例如约10μm，或约3μm。另外，第一导电通路401可被形成以在第一保护层301上方具有在约20μm与约120μm之间的第八宽度W8，例如约50μm。
在第一保护层301已被图案化以形第二开口303之后，第一导电通路401可被形成通过第二开口303，以便与第一重布层201物理及电接触。在实施例中，第一导电通路401可如上面关于图4描述者般形成。例如，可初始地形成晶种层，光放置并图案化阻于晶种层上方，以及将晶种层使用于镀覆工艺以形成第一导电通路401(与路由线403一起，若想要)。在此实施例中，第一导电通路401可被形成以具有固定宽度，例如第七宽度W7，虽然可利用任何合适的宽度，且也可被形成以在第一保护层301上方具有小于约15μm的第六厚度T6，例如约10μm，或约3μm，虽然可利用任何合适的厚度。
经由如本文中所述地形成第一保护层301以及第一导电通路401，可使用更少材料制造更紧密的结构。因此，可为更便宜的量制造更小的结构，导致总体更有效率的工艺。
根据实施例，提供一种制造一半导体装置的方法，其包含施加第一聚合物层于第一重布层上方，所述第一重布层位于半导体衬底上方。图案化所述第一聚合物层以暴露至少所述第一重布层的一部分，以及形成第一导电通路通过所述第一聚合物层且与所述第一重布层电连接，其中所述第一导电通路具有不大于10μm之第一厚度。在所述形成所述第一导电通路之后，以囊封剂囊封所述半导体衬底，其中所述囊封剂不与所述第一导电通路物理接触。沉积第二聚合物层于所述囊封剂上方且与所述第一导电通路物理接触，以及形成第一扇出重布层于所述第二聚合物层上方且通过所述第二聚合物层。
根据另一实施例，提供一种制造半导体装置的方法，其包含形成有源装置到半导体衬底的第一侧上，以及形成多个金属化层在所述有源装置上方，其中所述金属化层具有顶部金属层，所述顶部金属层比所述金属化层的其余者更远离于所述半导体衬底。形成第一钝化层与所述顶部金属层物理接触，其中所述第一钝化层在所述半导体衬底上方的所述第一钝化层，以及其中所述第一钝化层包含第一介电材料遍布所述第一钝化层。形成第一重布层与所述顶部金属层电连接，其中所述第一重布层包含第一材料。形成第一保护层于所述第一重布层上方且物理接触所述第一钝化层，以及形成第一导电通路通过所述第一保护层且与所述第一重布层物理接触，所述第一导电通路包含第二材料且具有小于约10μm的厚度，所述第二材料不同于所述第一材料。以囊封剂囊封所述半导体衬底，其中在所述囊封之后，所述第一导电通路不与所述囊封剂接触。沉积第二保护层于所述第一导电通路及所述囊封剂上方，以及形成钝化后互连件于所述第二保护层上方，所述钝化后互连件与所述第一导电通路电连接且延伸于所述囊封剂上方。
根据又一实施例中，提供一种半导体装置，其包含半导体衬底；以及顶部金属层，在所述半导体衬底上方。第一钝化层在所述顶部金属层上方且与所述顶部金属层物理接触；以及第一重布层，在所述第一钝化层上方且与所述第一钝化层物理接触。第一聚合物层在所述第一重布层上方且与所述第一重布层物理接触；以及囊封剂与所述半导体衬底、第一钝化层、以及第一聚合物层物理接触。第一导电通路延伸通过所述第一聚合物层且与所述第一重布层电连接，所述第一导电通路系与所述囊封剂侧向分开且具有不大于10μm的厚度。
前面列述了数个实施例的特征以便所属领域的一般技术人员可更佳地理解本揭露实施例的方面。所属领域的一般技术人员应了解它们可轻易地使用本公开内容作为用以设计或修改其它工艺及结构的基础以实现本文中所介绍实施例的相同目的及/或达成本文中所介绍实施例的相同优点。所属领域的一般技术人员也应体认到这些均等构造不会脱离本公开内容的精神及范围，以及它们可在不脱离本公开内容的精神及范围下做出各种改变、取代、或替代。
符号说明
100 半导体装置
101 衬底
103 有源装置
105 层间介电层
107 金属化层
109 顶部金属层
111 顶部介电层
113 第一钝化层
115 第一开口
201 第一重布层
301 第一保护层
303 第二开口
401 第一导电通路
403 路由线
501 锯切刀
600 成型设备
601 囊封剂
603 底板
605 顶板
607 聚合物层
609 间隙
701 第二保护层
703 钝化后互连件层
705 第三开口
801 第三保护层
901 上层
903 凸块下金属
905 第一外部连接
T1 第一厚度
T2 第二厚度
T3 第三厚度
T4 第四厚度
T5 第五厚度
T6 第六厚度
W1 第一宽度
W2 第二宽度
W3 第三宽度
W4 第四宽度
W5 第五宽度
W6 第六宽度
W7 第七宽度
W8 第八宽度
D1 距离
D2 距离

Claims (10)

1.一种制造半导体装置的方法，所述方法包含：
施加第一聚合物层于第一重布层上方，所述第一重布层位于半导体衬底上方；
图案化所述第一聚合物层以暴露至少所述第一重布层的一部分；
形成第一导电通路通过所述第一聚合物层且与所述第一重布层电连接，其中所述第一导电通路具有不大于10μm的第一厚度；
在所述形成所述第一导电通路之后，以囊封剂囊封所述半导体衬底，其中所述囊封剂不与所述第一导电通路物理接触；
沉积第二聚合物层于所述囊封剂上方且与所述第一导电通路物理接触；以及形成第一扇出重布层于所述第二聚合物层上方且通过所述第二聚合物层。
2.根据权利要求1所述的制造半导体装置的方法，其中所述第一聚合物层包含聚酰亚胺层。
3.根据权利要求1所述的制造半导体装置的方法，进一步包含在所述施加所述第一聚合物层之前，形成第一钝化层到所述半导体衬底上，其中在所述施加所述第一聚合物层之后，所述第一钝化层与顶部金属层以及也与所述第一聚合物层二者都物理接触，其中所述第一钝化层具有遍布所述第一钝化层的固定组成。
4.一种制造半导体装置的方法，所述方法包含：
形成有源装置到半导体衬底的第一侧上；
形成多个金属化层于所述有源装置上方，其中所述金属化层具有顶部金属层，所述顶部金属层比所述金属化层的其余者进一步远离所述半导体衬底；
形成第一钝化层与所述顶部金属层物理接触，其中所述第一钝化层为在所述半导体衬底上方的所述第一钝化层，以及其中所述第一钝化层包含遍布在所述第一钝化层的第一介电材料；
形成第一重布层与所述顶部金属层电连接，其中所述第一重布层包含第一材料；
形成第一保护层于所述第一重布层上方且与所述第一钝化层物理接触；
形成第一导电通路通过所述第一保护层且与所述第一重布层物理接触，所述第一导电通路包含第二材料且具有小于约10μm的厚度，所述第二材料不同于所述第一材料；
以囊封剂囊封所述半导体衬底，其中在所述囊封之后，所述第一导电通路不与所述囊封剂接触；
沉积第二保护层于所述第一导电通路与所述囊封剂上方；及
形成钝化后互连件于所述第二保护层上方，所述钝化后互连件与所述第一导电通路电连接且延伸在所述囊封剂上方。
5.根据权利要求5所述的制造半导体装置的方法，其中所述半导体衬底包含第二侧，相对于所述第一侧，所述第一保护层包含第一表面，背对所述半导体衬底，以及其中所述囊封剂具有厚度不大于从所述半导体衬底的所述第二侧至所述第一表面的距离。
6.根据权利要求4所述的制造半导体装置的方法，其中所述第一保护层包含非聚合物复合介电材料。
7.根据权利要求6所述的制造半导体装置的方法，其中所述复合材料包含一层氧化硅以及一层氮化硅。
8.根据权利要求4所述的制造半导体装置的方法，其中所述第一重布层具有第一部分，与所述顶部金属层物理连接；以及第二部分，与所述顶部金属层物理连接，其中所述第一部分与所述第二部分经由所述第一钝化层彼此分开。
9.根据权利要求4所述的制造半导体装置的方法，进一步包含形成第一外部连接件与所述钝化后互连件电连接。
10.一种半导体装置，其包含：
半导体衬底；
顶部金属层，在所述半导体衬底上方；
第一钝化层，在所述顶部金属层上方且与所述顶部金属层物理接触；
第一重布层，在所述第一钝化层上方且与所述第一钝化层物理接触；
第一聚合物层，在所述第一重布层上方且与所述第一重布层物理接触；
囊封剂，与所述半导体衬底、第一钝化层以及第一聚合物层物理接触；及
第一导电通路，延伸通过所述第一聚合物层且与所述第一重布层电连接，所述第一导电通路与所述囊封剂侧向分开且具有不大于10μm的厚度。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145564B2 (en) * 2018-06-29 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer passivation structure and method
US11043420B2 (en) * 2018-09-28 2021-06-22 Semiconductor Components Industries, Llc Fan-out wafer level packaging of semiconductor devices
US10522488B1 (en) * 2018-10-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning polymer layer to reduce stress
US10818640B1 (en) * 2019-04-02 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Die stacks and methods forming same
US11387095B2 (en) * 2020-08-21 2022-07-12 Infineon Technologies Austria Ag Passivation structuring and plating for semiconductor devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040166659A1 (en) * 1998-12-21 2004-08-26 Megic Corporation Top layers of metal for high performance IC's
US7977763B2 (en) * 2002-01-19 2011-07-12 Megica Corporation Chip package with die and substrate
CN103151333A (zh) * 2011-12-07 2013-06-12 台湾积体电路制造股份有限公司 后钝化互连结构
US20130168848A1 (en) * 2011-12-28 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device and method of packaging the semiconductor device
US20140151890A1 (en) * 2012-11-30 2014-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
CN104795371A (zh) * 2014-01-17 2015-07-22 台湾积体电路制造股份有限公司 扇出型封装件及其形成方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7901956B2 (en) * 2006-08-15 2011-03-08 Stats Chippac, Ltd. Structure for bumped wafer test
KR100939773B1 (ko) 2007-06-29 2010-01-29 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그의 형성방법
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US7642128B1 (en) * 2008-12-12 2010-01-05 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
KR101067060B1 (ko) * 2009-06-18 2011-09-22 삼성전기주식회사 인캡슐화된 다이를 구비한 다이 패키지 및 그 제조방법
WO2011125277A1 (ja) 2010-04-07 2011-10-13 株式会社島津製作所 放射線検出器およびそれを製造する方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8624353B2 (en) * 2010-12-22 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device over semiconductor die with conductive bridge and fan-out redistribution layer
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
AU2013204965B2 (en) * 2012-11-12 2016-07-28 C2 Systems Limited A system, method, computer program and data signal for the registration, monitoring and control of machines and devices
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) * 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9941244B2 (en) * 2013-12-09 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Protective layer for contact pads in fan-out interconnect structure and method of forming same
US20160035667A1 (en) * 2014-07-30 2016-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Packaging Semiconductor Devices and Packaged Semiconductor Devices
US9484285B2 (en) * 2014-08-20 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for wafer level package and methods of forming same
US9589936B2 (en) * 2014-11-20 2017-03-07 Apple Inc. 3D integration of fanout wafer level packages
US9786631B2 (en) 2014-11-26 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Device package with reduced thickness and method for forming same
US9595482B2 (en) * 2015-03-16 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for die probing
KR101843621B1 (ko) * 2015-12-04 2018-03-29 앰코테크놀로지코리아(주) 반도체 패키지의 제조 방법 및 이를 이용한 반도체 패키지
US10504827B2 (en) * 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10163834B2 (en) * 2016-09-09 2018-12-25 Powertech Technology Inc. Chip package structure comprising encapsulant having concave surface
US9837359B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10642282B2 (en) * 2017-04-12 2020-05-05 X Development Llc Roadmap annotation for deadlock-free multi-agent navigation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040166659A1 (en) * 1998-12-21 2004-08-26 Megic Corporation Top layers of metal for high performance IC's
US7977763B2 (en) * 2002-01-19 2011-07-12 Megica Corporation Chip package with die and substrate
CN103151333A (zh) * 2011-12-07 2013-06-12 台湾积体电路制造股份有限公司 后钝化互连结构
US20130168848A1 (en) * 2011-12-28 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device and method of packaging the semiconductor device
US20140151890A1 (en) * 2012-11-30 2014-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8785299B2 (en) * 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
CN104795371A (zh) * 2014-01-17 2015-07-22 台湾积体电路制造股份有限公司 扇出型封装件及其形成方法

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