KR101913915B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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첸-후아 여
충-시 리우
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Abstract

본 발명에 따른 반도체 디바이스는 상부 금속 층, 상기 상부 금속 층의 위에 있는 제1 패시베이션 층, 상기 제1 패시베이션 층의 위에 있는 제1 재분배 층, 제1 폴리머 층, 및 상기 제1 폴리머 층을 관통하여 연장되는 제1 전도성 비아를 구비한다. 상기 제1 폴리머 층은 상기 제1 재분배 층과 물리적으로 접촉해 있다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
본 출원은 발명의 명칭이 "반도체 디바이스 및 그 제조 방법(Semiconductor Device and Method of Manufacture)"인 2016년 2월 26일자로 출원된 미국 가특허 출원 제62/300,176호의 이익을 주장하는데, 이 출원은 본원에 참조로 인용되어 있다.
집적 회로(IC)의 발명 이후에, 반도체 산업은, 다양한 전자부품(즉, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도가 계속 향상됨에 따라 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은, 더 많은 부품들을 주어진 영역 내에 집적할 수 있게 하는, 최소 피처 크기의 반복된 감소에서 비롯되었다.
그러나, 단지 트랜지스터, 다이오드, 저항기, 커패시터 등의 최소 피처 크기만을 감소시키는 것은, 반도체 디바이스의 전체 크기를 감소시키려는 시도들에서 개선될 수 있는 일 양태에 불과하다. 현재 검토 중인 다른 양태에는, 반도체 디바이스의 다른 양태도 포함된다. 이러한 다른 구조에서의 향상은, 크기의 감소를 위해 연구되고 있다.
본 발명에 따른 반도체 디바이스는 상부 금속 층, 상기 상부 금속 층의 위에 있는 제1 패시베이션 층, 상기 제1 패시베이션 층의 위에 있는 제1 재분배 층, 제1 폴리머 층, 및 상기 제1 폴리머 층을 관통하여 연장되는 제1 전도성 비아를 구비한다. 상기 제1 폴리머 층은 상기 제1 재분배 층과 물리적으로 접촉해 있다.
본원의 양태는 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시형태에 따른 상부 금속 층과 제1 패시베이션 층을 갖는 반도체 디바이스를 보여준다.
도 2는 몇몇 실시형태에 따라 제1 재분배 층을 형성하는 것을 보여준다.
도 3은 몇몇 실시형태에 따라 제1 보호 층을 형성하는 것을 보여준다.
도 4는 몇몇 실시형태에 따라 제1 전도성 비아를 형성하는 것을 보여준다.
도 5는 몇몇 실시형태에 따른 개편화 프로세스를 보여준다.
도 6a~도 6c는 몇몇 실시형태에 따른 피포 프로세스를 보여준다.
도 7은 몇몇 실시형태에 따라 제2 재분배 층을 형성하는 것을 보여준다.
도 8은 몇몇 실시형태에 따라 제2 보호 층을 형성하는 것을 보여준다.
도 9는 몇몇 실시형태에 따라 외부 접속부를 형성하는 것을 보여준다.
도 10은 제1 보호 층이 몇몇 실시형태에 따라 비폴리머 재료를 이용하는 실시형태를 보여준다.
이하에 개시된 내용은 본 발명의 여러 피처를 구현하는 다수의 서로 다른 실시형태, 또는 실시예를 제공한다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 이들 특정 실시예는 단지 예에 불과하고 제한을 의도로 한 것은 아니다. 예컨대, 이어지는 설명에서, 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태도 또한 포함할 수 있다. 게다가, 본원은 여러 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 거론되는 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
또한, "아래", "밑", "하부", "위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 방위로)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다.
이제 도 1을 참조해 보면, 기판(101), 기판(101) 상의 능동 디바이스(103), 능동 디바이스(103) 위의 층간 유전체(ILD) 층(105), 및 ILD 층(105) 위의 금속화 층(107)을 갖는 반도체 디바이스(100)가 도시되어 있다. 기판(101)은 103 옴-미터 미만의 전기 저항을 갖는 실질적으로 반전도성 또는 전도성의 것일 수 있고, 벌크 실리콘, 도핑된 또는 도핑되지 않은, 또는 실리콘-온-인슐레이터(SOI) 기판의 활성 층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(SGOI), 또는 이들의 조합 등과 같은 반도체 재료의 층을 포함한다. 이용될 수 있는 다른 기판에는 다층 기판, 그라디언트 기판, 또는 하이브리드 배향 기판이 포함된다. 추가적으로, 프로세스의 현 시점에서의 기판(101)은, 이후 단계에서 개편화될 반도체 웨이퍼(도 1에서는 전체 웨이퍼가 도시되어 있지는 않음)의 일부분일 수 있다.
능동 디바이스(103)는 도 1에서 단일 트랜지스터로서 나타내어져 있다. 그러나, 당해 분야의 통상의 지식을 가진 자라면 인지하는 바와 같이, 커패시터, 저항기, 인덕터 등과 같은 매우 다양한 능동 디바이스가, 반도체 디바이스(100)에 대한 디자인의 소기의 구조적 및 기능적 요건을 생성하는 데 이용될 수 있다. 능동 디바이스(103)는 임의의 적절한 방법을 이용하여 기판(101)의 표면 내에 또는 그렇지 않으면 기판(101)의 표면 상에 형성될 수 있다.
ILD 층(105)은 붕소 인 실리케이트 글래스(BPSG) 등과 같은 재료를 포함할 수 있지만, 임의의 적절한 유전체가 사용될 수 있다. ILD 층(105)은 PECVD 등과 같은 프로세스를 이용하여 형성될 수 있지만, LPCVD 등과 같은 다른 프로세스들이 대안적으로 이용될 수 있다. ILD 층(105)은 약 100 Å 내지 약 3,000 Å의 두께로 형성될 수 있다.
금속화 층(107)은 기판(101), 능동 디바이스(103) 및 ILD 층(105)의 위에 형성되고, 여러 능동 디바이스(103)를 접속하여 기능 회로를 형성하도록 되어 있다. 도 1에는 2개의 층으로 도시되어 있지만, 금속화 층(107)은 유전체 재료의 층과 전도성 재료의 층이 교대로 겹쳐져 형성되고 임의의 적절한 프로세스(예컨대, 증착, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 일 실시형태에서는, ILD 층(105)에 의해 기판(101)으로부터 이격되어 있는 4개의 금속화 층이 있을 수 있지만, 금속화 층(107)의 정확한 수치는 반도체 디바이스(100)의 설계에 좌우된다.
금속화 층(107)의 맨 위에는, 상부 유전체 층(111)에 의해 둘러싸여 있는 상부 금속 층(109)이 있다. 일 실시형태에서, 상부 금속 층(109)은, 저유전율 유전체 재료 등과 같은 임의의 적절한 유전체일 수 있는 상부 유전체 층(111) 내에 형성된 전도성 재료, 예컨대 구리 또는 다른 적절한 전도체 등을 포함할 수 있다. 상부 유전체 층(111)은 처음에 금속화 층(107)의 나머지 부분 위에 형성될 수 있고, 그 후에 다마신 또는 듀얼 다마신 프로세스 등을 이용하여 상부 금속 층(109)이 상부 유전체 층(111) 내에 형성될 수 있지만, 임의의 적절한 프로세스 또는 재료가 사용될 수 있다.
제1 패시베이션 층(113)이 기판(101) 상에서 금속화 층(107)[그리고 금속화 층(107) 내의 상부 유전체 층(111) 및 상부 금속 층(109)]의 위에 형성될 수 있다. 제1 패시베이션 층(113)은 산화규소, 질화규소, 탄소 도핑 산화물 등의 저유전율 유전체, 다공성 탄소 도핑 이산화규소 등의 초저유전율 유전체, 이들의 조합 등과 같은 하나 이상의 적절한 유전체 재료로 이루어질 수 있다. 제1 패시베이션 층(113)은 화학적 기상 증착(CVD) 등과 같은 프로세스를 통해 형성될 수 있지만, 임의의 적절한 프로세스가 이용될 수 있으며, 약 0.5 ㎛ 내지 약 5 ㎛의, 예를 들어 약 9.25 kÅ의 두께를 가질 수 있다.
제1 패시베이션 층(113)이 형성된 후에, 상부 금속 층(109)의 적어도 일부분을 노출시키도록 제1 패시베이션 층(113)의 일부분을 제거함으로써, 제1 개구(115)가 제1 패시베이션 층(113)을 관통하여 형성될 수 있다. 제1 개구(115)는 상부 금속 층(109)과 제1 재분배 층(201)(도 1에는 도시되어 있지 않지만 도 2에 도시되어 있어 도 2를 참조로 하여 이하에서 설명함) 사이의 접촉을 허용한다. 제1 개구(115)는 적절한 포토리소그래픽 마스크와 에칭 프로세스를 이용하여 형성될 수 있지만, 상부 금속 층(109)의 일부분을 노출시키는 데 임의의 적절한 프로세스가 이용될 수 있으며, 제1 개구(115)는 약 1 ㎛ 내지 약 8 ㎛의, 예컨대 약 3 ㎛의 제1 폭(W1)을 갖도록 형성될 수 있다. 추가적으로, 제1 개구(115)는 제1 패시베이션 층(113)을 통과하는 1개의 연장부를 갖거나, 또는 (도 1에 도시된 바와 같이) 제1 패시베이션 층(113)을 통과하는 2개의 연장부 내지 제1 패시베이션 층(113)을 통과하는 6개의 연장부 등과 같은 임의의 적절한 수의 연장부를 갖도록 형성될 수 있다.
도 2는 제1 재분배 층(201)을 형성하는 것을 보여준다. 제1 재분배 층(201)은 알루미늄을 포함하지만, 구리 등과 같은 다른 재료가 대안적으로 사용될 수 있다. 제1 재분배 층(201)은, 재료의 층(도 2에 별도로 도시되어 있지는 않음)을 형성하는, 스퍼터링 등과 같은 증착 프로세스를 이용하여 형성될 수 있고, 그 후에 재료의 층의 일부분을 (포토리소그래픽 마스킹 및 에칭 등과 같은) 적절한 프로세스를 통해 제거하여 제1 재분배 층(201)을 형성할 수 있다. 그러나, 제1 재분배 층(201)을 형성하는 데, 임의의 다른 적절한 프로세스가 이용될 수 있다. 제1 재분배 층(201)은 약 1 ㎛ 내지 약 10 ㎛의, 예를 들어 약 2.8 ㎛의 제1 두께(T1)를 갖도록 제1 패시베이션 층(113)의 위에 형성될 수 있다.
제1 재분배 층(201)에는, 하위 상부 금속 층(109)과 전기적 접속을 이루도록 제1 패시베이션 층(113)의 제1 개구(115)를 통하여 연장되는, 랜딩 패드 섹션 등과 같은 제1 섹션이 형성되어, 상부 금속 층(109)에 대한 전기 접속을 제공할 뿐만 아니라 상위 전도성 구조에 대한 접속용의 랜딩 패드 영역을 제공할 수 있다. 일 실시형태에서, 제1 섹션은 약 15 ㎛ 내지 약 100 ㎛의, 예컨대 약 50 ㎛의 제2 폭(W2)을 갖도록 형성될 수 있다.
추가적으로, 제1 재분배 층(201)의 제2 섹션이 제1 패시베이션 층(113)의 위에 형성될 수 있다. 일 실시형태에서, 제1 재분배 층(201)의 제2 섹션은, 전기 신호의 라우팅 및 재분배를 제공하는 데 사용될 수 있고, 약 1 ㎛ 내지 약 20 ㎛의, 예컨대 약 2 ㎛의 제3 폭(W3)을 갖도록 형성될 수 있다. 그러나, 제1 재분배 층(201)의 제1 섹션 및 제2 섹션에 대해서는 임의의 적절한 치수가 이용될 수 있다.
도 3은 제1 재분배 층(201)의 위에 그리고 이 제1 재분배 층과 직접 물리적으로 접촉하게 제1 보호 층(301)을 형성하는 것을 보여준다. 일 실시형태에서, 제1 보호 층(301)은 폴리머 층이고, 스핀 코팅, 적층 등과 같은 프로세스를 이용하여, 폴리이미드, 폴리벤조옥사졸(PBO), 벤조시클로부텐(BCB) 등과 같은 폴리머로 형성된다. 제1 보호 층(301)은 약 2 ㎛ 내지 약 12 ㎛의, 예를 들어 약 5 ㎛의 제2 두께(T2)를 갖도록 제1 패시베이션 층(113)의 위에 형성될 수 있다. 그러나, 임의의 적절한 두께가 이용될 수 있다.
일 실시형태에서는, 제1 재분배 층(201)의 형성 이후에, 그리고 제1 보호 층(301)이 반응성 분위기, 예컨대 산소를 포함하는 주변 분위기 등에 노출되기 이전에, 제1 보호 층(301)이 현장에서 형성될 수 있다. 반응성 분위기에의 노출 이전에 제1 보호 층(301)을 현장에서 형성함으로써, 프로세스들 사이에서 제1 재분배 층(201)을 보호하기 위해 별도의 패시베이션 층을 제1 재분배 층(201) 위에 마련할 필요성이 없어질 수 있다. 이에 따라, 불필요한 패시베이션 층이 프로세스에서 없어질 수 있으며, 디바이스가 보다 얇아지고 작아지며, 제조 프로세스가 보다 효율화된다.
제1 보호 층(301)이 형성된 후에, 제1 재분배 층(201)의 적어도 일부분을 노출시키도록 제1 보호 층(301)의 일부분을 제거함으로써, 제2 개구(303)가 제1 보호 층(301)을 관통하여 형성될 수 있다. 제2 개구(303)는 제1 재분배 층(201)과 제1 전도성 비아(401)(다르게는 비아0로 알려짐, 도 3에는 도시되어 있지 않지만 도 4에 도시되어 있어 도 4를 참조로 하여 이하에서 설명함) 사이의 접촉을 허용한다. 제2 개구(303)는 적절한 포토리소그래픽 마스크 및 에칭 프로세스를 이용하여 형성될 수 있지만, 제1 재분배 층(201)의 일부분을 노출시키는 데 적합한 임의의 프로세스가 사용될 수 있다. 추가적으로, 제2 개구(303)는 약 5 ㎛ 내지 약 95 ㎛의, 예컨대 약 10 ㎛의 제4 폭(W4)을 갖도록 형성될 수 있지만, 임의의 적절한 두께가 이용될 수 있다.
도 4는 제2 개구(303)를 통과하게 그리고 제1 재분배 층(201)과 전기 접속 관계로 제1 전도성 비아(401)를 형성하는 것을 보여준다. 일 실시형태에서, 제1 전도성 비아(401)는 먼저 시드 층(도 4에 별도로 도시되어 있지는 않음)을 형성하는 것을 통해 형성될 수 있다. 시드 층은 후속 처리 단계들 동안에 보다 두꺼운 층을 형성하는 것을 돕는 전도성 재료의 얇은 층이다. 시드 층은 약 1,000 A 두께의 티타늄 층을 포함할 수 있고, 뒤이어 약 5,000 A 두께의 구리 층이 형성된다. 시드 층은 소기의 재료에 따라, 스퍼터링, 증발, 또는 PECVD 프로세스 등과 같은 프로세스를 이용하여 생성될 수 있다. 시드 층은 약 0.3 ㎛ 내지 약 1 ㎛의, 예컨대 약 0.5 ㎛의 두께를 갖도록 형성될 수 있다.
시드 층이 형성되면, 제1 전도성 비아(401)가 시드 층의 위에 형성될 수 있다. 일 실시형태에서, 제1 전도성 비아(401)는 구리, 텅스텐, 다른 전도성 금속 등과 같은 하나 이상의 전도성 재료를 포함하고, 예를 들어 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 일 실시형태에서, 제1 포토레지스트(도 4에 별도로 도시되어 있지는 않음)가 시드 층 상에 배치되고, 제1 전도성 비아(401)를 형성하고자 하는 곳에서 시드 층을 노출시키도록 패터닝된다. 패터닝되면, 전기 도금 프로세스가 이용되는데, 이 프로세스에서 시드 층과 제1 포토레지스트는 전기 도금액에 잠기거나 침지된다. 전기 도금 프로세스에서 시드 층이 캐소드의 역할을 하도록, 시드 층의 표면은 외부 DC 전력 공급부의 네거티브 측에 전기 접속된다. 구리 애노드 등과 같은 단선 전도성 애노드가 또한 전기 도금액에 침지되어 외부 전력 공급부의 포지티브 측에 부착된다. 애노드로부터의 원자는 전기 도금액에 용해되고, 이 전기 도금액으로부터 캐소드, 예컨대 시드 층이 용존 원자를 취득하며, 이에 의해 제1 포토레지스트의 개구 내에 있는 시드 층의 노출된 전도성 영역을 도금한다.
제1 포토레지스트와 시드 층을 이용하여 제1 전도성 비아(401)가 형성되면, 제1 포토레지스트는 적절한 제거 프로세스를 이용하여 제거될 수 있다. 일 실시형태에서는, 제1 포토레지스트를 제거하는 데 플라즈마 애싱 프로세스가 사용될 수 있는데, 이 프로세스에 의해, 제1 포토레지스트에 열분해가 일어날 때까지 제1 포토레지스트의 온도가 상승될 수 있고 제1 포토레지스트가 제거될 수 있다. 그러나, 습식 스트립 등과 같은 임의의 다른 적절한 프로세스가 대안적으로 이용될 수 있다. 제1 포토레지스트의 제거를 통해 아래에 있는 시드 층의 부분들이 노출될 수 있다.
제1 포토레지스트의 제거를 통해 아래에 있는 시드 층들이 노출된 이후에는, 이 노출된 부분들이 제거된다. 일 실시형태에서, 시드 층의 노출된 부분[예컨대, 제1 전도성 비아(401)에 의해 덮여있지 않은 부분]은 예를 들어 습식 또는 건식 에칭 프로세스에 의해 제거될 수 있다. 예를 들어, 건식 에칭 프로세스에서는, 제1 전도성 비아(401)를 마스크로서 이용하여, 반응제가 시드 층을 향해 보내어질 수 있다. 별법으로서, 시드 층의 노출된 부분을 제거하기 위해, 에칭제가 분사되거나 또는 그렇지 않으면 시드 층과 접촉하게 될 수 있다.
일 실시형태에서, 제1 전도성 비아(401)는, 약 15 ㎛ 미만의, 예를 들어 약 10 ㎛, 또는 약 3 ㎛의 제3 두께(T3)를 갖도록 제1 보호 층(301)의 위에 형성될 수 있다. 추가적으로, 제1 전도성 비아(401)는, 약 20 ㎛ 내지 약 120 ㎛의, 예컨대 약 50 ㎛의 제5 폭(W5)을 갖도록 형성될 수 있다. 그러나, 제1 전도성 비아(401)를 형성하는 데, 임의의 다른 적절한 치수가 이용될 수 있다. 제1 전도성 비아(401)를 약 15 ㎛ 미만의 제3 두께(T3)를 갖도록 형성하는 것에 의해, 제1 전도성 비아(401)를 형성하는 동안에 드는 시간과 재료를 절약함으로써, 경비 절감이 확보될 수 있다. 추가적으로, 제1 전도성 비아(401)를 제3 두께(T3)를 갖도록 형성함으로써, 추가적인 감소가 확보될 수 있다. 예를 들어, 제1 전도성 비아(401)가 제3 두께(T3)를 갖도록 형성되는 경우, 이웃하는 제1 전도성 비아(401)들(도 4에서는 단 하나만이 도시되어 있음) 사이의 피치가 약 40 ㎛ 내지 약 100 ㎛로, 예를 들어 약 80 ㎛로 감소될 수 있다. 그러나, 임의의 적절한 피치가 이용될 수 있다.
추가적인 라우팅 및 접속 옵션을 허용하기 위해, 제1 전도성 비아(401)에 더하여, 라우팅 라인(403)이 또한 제1 보호 층(301)의 위에 형성될 수 있다. 일 실시형태에서, 라우팅 라인(403)들은 일제히 그리고 제1 전도성 비아(401)와 함께 형성될 수 있고, 그 결과 라우팅 라인(403)은 동일한 제3 두께(T3)를 갖는다.
시드 층의 노출된 부분이 일단 제거되면, 웨이퍼의 나머지 부분(별도로 도시되어 있지는 않음)으로부터 반도체 디바이스(100)를 분리하는 개편화가 수행될 수 있다는 것을, 도 5에서 보여준다. 일 실시형태에서, 개편화는, 톱날[도 5에서는 도면부호 501이 붙여진 점선 박스로 나타내어짐]을 이용하여, 기판(101)과 상위 층들을 가르고, 이에 의해 어느 한 섹션을 다른 섹션으로부터 분리하여 반도체 디바이스(100)를 형성하도록 수행될 수 있다. 그러나, 당해 분야의 통상의 지식을 가진 자라면 인지하듯이, 반도체 디바이스(100)를 개편화하는 데 톱날을 이용하는 것은, 단지 하나의 예시적인 실시형태에 불과하고, 한정하려는 의도는 없다. 반도체 디바이스(100)를 개편화하기 위한 대안적인 방법들, 예컨대 하나 이상의 에칭을 이용하여 반도체 디바이스(100)를 분리하는 것 또는 레이저를 이용하여 반도체 디바이스(100)를 분리하는 것 등이, 대안적으로 이용될 수 있다. 상기한 방법들과 임의의 다른 적절한 방법들이 반도체 디바이스(100)를 개편화하는 데 대안적으로 이용될 수 있다.
도 6a~도 6c는 기판(101)을, 예를 들어 피막재(601)로 피포하는 것을 보여준다. 일 실시형태에서 기판(101)의 피포는 2014년 11월 26일자로 출원된 미국 특허 출원 제14/555,338호에 기술된 바와 같이 수행될 수 있는데, 상기 특허 출원은 본원에 참조로 인용되어 있다. 예를 들어, 그리고 도 6a에서 시작하는 것으로 도시된 바와 같이, 기판(101)은 트랜스퍼 몰딩 프로세스를 이용하여 피포될 수 있고, 이에 의해 기판(101)은 몰딩 장치(600)의 상판(605)과 하판(603)의 사이에 위치 결정된다. 상판(605)과 하판(603)은 구조적 지지를 제공하기에 적합한 재료, 예컨대 금속, 세라믹 등을 포함할 수 있다.
몇몇 실시형태에서, 폴리머 층(607)이 [예컨대, 기판(101)에 면하는] 상판(605) 상에 배치된다. 폴리머 층(607)은 폴리이미드, PBO, 에폭시, 언더필 필름, 몰딩 언더필 필름 등과 같은 적층 필름 재료를 필러 재료의 유무와 관계없이 포함할 수 있다. 폴리머 층(607)이 구조체와 접촉할 때 폴리머 층이 기판(101) 상의 구조체[예컨대, 제1 전도성 피처(401)]에 의해 모양이 정해질 수 있도록, 폴리머 층(607)은 압축 가능할 수 있다. 몇몇 실시형태에서, 폴리머 층(607)은 약 10 ㎛ 내지 약 100 ㎛ 범위의 두께를 갖는다. 몇몇 실시형태에서, 이형 필름(도시 생략)이 상판(605)과 폴리머 층(607)의 사이에 배치된다.
기판(101)이 놓인 후, 상판(605)과 하판(603)은 함께 눌려지고, 폴리머 층(607)은 기판(101) 상의 구조체의 상면과 접촉한다. 폴리머 층(607)은 기판(101) 상의 구조체의 상면을 덮을 수 있다. 갭(609)은 상판(605)과 하판(603)의 사이에 배치된 채로 남아 있을 수 있다. 폴리머 층(607) 아래에서의 지지 재료의 부족은, 폴리머 층(607)의 하면의 비평면화를 초래할 수 있다. 예를 들어, 도 6a에 도시된 바와 같이, 폴리머 층(607)은 기판(101) 상의 구조체에 의해 부분적으로 압박된다. 갭(609)에 있어서 폴리머 층(607)의 하면의 일부분이 제1 보호 층(301) 및 제1 전도성 비아(401)의 상면보다 낮다. 몇몇 실시형태에서, 갭(609)에 있어서의 비평면형의 하면은, 제1 전도성 비아(401)의 상면으로부터 우묵하게 들어간 비평면형 부분을 포함하고, 기판(101)으로부터 이격되어 있는 평탄부를 더 포함한다. 폴리머 층을 기판(101) 상에 배치하기 전에, 폴리머 층(607)이 경화되거나 또는 부분적으로만 경화될 수 있다.
이어서, 도 6b를 참조해 보면, 갭(609)에 피막재(601)가 형성된다. 몇몇 실시형태에서, 피막재(601)는 액체 형태로 분배된다. 기판(101) 상의 구조체의 상면은 폴리머 층(607)으로 밀봉되어 있으므로, 피막재(601)는 상기 상면 위로 유동하지 못한다. 이어서, 피막재(601)를 응고시키기 위해 경화 프로세스가 수행될 수 있다. 몰딩 프로세스 동안에, 피막재(601)의 상면이 폴리머 층(609)의 하면과 접촉할 수 있고, 이에 따라 피막재(601)의 상면은 폴리머 층(609)의 하면과 유사한 프로파일을 가질 수 있다. 그 결과, 피막재(601)의 상면은, 기판(101) 상의 구조체의 상면으로부터 우묵하게 들어간 비평면형의 표면이다. 예를 들어, 피막재(601)의 상면은, 제1 보호 층(301) 및 제1 전도성 비아(401)의 상면으로부터 우묵하게 들어가 있을 수 있다. 몇몇 실시형태에서, 피막재(601)의 상면은, 기판(101) 상의 구조체의 상면으로부터 우묵하게 들어간 곡선형의 또는 선형의 경사진 부분을 포함하고, 또한 기판(101)으로부터 이격되어 있는 평탄부를 포함한다. 일단 피포되면, 도 6c에 도시된 바와 같이, 피막재(601)와 함께 기판(101)은 몰딩 장치(600)로부터 제거될 수 있다. 확인 가능한 바와 같이, 이 프로세스에서는, 몰딩 장치(600)가 제거될 때, 제1 전도성 비아(401)의 상면은 노출된 채로 남아 있다.
그러나, 전술한 트랜스퍼 몰딩 프로세스(다르게는 노광 몰딩 프로세스라고도 알려짐)는 사용될 수 있는 피포 방법의 하나이며, 실시형태들은 트랜스퍼 몰딩 프로세스에 한정되는 것은 아니다. 오히려, 페이스-다운 몰딩 프로세스 등과 같은 임의의 적절한 몰딩 프로세스, 또는 제1 전도성 비아(401)를 노출시키는 별도의 제거 프로세스와 결부된 몰딩 프로세스 등과 같은 임의의 다른 적절한 제조 방법이 이용될 수 있다. 이러한 모든 프로세스들은 실시형태들의 범위 내에 포함되는 것으로 충분히 의도되어 있다.
도 7은, 피포 이후에, 반도체 디바이스(100) 위에 형성되는 제1 팬 아웃 층으로서, 제2 보호 층(701)과 포스트-패시베이션 상호 접속(PPI) 층(703)이, 피막재(601)와 제1 전도성 비아(401) 모두의 위에 형성될 수 있다는 것을 보여준다. 일 실시형태에서, 제2 보호 층(701)은 도 3을 참조로 하여 전술한 제1 보호 층(301)과 유사한 재료 및 유사한 프로세스를 이용하여 형성될 수 있다. 예를 들어, 제2 보호 층(701)은 스핀-온 프로세스를 이용하여 형성된 폴리이미드 재료일 수 있다. 그러나, 제2 보호 층(701)을 형성 또는 배치하는 데, 임의의 적절한 형성 프로세스 및 재료가 이용될 수 있다. 일 실시형태에서, 제2 보호 층(701)은 제1 전도성 비아(401), 제1 보호 층(301)을 덮도록 형성될 수 있고, 또한 피막재(601) 위로 연장되도록 형성될 수 있다. 추가적으로, 제2 보호 층(701)은 약 2 ㎛ 내지 약 8 ㎛의, 예를 들어 약 5 ㎛의 제4 두께(T4)를 갖도록 피막재(601)의 위에 형성될 수 있다. 그러나, 임의의 적절한 두께가 이용될 수 있다.
제2 보호 층(701)이 형성된 후에, 제1 전도성 비아(401)의 적어도 일부분을 노출시키도록 제2 보호 층(701)의 일부분을 제거함으로써, 제3 개구(705)가 제2 보호 층(701)을 관통하여 형성될 수 있다. 제3 개구(705)는 제1 전도성 비아(401)와 PPI 층(703) 사이의 접촉을 가능하게 한다. 제3 개구(705)는 적절한 포토리소그래픽 마스크 및 에칭 프로세스를 이용하여 형성될 수 있지만, 제1 전도성 비아(401)의 일부분을 노출시키는 데 적합한 임의의 프로세스가 사용될 수 있다. 추가적으로, 제3 개구(705)는 약 10 ㎛ 내지 약 30 ㎛의, 예컨대 약 20 ㎛의 제6 폭(W6)을 갖도록 형성될 수 있지만, 임의의 적절한 폭이 이용될 수 있다.
제1 전도성 비아(401)가 노출된 이후에, PPI 층(703)이 제2 보호 층(701)을 따라 연장되도록 형성될 수 있다. 제1 외부 접속부(905)의 위치를 제1 전도성 비아(401)의 바로 위로 제한하는 대신, 제1 전도성 비아(401)에 전기 접속되는 제1 외부 접속부(905)(도 7에는 도시되어 있지 않지만 도 9와 관련하여 이하에 더 예시 및 논의됨)가 반도체 디바이스(1) 상의 임의의 원하는 위치에 배치될 수 있게 하도록, PPI 층(703)이 재분배 층 또는 팬-아웃 층으로서 이용될 수 있다. 일 실시형태에서, PPI 층(703)은 CVD 또는 스퍼터링 등과 같은 적절한 형성 프로세스를 통하여 티타늄 구리 합금의 시드 층(도 7에 별도로 도시되어 있지는 않음)을 우선 형성하는 것에 의해 형성될 수 있다. 그 후에, 포토레지스트(도시 생략)는 시드 층을 덮도록 형성될 수 있고, 이어서 포토레지스트는, 시드 층에 있어서, PPI 층(703)의 배치가 요망되는 곳에 위치해 있는 부분들을 노출시키도록 패터닝될 수 있다.
일단 포토레지스트가 형성되고 패터닝되면, 구리 등과 같은 전도성 재료가 도금 등과 같은 증착 프로세스를 통해 시드층 상에 형성될 수 있다. 전도성 재료는 약 1 ㎛ 내지 약 10 ㎛의, 예컨대 약 5 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 거론된 재료 및 방법은 전도성 재료를 형성하기에 적합한 것이지만, 이들 재료는 단지 예시적인 것이다. AlCu 또는 Au 등과 같은 임의의 다른 적절한 재료와, CVD 또는 PVD 등과 같은 임의의 다른 적절한 프로세스가 PPI 층(703)을 형성하는 데 대안적으로 사용될 수 있다.
일단 전도성 재료가 형성되면, 포토레지스트는 애싱 등과 같은 적절한 제거 프로세스를 통해 제거될 수 있다. 또한, 포토레지스트의 제거 이후에, 시드 층에 있어서 포토레지스트에 의해 덮여 있던 부분들이, 예를 들어 전도성 재료를 마스크로서 사용하는 적절한 에칭 프로세스를 통해 제거될 수 있다.
도 8은 제3 보호 층(801)을 PPI 층(703)의 위에 형성하는 것을 보여준다. 일 실시형태에서, 제3 보호 층(801)은 도 3을 참조로 하여 전술한 제1 보호 층(301)과 유사한 재료 및 유사한 프로세스를 이용하여 형성될 수 있다. 예를 들어, 제3 보호 층(801)은 스핀-온 프로세스를 이용하여 형성된 폴리이미드 재료일 수 있다. 그러나, 제3 보호 층(801)을 형성 또는 배치하는 데, 임의의 적절한 형성 프로세스 및 재료가 이용될 수 있다. 일 실시형태에서, 제3 보호 층(801)은 PPI 층(703)과 제2 보호 층(701)을 덮도록 형성될 수 있다. 추가적으로, 제3 보호 층(801)은 약 3 ㎛ 내지 약 10 ㎛의, 예를 들어 약 5 ㎛의 제5 두께(T5)를 갖도록 제2 보호 층(701)의 위에 형성될 수 있다. 그러나, 임의의 적절한 두께가 이용될 수 있다.
도 9는 상층(901), 언더범프 금속화부(903) 및 제1 외부 접속부(905)의 형성을 보여준다. 일 실시형태에서, 상층(901)은, PPI 층(703)으로부터 각각의 언더범프 금속화부(903)로의 신호의 라우팅 및 상호 연결에 사용되는 옵션 사항인 추가적인 PPI 층(따로 도시되어 있지는 않음)을 포함한다. 예를 들어, 제3 보호 층(801)을 패터닝하고, 시드 층과 포토레지스트를 증착하며, 시드 층에 있어서 포토레지스트를 통해 노출된 부분에 전도성 재료를 도금하는 것 등에 의해, 추가적인 PPI 층이 PPI 층(703)에 대하여 전술한 바와 같이 형성될 수 있다. 각 전도성 층이 형성되면, 유전체 층이 전도성 층들 위에 형성된다.
언더범프 금속화부(903)는, 상층(901)이 형성된다면, 예를 들어 상층(901)의 PPI 층 등을 통해 PPI 층(703)과 전기 접속 관계로 형성될 수 있고, 또는 [상층(901)이 이용되지 않는 실시형태에서는] PPI 층(703)과 직접 접속 관계로 형성될 수 있다. 일 실시형태에서, 언더범프 금속화부(903)는 3개의 전도성 재료의 층, 예컨대 티타늄의 층, 구리의 층 및 니켈의 층을 포함할 수 있다. 그러나, 당해 분야의 통상의 지식을 가진 자라면, 언더범프 금속화부의 형성에 적합한, 재료 및 층의 적절한 배치 구성이 다수 존재한다는 것을, 예컨대 크롬/크롬-구리 합금/구리/금의 배치 구성, 티타늄/티타늄 텅스텐/구리의 배치 구성, 또는 구리/니켈/금의 배치 구성 등이 존재한다는 것을 인지할 것이다. 언더범프 금속화부(903)에 사용될 수 있는 임의의 적절한 재료 또는 층은, 상기한 실시형태들의 범위 내에 포함되는 것으로 충분히 의도되어 있다.
일 실시형태에서, 언더범프 금속화부(903)는, PPI 층(703)과 언더범프 금속화부(903)를 전기 접속하도록, 상층(901) 위에 상층(901)의 전도성 부분과 전기 접속 관계로 각 층을 형성함으로써 생성된다. 각 층의 형성은, 전기화학적 도금 등과 같은 도금 프로세스를 이용하여 행해질 수 있지만, 소기의 재료에 따라, 스퍼터링, 증발, 또는 PECVD 프로세스 등과 같은 다른 형성 프로세스가 이용될 수 있다. 언더범프 금속화부(903)는 약 0.7 ㎛ 내지 약 10 ㎛의, 예컨대 약 5 ㎛의 두께를 갖도록 형성될 수 있다.
언더범프 금속화부(903)가 형성되면, 제1 외부 접속부(905)가 언더범프 금속화부(903) 상에 형성될 수 있다. 일 실시형태에서, 제1 외부 접속부(905)는 볼 그리드 어레이일 수 있고, 주석 등과 같은 재료, 또는 은, 무연 주석, 또는 구리 등과 같은 다른 적절한 재료를 포함할 수 있다. 제1 외부 접속부(905)가 주석 솔더 범프인 일 실시형태에서, 제1 외부 접속부는, 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 흔히 사용되는 방법을 통해, 주석의 층을 예컨대 약 100 ㎛의 두께로 먼저 형성함으로써 형성될 수 있다. 일단 주석의 층이 구조체 상에 형성되면, 재료를 소기의 범프 형상으로 형성하기 위해, 리플로우가 행해질 수 있다.
본원에 기술된 방법과 구조를 이용하여 디바이스를 형성함으로써, 보다 컴팩트하고 소형화된 디바이스가 확보될 수 있다. 추가적으로, 보다 적은 원료를 이용하여 스루풋이 증대되는 보다 효율적인 프로세스가 확보될 수 있다. 이에 따라, 보다 효율적이고 비용 효과적인 디바이스가 확보될 수 있다.
도 10은, 제1 재분배 층(201)을 보호하는 제1 보호 층(301)을 이용하는 다른 실시형태를 보여준다. 이 실시형태에서, 제1 보호 층(301)은 폴리이미드 등과 같은 폴리머 재료일 수 있고, 또는 제2 패시베이션 층을 형성하도록 비폴리머 재료일 수 있다. 일 실시형태에서, 비폴리머 재료는 산화규소 또는 질화규소의 층일 수 있고, 또는 산화규소의 층과 질화규소의 층의 복합체일 수 있다. 그러나, 임의의 적절한 재료가 이용될 수 있다.
이 실시형태에서, 제1 보호 층(301)은 화학적 기상 증착, 물리적 기상 증착, 또는 원자층 증착 등과 같은 증착 프로세스를 이용하여 형성될 수 있지만, 임의의 적절한 프로세스가 이용될 수 있다. 추가적으로, 제1 보호 층(301)이 하위 구조체[예컨대, 제1 재분배 층(201)]의 형상을 가지게 되도록, 제1 보호 층(301)은 등각적으로 증착될 수 있다. 이에 따라, 이 실시형태에서 제1 보호 층(301)은, 제1 패시베이션 층(113)으로부터 복수의 거리에 위치해 있는 상면을 가질 수 있다. 제1 보호 층(301)이 제1 패시베이션 층(113)과 물리적으로 접촉해 있을 때, 제1 보호 층(301)의 상면은, 제1 패시베이션 층(113)으로부터, 약 4 ㎛ 내지 약 1 ㎛의, 예를 들어 약 2 ㎛의 제1 거리(D1)를 두고 위치해 있을 수 있다. 추가적으로, 제1 보호 층(301)이 제1 재분배 층(201)의 위에 위치해 있을 때, 제1 보호 층(301)의 상면은, 제1 패시베이션 층(113)으로부터, 약 14 ㎛ 내지 약 2 ㎛의, 예를 들어 약 4.5 ㎛의 제2 거리(D2)를 두고 위치해 있을 수 있다. 그러나, 임의의 적절한 두께들이 이용될 수 있다.
또한, 제1 보호 층(301)이 복합 필름인 실시형태에서, 산화규소 층은 약 2.5 ㎛ 내지 약 0.5 ㎛의, 예를 들어 약 1.2 ㎛의 두께로 형성될 수 있다. 추가적으로, 이 실시형태에서 산화규소 필름은 약 3 ㎛ 내지 약 0.3 ㎛의, 예컨대 약 0.7 ㎛의 두께로 형성될 수 있다. 그러나, 복합 필름의 각 층에 대해 임의의 적절한 두께가 이용될 수 있다.
제1 보호 층(301)이 일단 형성되면, 제2 개구(303)를 형성하기 위해 그리고 제1 재분배 층(201)과의 전기 접속을 허용하기 위해, 제1 보호 층(301)이 패터닝될 수 있다. 일 실시형태에서, 제1 보호 층(301)은 도 3과 관련하여 전술한 바와 같이 패터닝될 수 있다. 이 실시형태에서, 제1 보호 층(301)을 관통하는 제2 개구(303)는 약 5 ㎛ 내지 약 95 ㎛의, 예컨대 약 10 ㎛의 제7 폭(W7)으로 형성될 수 있지만, 임의의 적절한 폭이 이용될 수 있다. 일 실시형태에서, 제1 전도성 비아(401)는, 약 15 ㎛ 미만의, 예를 들어 약 10 ㎛, 또는 약 3 ㎛의 제6 두께(T6)를 갖도록 제1 보호 층(301)의 위에 형성될 수 있다. 추가적으로, 제1 전도성 비아(401)는 약 20 ㎛ 내지 약 120 ㎛의, 예를 들어 약 50 ㎛의 제8 폭(W8)을 갖도록 제1 보호 층(301)의 위에 형성될 수 있다.
제2 개구(303)를 형성하도록 제1 보호 층(301)을 패터닝한 후, 제1 재분배 층(201)과 물리적 및 전기적으로 접촉하기 위해, 제1 전도성 비아(401)가 제2 개구(303)를 관통하여 형성될 수 있다. 일 실시형태에서, 제1 도전성 비아(401)는 도 4와 관련하여 전술한 바와 같이 형성될 수 있다. 예를 들어, 먼저 시드 층이 형성될 수 있고, 포토레지스트가 시드 층 위에 배치되어 패터닝되며, 이 시드 층은 도금 프로세스에서 [필요에 따라 라우팅 라인(403)과 함께] 제1 전도성 비아(401)를 형성하는 데 사용된다. 이 실시형태에서, 제1 전도성 비아(401)는, 제7 폭(W7) 등과 같은 일정한 폭을 갖도록 형성될 수 있지만, 임의의 적절한 폭이 이용될 수 있고, 또한 약 15 ㎛ 미만의, 예를 들어 약 10 ㎛, 또는 약 3 ㎛의 제6 두께(T6)를 갖도록 제1 보호 층(301)의 위에 형성될 수 있지만, 임의의 적절한 두께가 이용될 수 있다.
제1 보호 층(301)과 제1 전도성 비아(401)를 본원에 기술된 바와 같이 형성함으로써, 보다 적은 재료를 이용하여 보다 컴팩트한 구조체가 제조될 수 있다. 이에 따라, 보다 저렴한 비용을 위한 보다 작은 구조가 만들어질 수 있고, 그 결과 전체 프로세스의 효율이 향상된다.
일 실시형태에 따르면, 반도체 디바이스를 제조하는 방법으로서, 반도체 기판의 위에 위치해 있는 제1 재분배 층의 위에 제1 폴리머 층을 도포하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다. 제1 재분배 층의 적어도 일부분을 노출시키도록 제1 폴리머 층이 패터닝되고, 제1 전도성 비아가 제1 폴리머 층을 관통하여 그리고 제1 재분배 층과 전기 접속 관계로 형성되며, 제1 전도성 비아는 10 ㎛ 이하의 제1 두께를 갖는다. 제1 전도성 비아를 형성한 후에, 반도체 기판을 피막재로 피포하는데, 피막재는 제1 전도성 비아와 물리적으로 접촉해 있지 않다. 제2 폴리머 층이 피막재의 위에 제1 전도성 비아와 물리적으로 접촉하는 관계로 증착되고, 제1 팬-아웃 재분배 층이 제2 폴리머 층의 위에 그리고 제2 폴리머 층을 관통하여 형성된다.
다른 실시형태에 따르면, 반도체 디바이스를 제조하는 방법으로서, 반도체 기판의 제1 측면 상에 능동 디바이스를 형성하는 단계와, 복수의 금속화 층을 능동 디바이스의 위에 형성하는 단계를 포함하며, 복수의 금속화 층은 상부 금속 층을 갖고, 이 상부 금속 층은 복수의 금속화 층의 나머지 부분보다 반도체 기판으로부터 더 멀리 있는 것인 반도체 디바이스 제조 방법이 제공된다. 제1 패시베이션 층이 상부 금속 층과 물리적으로 접촉해 있게 형성되고, 제1 패시베이션 층은 반도체 기판 위의 제1 패시베이션 층이며, 제1 패시베이션 층은 제1 패시베이션 층의 전반에 걸쳐 제1 유전체 재료를 포함한다. 제1 재분배 층이 상부 금속 측과 전기 접속 관계로 형성되고, 제1 재분배 층은 제1 재료를 포함한다. 제1 보호 층이 제1 재분배 층의 위에 그리고 제1 패시베이션 층과 물리적으로 접촉하는 관계로 형성되고, 제1 전도성 비아가 제1 보호 층을 관통하여 그리고 제1 재분배 층과 물리적으로 접촉하는 관계로 형성되며, 제1 전도성 비아는 제1 재료와는 다른 제2 재료를 포함하고, 약 10 ㎛ 미만의 두께를 갖는다. 반도체 기판은 피막재로 피포되는데, 피포 이후에 제1 전도성 비아는 피막재와 접촉하고 있지 않다. 제2 보호 층이 제1 전도성 비아 및 피막재의 위에 증착되고, 포스트-패시베이션 상호 접속부가 제2 보호 층의 위에 형성되며, 포스트-패시베이션 상호 접속부는 제1 전도성 비아와 전기 접속 관계에 있고 피막재 위로 연장되어 있다.
또 다른 실시형태에 따르면, 반도체 기판과 이 반도체 기판 위에 있는 상부 금속 층을 포함하는 반도체 디바이스가 제공된다. 제1 패시베이션 층이 상부 금속 층의 위에 물리적으로 접촉하는 관계로 있고, 제1 재분배 층이 제1 패시베이션 층의 위에 물리적으로 접촉하는 관계로 있다. 제1 폴리머 층이 제1 재분배 층의 위에 물리적으로 접촉하는 관계로 있고, 피막재가 반도체 기판, 제1 패시베이션 층 및 제1 폴리머 층과 물리적으로 접촉하는 관계로 있다. 제1 전도성 비아가 제1 폴리머 층을 관통하여 그리고 제1 재분배 층과 전기 접속 관계로 연장되며, 제1 전도성 비아는 측방향으로 피막재로부터 이격되어 있고 10 ㎛ 이하의 두께를 갖는다.
당업자가 본원의 양태를 더욱 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (10)

  1. 반도체 디바이스의 제조 방법으로서,
    반도체 기판의 위에 위치해 있는 제1 재분배 층의 위에 제1 폴리머 층을 도포하는 단계;
    상기 제1 재분배 층의 적어도 일부분을 노출시키도록 상기 제1 폴리머 층을 패터닝하는 단계;
    상기 제1 폴리머 층을 관통하며 상기 제1 재분배 층과 전기 접속하는 제1 전도성 비아를 형성하는 단계;
    상기 제1 전도성 비아의 형성 이후에, 상기 제1 전도성 비아와 물리적으로 접촉하지 않는 피막재(epcapsulant)로 상기 반도체 기판을 피포(encapsulate)하는 단계 - 상기 제1 전도성 비아의 상면은 상기 피막재의 상면 위에서 연장함 - ;
    상기 피막재의 위에 있고 상기 제1 전도성 비아와 물리적으로 접촉하는 제2 폴리머 층을 성막하는 단계; 및
    상기 제2 폴리머 층의 위에 그리고 상기 제2 폴리머 층을 관통하여 제1 팬-아웃 재분배 층을 형성하는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 제1 팬-아웃 재분배 층은 상기 피막재의 위로 연장되는 것인 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 반도체 기판을 피포하는 단계는, 적어도 부분적으로 트랜스퍼 몰딩 프로세스를 포함하는 것인 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 제1 폴리머 층을 도포하는 단계 이전에, 상기 반도체 기판 상에 제1 패시베이션 층을 형성하는 단계를 더 포함하고, 상기 제1 폴리머 층을 도포하는 단계 이후에, 상기 제1 패시베이션 층은 상부 금속 층 및 상기 제1 폴리머 층 양자 모두와 물리적으로 접촉해 있으며, 상기 제1 패시베이션 층의 전반에 걸쳐 제1 패시베이션 층은 일정한 조성을 갖는 것인 반도체 디바이스의 제조 방법.
  5. 반도체 디바이스의 제조 방법으로서,
    반도체 기판의 제1 측면 상에 능동 디바이스를 형성하는 단계;
    복수의 금속화 층을 상기 능동 디바이스 위에 형성하는 단계로서, 상기 복수의 금속화 층은 상부 금속 층을 갖고, 상기 상부 금속 층은 상기 복수의 금속화 층의 나머지 부분보다 상기 반도체 기판으로부터 더 멀리 있는 것인 복수의 금속화 층 형성 단계;
    상기 상부 금속 층과 물리적으로 접촉하는 제1 패시베이션 층을 형성하는 단계로서, 상기 제1 패시베이션 층은 상기 반도체 기판 위의 제1 패시베이션 층이고, 상기 제1 패시베이션 층은 제1 패시베이션 층의 전반에 걸쳐 제1 유전체 재료를 포함하는 것인 제1 패시베이션 층 형성 단계;
    상기 상부 금속 측과 전기 접속하는 제1 재분배 층을 형성하는 단계로서, 상기 제1 재분배 층은 제1 재료를 포함하는 것인 제1 재분배 층 형성 단계;
    상기 제1 재분배 층의 위에 있고 상기 제1 패시베이션 층과 물리적으로 접촉하는 제1 보호 층을 형성하는 단계;
    상기 제1 보호 층을 관통하고 상기 제1 재분배 층과 물리적으로 접촉하는 제1 전도성 비아를 형성하는 단계로서, 상기 제1 전도성 비아는 상기 제1 재료와는 상이한 제2 재료를 포함하고, 10 ㎛ 미만의 두께를 갖는 것인 제1 전도성 비아 형성 단계;
    상기 제1 전도성 비아 형성 단계 이후에, 피막재의 상면이 상기 제1 전도성 비아의 상면 아래에 있도록 상기 반도체 기판을 피막재로 피포하는 단계로서, 상기 피포 이후에 상기 제1 전도성 비아는 피막재와 접촉하고 있지 않는 것인 피포 단계;
    제2 보호 층을 상기 제1 전도성 비아 및 상기 피막재의 위에 성막하는 단계; 및
    포스트-패시베이션 상호 접속부를 상기 제2 보호 층의 위에 형성하는 단계로서, 상기 포스트-패시베이션 상호 접속부는 상기 제1 전도성 비아와 전기 접속하고 상기 피막재 위로 연장되는 것인 포스트-패시베이션 상호 접속부 형성 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  6. 제5항에 있어서, 상기 반도체 기판은 상기 제1 측면의 반대편에 있는 제2 측면을 포함하고, 상기 제1 보호 층은 상기 반도체 기판을 등지고 있는 제1 면을 포함하며, 상기 피막재의 두께는, 상기 반도체 기판의 제2 측면으로부터 상기 제1 면까지의 거리보다 크지 않은 것인 반도체 디바이스의 제조 방법.
  7. 제5항에 있어서, 상기 제1 재분배 층은, 상기 상부 금속 층과 물리적으로 접촉하는 제1 부분, 및 상기 상부 금속 층과 물리적으로 접촉하는 제2 부분을 갖고, 상기 제1 부분 및 상기 제2 부분은 상기 제1 패시베이션 층에 의해 서로로부터 분리되어 있는 것인 반도체 디바이스의 제조 방법.
  8. 제5항에 있어서, 상기 포스트-패시베이션 상호 접속부와 전기 접속하는 제1 외부 커넥터를 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
  9. 반도체 디바이스로서,
    반도체 기판;
    상기 반도체 기판의 위에 있는 상부 금속 층;
    상기 상부 금속 층의 위에 물리적으로 접촉해 있는 제1 패시베이션 층;
    상기 제1 패시베이션 층의 위에 물리적으로 접촉해 있는 제1 재분배 층;
    상기 제1 재분배 층의 위에 물리적으로 접촉해 있는 제1 폴리머 층;
    상기 반도체 기판, 상기 제1 패시베이션 층, 및 상기 제1 폴리머 층과 물리적으로 접촉해 있는 피막재; 및
    상기 제1 폴리머 층을 관통하여 연장되어 있고, 상기 제1 재분배 층과 전기 접속하며, 상기 피막재로부터 측방향으로 이격되어 있는 제1 전도성 비아로서, 상기 제1 전도성 비아의 상면은 상기 피막재의 상면 위에서 연장하는 것인, 제1 전도성 비아
    를 포함하는 반도체 디바이스.
  10. 제9항에 있어서, 상기 제1 전도성 비아의 위에 전기 접속하고 있는 제2 재분배 층을 더 포함하고, 상기 제2 재분배 층은 상기 피막재의 위로 연장되는 것인 반도체 디바이스.
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