CN107004644A - 绝缘电路基板、功率模块以及功率单元 - Google Patents

绝缘电路基板、功率模块以及功率单元 Download PDF

Info

Publication number
CN107004644A
CN107004644A CN201580068669.7A CN201580068669A CN107004644A CN 107004644 A CN107004644 A CN 107004644A CN 201580068669 A CN201580068669 A CN 201580068669A CN 107004644 A CN107004644 A CN 107004644A
Authority
CN
China
Prior art keywords
electrode
thin section
circuit board
insulation circuit
angle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580068669.7A
Other languages
English (en)
Other versions
CN107004644B (zh
Inventor
曾田真之介
大本洋平
林功明
冢本晋士
畑中康道
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=56126333&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN107004644(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN107004644A publication Critical patent/CN107004644A/zh
Application granted granted Critical
Publication of CN107004644B publication Critical patent/CN107004644B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32155—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/3754—Coating
    • H01L2224/37599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10254—Diamond [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1425—Converter
    • H01L2924/14252—Voltage converter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Structure Of Printed Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Connection Of Batteries Or Terminals (AREA)

Abstract

提供不易受由于施加冷热循环而反复施加的热应力影响的可靠性高的绝缘电路基板以及包括该绝缘电路基板的功率模块和功率单元。绝缘电路基板(100)具备绝缘基板(1)、第1电极(2a)和第2电极(2b)。第1电极(2a)形成于绝缘基板(1)的一个主表面上，平面形状是多边形形状。第2电极(2b)形成于绝缘基板(1)的与一个主表面相反的一侧的另一个主表面上，平面形状是多边形形状。在第1电极以及第2电极(2a、2b)中的至少某一个电极的俯视时的关于从顶点(4)起沿着外边缘(5)的方向而占据外边缘(5)的长度的一部分的区域即角部，形成薄部(3)，薄部(3)的厚度比薄部(3)以外的区域薄。

Description

绝缘电路基板、功率模块以及功率单元
技术领域
本发明涉及在功率电子设备中包括的绝缘电路基板以及包括该绝缘电路基板的功率模块和功率单元。
背景技术
在半导体的功率模块中使用的绝缘电路基板具有将电路电极接合于包括陶瓷的绝缘基板的一个以及另一个主表面上的构造。近年来，伴随于功率模块的电流密度的增加以及高温动作化，出于使电阻以及热阻下降的目的，正在研究使电路电极变厚。
在使电路电极变厚的情况下，在对包括该电路电极的功率模块施加冷热循环时，由于由绝缘基板的热膨胀率与电路电极的热膨胀率之差导致的热应力，有可能引起绝缘基板的破坏以及电路电极的剥离。
作为这样的由于使电路电极变厚而可能引起的问题的对策，例如在日本特公平5－25397号公报(专利文献1)中，提出了在电路电极的外边缘部形成阶梯形状、并且使该阶梯形状部的电路电极的厚度比阶梯形状部以外的部分的厚度薄的方法。另外，例如，在日本特开平8－274423号公报(专利文献2)中，提出了在电路电极的外边缘部的附近设置多个不连续的槽的方法。
现有技术文献
专利文献1：日本特公平5－25397号公报
专利文献2：日本特开平8－274423号公报
发明内容
关于在日本特公平5－25397号公报中提出的绝缘电路基板，电路电极的外边缘部处的热应力降低，但由于电路电极的外边缘部变薄，热进行扩散的区域的剖面积减少，所以存在热阻变大这样的问题。另外，关于在日本特开平8－274423号公报中提出的绝缘电路基板，与日本特公平5－25397号公报的绝缘电路基板相比，热阻的增加也减轻，但电极的外边缘部处的热应力的降低效果小，存在无法充分地抑制电极的剥离这样的问题。这是由于在电极的外边缘部不形成槽，电极的厚度未减少。在这样使电路电极的剖面积减少的情况下，热应力与热阻变成折衷选择的关系。
本发明是鉴于上述课题而完成的，其目的在于，提供抑制由于施加冷热循环导致的热应力的增加、并且抑制热阻的增加的绝缘电路基板以及包括该绝缘电路基板的功率模块和功率单元。
本发明的绝缘电路基板具备绝缘基板、第1电极和第2电极。第1电极形成于绝缘基板的一个主表面上，平面形状是多边形形状。第2电极形成于绝缘基板的与一个主表面相反的一侧的另一个主表面上，平面形状是多边形形状。在角部形成有薄部，该角部是在对第1电极以及第2电极中的至少某一个电极俯视时从顶点起关于沿着外边缘的方向占据外边缘的长度的一部分的区域，薄部的厚度比薄部以外的区域薄。
根据本发明，通过在第1电极以及第2电极的角部设置薄部，即使使第1电极以及第2电极变厚，也能够抑制其热应力的增加。由此，能够抑制由于热应力的增加引起的第1电极以及第2电极的剥离，并且能够抑制热阻的增加。由此，绝缘电路基板的可靠性提高。
附图说明
图1是示出从表面电极侧观察实施方式1的绝缘电路基板的结构的概略俯视图(A)、沿着图1(A)的IB－IB线的部分的概略剖视图(B)、沿着图1(A)的IC－IC线的部分的概略剖视图(C)以及沿着图1(A)的ID－ID线的部分的概略剖视图(D)。
图2是示出从背面电极侧观察实施方式1的绝缘电路基板的结构的概略俯视图。
图3是不形成薄部的表面电极的概略俯视图(A)以及沿着图3(A)的IIIB－IIIB线的部分的概略剖视图(B)。
图4是形成有周围薄部的表面电极的概略俯视图(A)以及沿着图4(A)的IVB－IVB线的部分的概略剖视图(B)。
图5是形成有角薄部的表面电极的概略俯视图(A)以及沿着图5(A)的VB－VB线的部分的概略剖视图(B)。
图6是示出使角薄部的厚度变化时的角薄部的大小与针对形成有角薄部的电极的热应力的值的关系的图表。
图7是示出角薄部较小时的电极的应力最大点的位置的概略俯视图(A)以及示出角薄部较大时的电极的应力最大点的位置的概略俯视图(B)。
图8是示出从表面电极侧观察实施方式1的第1变形例的绝缘电路基板的结构的概略俯视图。
图9是示出从表面电极侧观察实施方式1的第2变形例的绝缘电路基板的结构的概略俯视图。
图10是示出从表面电极侧观察实施方式1的第3变形例的绝缘电路基板的结构的概略俯视图。
图11是示出从表面电极侧观察实施方式1的第4变形例的绝缘电路基板的结构的概略俯视图。
图12是示出从表面电极侧观察实施方式1的第5变形例的绝缘电路基板的结构的概略俯视图。
图13是示出从表面电极侧观察实施方式2的绝缘电路基板的结构的概略俯视图。
图14是示出从表面电极侧观察实施方式2的变形例的绝缘电路基板的结构的概略俯视图(A)、沿着图14(A)的XIVB－XIVB线的部分的概略剖视图(B)以及沿着图14(A)的XIVC－XIVC线的部分的概略剖视图(C)。
图15是示出从表面电极侧观察实施方式3的绝缘电路基板的结构的概略俯视图(A)以及沿着图15(A)的XVB－XVB线的部分的概略剖视图(B)。
图16是示出从表面电极侧观察实施方式4的绝缘电路基板的结构的概略俯视图。
图17是示出实施方式5的功率模块的结构的概略剖视图。
图18是示出包括图17的功率模块的实施方式5的功率单元的结构的概略剖视图。
图19是示出包括图17的功率模块的实施方式6的功率单元的结构的概略剖视图。
图20是示出实施方式7的功率单元的结构的概略剖视图。
(附图标记说明)
1绝缘基板；2电极；2a表面电极；2a1表面第1层电极；2a2表面第2层电极；2b背面电极；2b1背面第1层电极；2b2背面第2层电极；3、3s角薄部；3d正方形形状薄部；3e外边缘侧薄部；4顶点；5外边缘；6周围薄部；7分裂部；8凹顶点；51功率半导体元件；52布线部件；53焊料接合层；54环氧树脂；55散热器；56油脂；57凝胶；58壳体；59散热底板；100、110、120、130、140、150、200、201、300、400绝缘电路基板；600、700、800功率单元；900IGBT模块。
具体实施方式
以下，根据附图，说明本发明的实施方式。
(实施方式1)
首先，使用图1以及图2来说明本实施方式的绝缘电路基板100的结构。此外，为了方便说明，导入X方向、Y方向、Z方向。另外，将这里的厚度等尺寸值全都表示为忽略了局部偏差的整体的平均值。
参照图1(A)、(B)、(C)以及图2，本实施方式的绝缘电路基板100具有绝缘基板1以及电极2，电极2具有表面电极2a(第1电极)以及背面电极2b(第2电极)。
绝缘基板1例如是在俯视时具有矩形形状的板状的部件。在这里，绝缘基板1例如由氮化铝等陶瓷材料构成。但是，作为构成绝缘基板1的材料，也可以使用氧化铝或者氮化硅。在这里，作为一个例子，绝缘基板1的图1(A)中的左右方向即X方向的尺寸s1是20mm，绝缘基板1的图1(A)中的上下方向(与X方向正交)即Y方向的尺寸s2是20mm，绝缘基板1的图1(B)中的上下方向(与X、Y方向正交)即Z方向的尺寸(厚度)s3是0.32mm。
如图1(B)所示，表面电极2a形成于绝缘基板1的一侧即例如上侧的主表面上。如图1(B)所示，背面电极2b形成于绝缘基板1的另一侧即例如下侧的主表面上。表面电极2a以及背面电极2b的平面形状基本上是多边形形状，但在这里都是正方形形状。
关于表面电极2a以及背面电极2b，基本上作为通常的使用范围，优选将表面电极2a的X方向的尺寸a1和Y方向的尺寸a2以及背面电极2b的X方向的尺寸b1和Y方向的尺寸b2设为10mm以上(特别是，10mm以上且100mm以下)。在这里，作为一个例子，表面电极2a的X方向的尺寸a1和Y方向的尺寸a2以及背面电极2b的X方向的尺寸b1和Y方向的尺寸b2是18mm，表面电极2a以及背面电极2b各自的Z方向的尺寸(厚度)a3、b3是1mm。表面电极2a以及背面电极2b均例如由铜构成，但不限于此，例如也可以由铝或者银构成。
如后所述，在实际的功率模块中，例如通过焊料接合层将功率半导体元件51(形成有半导体元件的半导体芯片)连接(搭载)于表面电极2a的表面上。
表面电极2a以及背面电极2b在其角部形成有角薄部3(薄部)。角薄部3是与表面电极2a内的其他(角薄部3以外的)区域相比Z方向的厚度变薄的区域。表面电极2a的角薄部3的X方向的尺寸t1和Y方向的尺寸t2是2mm，角薄部3的Z方向的厚度t3是0.3mm。同样地，背面电极2b的角薄部3的X方向的尺寸t4和Y方向的尺寸t5是2mm，角薄部3的Z方向的厚度t6是0.3mm。这样在本实施方式中，在表面电极2a、背面电极2b中，角薄部3都在俯视时具有正方形形状的平面形状。
在这里，角部表示：包括分别在表面电极2a以及背面电极2b中构成其多边形形状的顶点4的、从顶点4起的关于“沿着构成其多边形形状的边的外边缘5的方向(X方向以及Y方向)”的一部分坐标范围内的区域。即，角部是指从顶点4起的关于X方向以及Y方向仅占据外边缘5的长度(18mm)的一部分的长度(例如，2mm)量的区域。因此，角薄部3形成于：包括1个顶点4的、以从该顶点4起仅占据关于X方向以及Y方向的与“相对于外边缘5的长度相当短的长度”相当的区域的方式、并以与顶点4连续的方式形成的角部的范围。
进一步地，换言之，角部仅形成于离顶点4较近的区域而不占据从顶点4起的沿着外边缘5的方向的整体(18mm量)。因此，角薄部3仅形成于离顶点4较近的区域。
接下来，使用图3～图6，说明通过如上所述地在表面电极2a以及背面电极2b的角部形成角薄部3带来的作用效果以及其优选的尺寸。此外，在这里，全部仅说明表面电极2a，关于背面电极2b，也基本上可以说全部相同。另外，以下的各数据之间的冷热循环试验的条件设为全部相同。
参照图3(A)、(B)，该表面电极2a与图1(A)的表面电极2a同样地，X方向的尺寸a1和Y方向的尺寸a2是18mm，使Z方向的厚度a3从0.2mm变化至1.6mm。另外，在该表面电极2a中不形成角薄部3，在其整体中厚度a3大致恒定。其他条件设为全部与图1的绝缘电路基板100相同。
在以下的表1中示出对将图3所示的表面电极2a形成于绝缘基板1的一个主表面上的绝缘电路基板进行冷热循环试验时的、调查是否发生表面电极2a与绝缘基板1的剥离的实验结果。此外，冷热循环试验是通过对表面电极2a提供反复进行零下40℃至175℃之间的升温以及降温的负荷来进行的。
[表1]
表面电极2a的厚度 电极2a是否从绝缘基板1剥离
0.2mm ○(无剥离)
0.3mm ○(无剥离)
0.4mm ○(无剥离)
0.6mm ×(有剥离)
0.8mm ×(有剥离)
1.0mm ×(有剥离)
1.2mm ×(有剥离)
1.5mm ×(有剥离)
1.6mm ×(有剥离)
根据表1可知，如果表面电极2a的厚度为0.6mm以上，则表面电极2a从绝缘基板1剥离。
接下来，参照图4(A)、(B)，该表面电极2a与图1(A)的表面电极2a同样地，X方向的尺寸a1和Y方向的尺寸a2是18mm，使周围薄部6以外的区域的Z方向的厚度a3从0.2mm变化至1.6mm。即，该表面电极2a沿着其外边缘5在其附近的整个外边缘部(以环绕表面电极2a的外边缘部一周的方式)形成有周围薄部6。周围薄部6与角薄部3同样地，表示表面电极2a的Z方向的厚度与表面电极2a内的其他区域的厚度相比较薄的区域，但这在“以关于沿着外边缘5的方向占据外边缘5的整个长度的方式环绕外边缘部一周”这一点上，与仅形成于从顶点4起的外边缘5的长度的一部分的角薄部3不同。因此，根据与角薄部3相区分的观点，命名为与角薄部3不同的周围薄部6的名称。
将周围薄部6的关于与外边缘5交叉的方向(X方向以及Y方向)的宽度p1设为1.0mm，将关于Z方向的厚度p2设为0.3mm(但是，关于电极2a整体的厚度是0.2mm以及0.3mm的样品，设为0.1mm)。在以下的表2中示出对将图4所示的表面电极2a形成于绝缘基板1的一个主表面上的绝缘电路基板进行冷热循环试验时的、调查是否发生表面电极2a与绝缘基板1的剥离的实验结果。
[表2]
表面电极2a的厚度 电极2a是否从绝缘基板1剥离
0.2mm ○(无剥离)
0.3mm ○(无剥离)
0.4mm ○(无剥离)
0.6mm ○(无剥离)
0.8mm ○(无剥离)
1.0mm ○(无剥离)
1.2mm ×(有剥离)
1.5mm ×(有剥离)
1.6mm ×(有剥离)
根据表2可知，在设置有周围薄部6的情况下，如果表面电极2a的厚度为1.2mm以上，则表面电极2a从绝缘基板1剥离。
接下来，参照图5(A)、(B)，该表面电极2a与图1(A)的表面电极2a同样地，X方向的尺寸a1和Y方向的尺寸a2是18mm，使表面电极2a的角薄部3以外的区域中的Z方向的厚度a3从0.2mm变化至1.6mm。即，该表面电极2a在其角部形成有角薄部3。
将角薄部3的图5(A)所示的关于X方向以及Y方向的尺寸t1、t2为2mm，将关于其Z方向的厚度t3设为0.3mm(但是，关于电极2a整体的厚度是0.2mm以及0.3mm的样品，设为0.1mm)。在以下的表3中示出对将图5所示的表面电极2a形成于绝缘基板1的一个主表面上的图1所示的本实施方式的绝缘电路基板100进行冷热循环试验时的、调查是否发生表面电极2a与绝缘基板1的剥离的实验结果。
[表3]
表面电极2a的厚度 电极2a是否从绝缘基板1剥离
0.2mm ○(无剥离)
0.3mm ○(无剥离)
0.4mm ○(无剥离)
0.6mm ○(无剥离)
0.8mm ○(无剥离)
1.0mm ○(无剥离)
1.2mm ○(无剥离)
1.5mm ○(无剥离)
1.6mm ×(有剥离)
根据表3，在设置有角薄部3的情况下，即使表面电极2a的(角薄部3以外的区域的Z方向的)厚度增加至1.5mm，表面2a也不发生剥离。
如上所述，在不设置角薄部3等(如图3所示)的情况下，如果电极2(表面电极2a以及背面电极2b)的厚度达到0.6mm，则发生剥离，与此相对地，在(如图1、图5所示)在角部设置角薄部3的情况下，即使将电极2的(角薄部3以外的区域的)厚度设为1.5mm，也不发生剥离。根据使电极2的电阻以及热阻下降的观点，电极2优选尽可能地厚。因此，在本实施方式中，可以说在角部设置角薄部3、并且将表面电极2a以及背面电极2b(中的至少某一个电极)的(角薄部3以外的区域的)Z方向的厚度设为0.6mm以上且1.5mm以下是优选的。
另外，也能够根据以下数据主张优选在角部设置角薄部3。以下的表4的数据是对如图3所示不形成角薄部3以及周围薄部6中的任一个的表面电极2a、如图4所示形成有周围薄部6的表面电极2a与如图5所示形成有角薄部3的表面电极2a的热应力的最大值进行比较而得到的。此外，基本上各电极2的角薄部3等的尺寸与在上述图3～图5中说明的值相同，(不形成角薄部3以及周围薄部6的部分的)厚度都是1.0mm。在表4中，示出作为热应力的剪切应力的最大值，示出将如图3所示不形成角薄部3以及周围薄部6中的任一个的表面电极2a的值设为1时的相对值。此外，这些应力的值通过有限元法解析求出。
[表4]
热应力的最大值之比
无薄部 1
有周围薄部6 0.68
有角薄部3 0.64
根据表4，相对于图3所示的不具有角薄部3等的电极2的剪切应力最大值，如图4所示设置有周围薄部6的情况下的剪切应力最大值为0.68倍，如图5所示设置有角薄部3的情况下的剪切应力最大值为0.64倍。即，可知通过仅使电极2的角部变薄，应力大幅降低。
接下来，说明由设置角薄部3等引起的电极2的热阻的变化。以下的表5示出将图3的没有角薄部3等的电极2(无薄部)的热阻的值设为1时的、图4(有周围薄部6)以及图5(有角薄部3)的电极2的热阻的相对值。此外，基本上各电极2的角薄部3等的尺寸与在上述图3～图5中说明的值相同，(不形成角薄部3以及周围薄部6的部分的)厚度都是1.0mm。此外，这些应力的值通过有限元法解析求出。
[表5]
热阻
无薄部 1
有周围薄部6 1.087
有角薄部3 1.018
根据表5，相对于图3所示的不具有角薄部3等的电极2的热阻，如图4所示设置有周围薄部6的电极2的热阻上升约9％，但如图5所示设置有角薄部3的电极2的热阻被抑制为上升约2％。因此，通过如本实施方式那样仅使电极2的角部变薄，能够在将用于放出放置于电极2上的功率半导体元件发出的热的电极2的热阻的增加抑制为最小限度的同时，实现由于该放热引起的电极2的(热)应力缓和。即，在本实施方式中，能够抑制热应力和热阻这两者的增加。
接下来，说明本实施方式中的角薄部3的厚度以及大小的最佳值。参照图6，该图表的横轴是通过将角薄部3的最短宽度除以角薄部3的厚度而标准化的值，纵轴是将各样品的冷热循环试验时的热应力标准化的相对值。
在这里，角薄部3的最短宽度表示从角薄部3中包括的(作为角薄部3的起点的)电极2的1个顶点4至该电极2的角薄部3以外的区域的最短距离。即，例如参照图1，这里的形成于表面电极2a的4个角薄部3各自的最短宽度为与t1以及t2相等的值T。另外，参照图2，这里的形成于表面电极2b的4个角薄部3各自的最短宽度为与t4以及t5相等的值T。
图6的数据是设想具有基本上与图5中说明的值相等的尺寸的电极2而通过有限元法解析导出的，(不形成角薄部3的部分的)厚度都是1.0mm。另外，使角薄部3的厚度在0.1mm至0.5mm的范围变化。
根据图6，在横轴的角薄部3的标准化的最短宽度为5以上且10以下的范围，整体上热应力的值最小。另外，如果该最短宽度低于5，则整体上热应力变大，在该最短宽度超过10的情况下，整体上热应力也变大。
因此，如果将最短宽度为5以上且10以下的范围考虑为角薄部3的妥当的尺寸，则在该范围，在角薄部3的厚度为0.2mm、0.3mm或者0.4mm的情况下，热应力的相对值为0.7以下。与此相对地，在角薄部3的厚度为0.1mm以及0.5mm的情况下，在标准化的最短宽度为5以上且10以下的范围，存在热应力的相对值超过0.7的情况。
因此，根据使热应力下降的观点，可以说优选将角薄部3的厚度设为0.2mm以上且0.4mm以下，将角薄部3的其以外的区域为止的最短距离除以厚度而得到的标准值为5以上且10以下。换言之，关于角薄部3，从该角薄部3中包括的1个顶点4至该电极2(表面电极2a以及背面电极2b中的至少某一个电极)的角薄部3以外的区域的最短距离优选为角薄部3的厚度的5倍以上且10倍以下。此外，角薄部3的厚度更优选设为0.3mm以上且0.4mm以下。如果这样，则即使在图6的横轴的标准值从5以上且10以下的范围超出的情况下，也能够将热应力的值保持得较小。
此外，根据图6的图表，在角薄部3的厚度为0.2mm的情况下，在最短宽度的标准值为5、即最短宽度的绝对值为1mm的情况下应力最小，与此相对地，在角薄部3的厚度为0.3mm的情况下，在最短宽度的标准值为6.7、即最短宽度的绝对值为2mm的情况下应力最小。像这样若角薄部3的厚度变化则应力最小的角薄部3的最短宽度变化的理由是由于随着角薄部3的最短宽度变宽，电极2的应力最大点(即应力集中部)向远离顶点4的区域偏移。
参照图7(A)，在角薄部3的最短宽度T较小时，应力最大点MXP位于表面电极2a的顶点4。与此相对地，参照图7(B)，如果角薄部3的最短宽度T变大，则应力最大点MXP向远离顶点4的与角薄部3的顶点4以外的角重叠的位置移动。基本上以该应力最大点MXP作为起点而发生电极2的剥离。
如果变成图7(B)的状态，则即使再进一步地使角薄部3的最短宽度T变宽，应力降低效果也消失，最大应力值反倒增加。因此，并非越使角薄部3增大，则应力降低效果越增加，优选使最短宽度T比图7(B)的状态小。该应力最大点MXP的位置发生偏移时的最短宽度T根据角薄部3的厚度而变化，基本上是角薄部3越厚则越大。如上所述，若角薄部3的厚度变化，则应力最小的角薄部3的最短宽度T变化，通过设成角薄部3的厚度的5倍以上且10倍以下的最短宽度T，能够减小该最大应力值。
接下来，使用图8～图11，作为本实施方式的绝缘电路基板的变形例，特别说明角薄部3的平面形状的变形例。
参照图8，本实施方式的第1变形例的绝缘电路基板110具有基本上与上述绝缘电路基板100相同的结构，所以对相同结构要素附加相同编号等，不重复其说明。但是，在图8的绝缘电路基板110中，角薄部3的平面形状与上述绝缘电路基板100不同。
具体来说，绝缘电路基板110的电极2(表面电极2a以及背面电极2b)的角薄部3虽然整体上具有与正方形形状接近的平面形状，但是远离顶点4(与顶点4不连续)的角薄部3的外边缘具有直线状外边缘3a和曲线状外边缘3b。换言之，远离该顶点4的角薄部3的外边缘相当于表面电极2a等中的角薄部3与角薄部以外的厚的区域的边界线。在这一点上不同于由于远离顶点4的角薄部3的外边缘(边界线)的整体是直线状而具有正方形形状的平面形状的绝缘电路基板100的角薄部3的平面形状。
直线状外边缘3a与从该角薄部3的顶点4延伸的外边缘大致平行地在X方向以及Y方向上延伸。与此相对地，曲线状外边缘3b例如以描绘90°量的圆弧形状的方式形成，该曲线状外边缘3b与电极2(表面电极2a以及背面电极2b中的至少某一个电极)整体的外边缘5以相互相接的方式相交。即，曲线状外边缘3b形成于比直线状外边缘3a更靠表面电极2a的外侧的位置，成为直线状外边缘3a与表面电极2a整体的外边缘5不相互相交的形态。
曲线状外边缘3b向远离角薄部3的顶点4的方向延伸，以使得角薄部3的沿着外边缘5的部分的尺寸(例如，X方向的尺寸t1)与不形成曲线状外边缘3b而形成为直线状外边缘3a达到外边缘5的情况相比更大。但是，在图8的形态中，基本上角薄部3的从顶点4至角薄部3以外的区域的最短距离(最短宽度T)也与图8的t1大致相等。
如图8所示，相当于角薄部3与其以外的厚的区域的边界线的角薄部3的外边缘例如如果通过圆弧状的曲线状外边缘3b与电极2整体的外边缘5相交，则能够更加可靠地抑制外边缘5与曲线状外边缘3b的交点处的应力集中。如在图7(B)中说明的那样，这是由于外边缘5与曲线状外边缘3b的交点(特别是在角薄部3的最短宽度T较大的情况下)容易变成应力最大点MXP。
参照图9，本实施方式的第2变形例的绝缘电路基板120具有基本上与上述绝缘电路基板110相同的结构，所以对与上述相同的结构要素附加相同编号等，不重复其说明。但是，图9的绝缘电路基板120具有斜线状外边缘3c来代替图8的曲线状外边缘3b。即，在图9的绝缘电路基板120中，远离顶点4(与顶点4不连续)的角薄部3的外边缘(角薄部3与其以外的区域的边界线)具有直线状外边缘3a和斜线状外边缘3c。
斜线状外边缘3c具有以相对于直线状外边缘3a延伸的X方向或者Y方向具有一定角度(例如45°)的角度的方式倾斜的直线性状。该斜线状外边缘3c与电极2(表面电极2a以及背面电极2b中的至少某一个电极)整体的外边缘5以相互相接的方式相交。斜线状外边缘3c与曲线状外边缘3b同样地，向远离角薄部3的顶点4的方向延伸，以使得角薄部3的沿着外边缘5的部分的尺寸进一步变大。但是，在图9的形态中，基本上角薄部3的从顶点4至角薄部3以外的区域的最短距离(最短宽度T)也与图9的t1大致相等。
图9的角薄部3由于在俯视时构成其外边缘的边有6条，所以能够视为六边形形状。这样，角薄部3在俯视时不限于正方形形状，能够采用任意的多边形形状。如图9所示，在代替曲线状外边缘3b而使用斜线状外边缘3c的情况下，也能够更加可靠地抑制斜线状外边缘3c与外边缘5的交点处的应力集中。
参照图10，本实施方式的第3变形例的绝缘电路基板130具有基本上与上述绝缘电路基板100相同的结构，所以对与上述相同的结构要素附加相同编号等，不重复其说明。
如绝缘电路基板130那样，角薄部3也可以在俯视时是三角形形状。即，是由作为电极2(表面电极2a等)的X方向以及Y方向各自的外边缘5的一部分的相互正交的2边以及以将它们连接的方式在相对于X方向以及Y方向例如45°的方向上延伸的作为角薄部3与其以外的区域的边界线的1边构成的例如直角等腰三角形。
在上述边界线相对于X方向以及Y方向所成的角度是45°的情况下，角薄部3的图10所示的尺寸t1以及尺寸t2的值大致相等。另外，在该例子中，角薄部3的最短宽度T是从顶点4连接到与它对置的边(上述角薄部3与其以外的区域的边界线)的法线(角薄部3内的虚线部)的长度。
参照图11，本实施方式的第4变形例的绝缘电路基板140具有基本上与上述绝缘电路基板100相同的结构，所以对与上述相同的结构要素附加相同编号等，不重复其说明。但是，在图11的绝缘电路基板140中，角薄部3具有长方形形状的平面形状而不是正方形形状。作为一个例子，在图11中示出关于沿着外边缘5的围绕方向交替地配置X方向的尺寸t1比Y方向的尺寸t2长的结构和Y方向的尺寸t2比X方向的尺寸t1长的结构而成的结构，但不限于这样的结构。在该情况下，角薄部3的最短宽度T等于X方向的尺寸t1或者Y方向的尺寸t2中的较短的尺寸。
参照图12，本实施方式的第5变形例的绝缘电路基板150具有基本上与上述绝缘电路基板100相同的结构，所以对与上述相同的结构要素附加相同编号等，不重复其说明。但是，图12的绝缘电路基板150的角薄部3具有被由从顶点4在X方向以及Y方向上延伸的部分以及远离顶点4(与顶点4不连续)的曲线状(圆弧状)的部分构成的外边缘包围的平面形状。如果这样，则与其他变形例等相比，容易进行用于形成角薄部3的加工(切削加工等)，能够降低制造成本。
如以上的各变形例所示，角薄部3的平面形状不限于正方形形状，能够设为任意的多边形形状或者包括曲线的形状，通过这样，也能够起到抑制热应力以及热阻的增加的作用效果。
此外，例如在形成如图10所示的三角形形状的角薄部3的例子中，根据得到足够的应力降低效果的观点，(在角薄部3的厚度为0.2mm以上且0.4mm以下的范围)从顶点4起的法线的长度(最短宽度T)优选是2mm以上。
关于以上的图8～图11的各变形例，在这里主要说明了表面电极2a，但关于背面电极2b，也可以说基本上与表面电极2a相同。
(实施方式2)
首先，使用图13来说明本实施方式的绝缘电路基板200的结构。
参照图13，本实施方式的绝缘电路基板200具有基本上与上述绝缘电路基板100相同的结构，所以对相同结构要素附加相同编号等，不重复其说明。但是，关于图13的绝缘电路基板200，将电极2中的表面电极分割成表面电极2a和表面电极2c这2个。
表面电极2a以及表面电极2c具有如下形态：绝缘电路基板100中的单一的正方形形状的表面电极2a通过形成例如分裂部7而被分割成2个，该分裂部7从图1的上侧的外边缘5的中央部以L字形弯曲至图1的右侧的中央部。因此，表面电极2a与表面电极2c形成为在分裂部7处相互空出间隔。
表面电极2a具有从图13的绝缘基板1内的左上侧、左下侧的区域至右下侧的区域以L字形弯曲并且相连地延伸的形状。与此相对地，表面电极2c配置成在图13的绝缘基板1内的右上侧的区域具有矩形形状(长方形形状)。这样在本实施方式中，表面电极在绝缘基板1的上侧的主表面上空出间隔地分割成多个(例如2个)。关于这样形成有分割电极图案的绝缘电路基板200，也与实施方式1的绝缘电路基板100同样地，能够实现在通过角薄部3抑制热阻增加的同时使热应力降低这样的作用效果。此外，在图13中分割成2个表面电极2a、2c，但不限于此，也可以将表面电极分割成3个以上。
图13的表面电极2a由于在俯视时构成其外边缘的边有6条，所以能够视为六边形形状。像这样，表面电极2a在俯视时不限于正方形形状，能够采用任意的多边形形状(例如，也可以是八边形形状)。另外，表面电极2c具有X方向的尺寸t7比Y方向的尺寸t8长的长方形形状。这样，也可以将表面电极2c设为长方形形状。
在图13的表面电极2a中存在6个角部，其中在向外侧凸出的5个角部(顶点4的附近)形成有角薄部3。这些角部与实施方式1同样地是直角，图13的角薄部3均在俯视时具有正方形形状。因此，图13的t1与t2的值大致相等，角薄部3的最短宽度T等于t1。与此相对地，在表面电极2a中形成有相对于外侧凹进的1个角部(凹顶点8)，在该凹顶点8的附近未形成角薄部3。
在包括通常的向外侧凸出的顶点4的角部，根据抑制由放置于该电极上的功率半导体元件的放热导致的应力增加的观点，优选形成角薄部3。但是，在包括相对于外侧凹进的凹顶点8的角部，不易引起应力集中，所以也可以不设置角薄部3。
但是，与表面电极2a相邻的表面电极2c的、特别是与包括凹顶点8的角部对置的角部(图13的表面电极2c的左下的向外侧凸出的角部)优选形成比形成于表面电极2c的其他角部以及表面电极2a的角部的角薄部3更加薄的角薄部3s。或者，优选使形成上述角薄部3s的宽度(最短宽度T)比其他角薄部3的最短宽度T大。这是由于，包括角薄部3s的角部位于绝缘基板1的俯视时的中央部，该位置较大程度地受到来自背面电极2b的应力的影响，所以与位于绝缘基板1的俯视时的外侧的角部相比受到高的热应力。如上所述，通过将角薄部3s形成得比角薄部3薄或者宽(大)，能够提高抑制应力集中的效果。
但是，参照图14(A)、(B)、(C)，作为本实施方式的变形例，也可以将分割而得到的表面电极2c的整体形成得比表面电极2a的角薄部3以外的区域薄。即，图14中的表面电极2c形成为作为与角薄部3的厚度t3相同或者在它以下的厚度的厚度t9。
该变形例例如能够应用于不将功率半导体元件接合到表面电极2c的表面上而在表面电极2c的表面上仅连接有键合导线的情况等、在表面电极2c中不需要进行大的散热的情况。
图14所示的本实施方式的变形例的绝缘电路基板210具有基本上与上述绝缘电路基板200相同的结构，所以对与上述相同的结构要素附加相同编号等，不重复其说明。
关于以上的本实施方式，在这里主要说明了表面电极2a，但关于背面电极2b，也可以说基本上与表面电极2a相同。即，也可以将背面电极在绝缘基板1的下侧的主表面上空出间隔地分割成多个(例如2个)。另外，在本实施方式中，仅说明了正方形形状的角薄部3的应用例，但在本实施方式中还能够应用实施方式1的图8～图11所示的各变形例的角薄部3。
(实施方式3)
首先，使用图15来说明本实施方式的绝缘电路基板300的结构。
参照图15(A)、(B)，本实施方式的绝缘电路基板300具有基本上与上述绝缘电路基板100相同的结构，所以对相同结构要素附加相同编号等，不重复其说明。但是，图15的绝缘电路基板300的表面电极2a具有表面第1层电极2a1(第1层)与表面第2层电极2a2(第2层)的层叠构造。另外，绝缘电路基板300的背面电极2b具有背面第1层电极2b1(第1层)与背面第2层电极2b2(第2层)的层叠构造。即，在本实施方式中，表面电极2a以及背面电极2b(中的至少某一个电极)具有层叠多个(材质不同的)层而成的构造。
表面第1层电极2a1以覆盖绝缘基板1的上侧的主表面的方式形成，表面第2层电极2a2以覆盖表面第1层电极2a1的表面的方式形成。同样地，背面第1层电极2b1以覆盖绝缘基板1的下侧的主表面的方式形成，背面第2层电极2b2以覆盖背面第1层电极2b1的表面的方式形成。表面第1层电极2a1以及背面第1层电极2b1由铝形成，表面第2层电极2a2以及背面第2层电极2b2由铜形成。
另外，在表面第2层电极2a2以及背面第2层电极2b2中，与其他实施方式同样地，在其角部形成有角薄部3。例如也可以是如图15(B)所示，在该角薄部3中，完全去除表面第2层电极2a2以及背面第2层电极2b2而使其下方的表面第2层电极2a2以及背面第2层电极2b2露出的形态。或者，也可以是以使表面第2层电极2a2以及背面第2层电极2b2部分地残存的方式去除其一部分的厚度量的形态。
此外，在图15中，表面电极2a以及背面电极2b分别具有2层的层叠构造，但不限于此，也可以具有3个以上的层的层叠构造。
在本实施方式中，例如表面第1层电极2a1以及背面第1层电极2b1的铝通过低应力而发生塑性变形。由此，与实施方式1的由铜构成的按单层形成的电极2相比，能够抑制绝缘基板1与电极2(表面电极2a以及背面电极2b)的剥离。
但是，铝与铜相比，热导率较低，所以如果假设通过铝的单层形成电极2，则有可能无法实现期望的热阻。因此，通过如本实施方式那样做成铝层与铜层的层叠构造，能够兼具降低应力而抑制电极2的剥离的效果以及使热阻变低的效果这两者。
此外，在上述中，设为第1层电极2a1、2b1由铝形成、第2层电极2a2、2b2由铜形成来进行了说明。但是，不限于该组合，能够考虑这些各层的材料的屈服应力以及热膨胀率，做成第1层电极容易变形的任意的材料结构。
在本实施方式中，仅说明了正方形形状的角薄部3的应用例，但既能够在本实施方式中应用实施方式1的图8～图11所示的各变形例的角薄部3，也能够对如实施方式2那样分割成多个的表面电极2a、2c应用上述层叠构造。
(实施方式4)
首先，使用图16来说明本实施方式的绝缘电路基板400的结构。
参照图16，本实施方式的绝缘电路基板400具有基本上与上述绝缘电路基板100相同的结构，所以对相同结构要素附加相同编号等，不重复其说明。但是，在图15的绝缘电路基板400中，例如正方形形状的角薄部3在沿着电极2的外边缘5的其附近的外边缘部包括沿着外边缘5延伸的延长部。该延长部与该外边缘部以外的区域相比在俯视时在X方向以及Y方向上更长地延伸。即，图15的角薄部3的结构具有：例如与图1的角薄部3同样地具有正方形形状的正方形形状薄部3d以及从该正方形形状薄部3d以沿着外边缘5的方式向外侧延伸的外边缘侧薄部3e(延长部)。
外边缘侧薄部3e从各个角薄部3的顶点4起在X方向以及Y方向这两个方向上延伸。具体来说，例如位于图16的右上侧的角薄部3具有从顶点4起在X方向上延伸至关于X方向的尺寸t11的位置、且具有关于Y方向的宽度t22的外边缘侧薄部3e以及从顶点4起在Y方向上延伸至关于Y方向的尺寸t21的位置、且具有关于X方向的宽度t12的外边缘侧薄部3e。另外，角薄部3在顶点4的附近，具有与实施方式1等的角薄部3相同的正方形形状薄部3d。在这里，上述尺寸t11以及t21比正方形形状薄部3d的尺寸t1、t2大，上述尺寸t12以及t22比正方形形状薄部3d的尺寸t1、t2小。
另外，本实施方式的角薄部3的最短宽度T是图16中所示的、连接位于正方形形状薄部3d与外边缘侧薄部3e的边界的角薄部3的外边缘的1点与顶点4的距离。
在具有作为延长部的外边缘侧薄部3e的本实施方式的角薄部3中，至少外边缘侧薄部3e也以从顶点4起仅沿着外边缘5的一部分的方式形成，不具有沿着外边缘5的整体的长度(由于外边缘侧薄部3e的沿着外边缘5的方向的长度小于外边缘5的长度的一半，所以相邻的外边缘侧薄部3e彼此不相互接触)。因此，包括外边缘侧薄部3e的本实施方式的角薄部3的整体形成于电极2的角部。
在本实施方式中，在例如产生在正方形形状薄部3d的附近放置功率半导体元件的需要或者产生将端子接合的需要等由于电极图案设计上的制约而难以使角薄部3的最短宽度T充分地增大的情况下是有益的。即，通过设置外边缘侧薄部3e，能够使角薄部3的最短宽度T(与不存在外边缘侧薄部3e的情况相比)增大哪怕是一点点。另外，外边缘侧薄部3e由于沿着电极2的外边缘5而其宽度t12以及t22较窄地形成(比正方形形状薄部3d的尺寸t1、t2小)，所以能够降低由于外边缘侧薄部3e而产生电极图案设计上的制约的可能性。因此，在本实施方式中，也能够得到利用角薄部3的足够的热应力降低效果。
关于以上的本实施方式，在这里主要说明了表面电极2a，但关于背面电极2b，也可以说基本上与表面电极2a相同。另外，还能够对如实施方式2那样分割成多个的表面电极2a、2c应用本实施方式的角薄部3以及对如实施方式3那样多层层叠而成的表面电极2a应用本实施方式的角薄部3。
(实施方式5)
使用图17～图19来说明将以上叙述的各实施方式的绝缘电路基板应用于实际的功率模块的例子。
参照图17，作为本实施方式的功率模块的IGBT模块900例如主要具有实施方式1的绝缘电路基板100、功率半导体元件51、布线部件52、焊料接合层53和环氧树脂54。
功率半导体元件51是将IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)安装到硅的半导体芯片而形成集成电路的元件。作为功率半导体元件51，除安装有IGBT的元件之外，也可以搭载安装有FWD(Free Wheeling Diode，续流二极管)的元件。功率半导体元件51以通过焊料接合层53进行接合的方式放置在绝缘电路基板100的表面电极2a的表面上。
但是，功率半导体元件51更优选的是代替硅的半导体芯片而通过作为由碳化硅、氮化镓系材料或者金刚石构成的群中的任意材料的宽带隙半导体的芯片形成。宽带隙半导体与硅相比能够在高温下动作，所以特别是存在应用为构成放热量多的功率半导体元件51的芯片的实际利益。
布线部件52是作为功率半导体元件51与IGBT模块900的外部之间的电信号的输入输出的媒介的导电性部件。布线部件52例如由铜构成。布线部件52既可以通过焊料接合层53接合于功率半导体元件51的表面上，也可以通过焊料接合层53接合于绝缘电路基板100的表面电极2a的表面上。
环氧树脂54以覆盖绝缘电路基板100、功率半导体元件51的表面以及侧面(的整体)以及布线部件52的表面(的一部分)的方式进行树脂密封，从而构成IGBT模块900。这样，IGBT模块900是密封对功率半导体元件51进行了安装以及布线的绝缘电路基板100、并且能够从布线部件52将布线端子取出到外部的方式。此外，代替环氧树脂54，也可以通过凝胶进行密封。
作为利用环氧树脂54的密封方法，能够使用一般公知的灌注模塑法或者传递模塑法等。通过对功率半导体元件51等进行树脂密封，能够提高环境应力耐性以及绝缘性，并且能够抑制由反复施加的热应力导致的功率半导体元件51的上下侧的表面的接合部的损伤，能够提高功率半导体元件51的动作可靠性。
此外，实际上布线部件52例如通过键合导线与形成于功率半导体元件51的表面上的控制端子等连接，但在图17中省略它的图示。
参照图18，关于本实施方式的功率单元800，图17的IGBT模块900以通过油脂(grease)56连接到散热器55的表面上的方式放置。具体来说，在图18中，2个IGBT模块900相互空出间隔，通过油脂56而连接到1个散热器55的上侧的表面上。将2个IGBT模块900中的一个IGBT模块900的布线部件52与另一个IGBT模块900的布线部件52电连接。
如图18所示，将通过油脂56把多个(例如2个)IGBT模块900连接到散热器55而将p端子与n端子连接而成的系统作为一相，并将它做成UVW的三相，从而能够构成三相逆变器设备。
将该三相逆变器设备应用于搭载于铁路车辆的电力变换器或者搭载于混合动力汽车的电力变换机等。该三相逆变器设备由于由功率半导体元件51产生的放热以及由环境条件引起的温度变化，暴露于冷热循环。因此，对于IGBT模块900中使用的绝缘电路基板100，也需要针对冷热循环的可靠性。例如，在由于冷热循环而绝缘电路基板100的电极剥离了的情况下，在剥离部位发生部分放电，发生电力变换机的动作不良或者故障。
因此，通过将本实施方式的绝缘电路基板100应用于IGBT模块900，能够降低热应力，所以能够实现针对冷热循环的耐性高的IGBT模块900、即电力变换器。
以上示出实施方式1的绝缘电路基板100的应用例，但也可以将上述变形例或者其他实施方式的绝缘电路基板应用于IGBT模块900。
(实施方式6)
首先，使用图19来说明本实施方式的功率单元700的结构。
参照图19，本实施方式的功率单元700具有基本上与实施方式5的功率单元800相同的结构，所以对相同结构要素附加相同编号等，不重复其说明。但是，关于图19的功率单元700，代替油脂56而通过焊料接合层53来进行IGBT模块900与散热器55的连接。
如果这样，则由于焊料的导热性比油脂56高，所以能够降低IGBT模块900与散热器55之间的热阻，其结果，能够使IGBT模块900进一步小型化。
但是，在通过焊料接合层53将IGBT模块900与散热器55接合的情况下，与通过油脂56将它们接合的情况相比，在冷热循环时对绝缘电路基板100施加的热应力增加。因此，要求大幅降低对绝缘电路基板100施加的热应力。另一方面，还一并要求不阻碍作为通过焊料接合层53将IGBT模块900与散热器55接合的动机的热阻的降低。
在本实施方式中，IGBT模块900中使用的绝缘电路基板100通过形成角薄部3，能够在抑制热阻的增加的同时，降低热应力，所以对于功率单元700整体，起到通过抑制热阻以及热应力的增加而带来的作用效果。
以上示出实施方式1的绝缘电路基板100的应用例，但也可以将上述变形例或者其他实施方式的绝缘电路基板应用于IGBT模块900。
(实施方式7)
参照图20，本实施方式的功率单元600具有基本上与实施方式6的功率单元700相同的结构，所以对相同结构要素附加相同编号等，不重复其说明。但是，关于图20的功率单元600，绝缘电路基板100是代替环氧树脂54而通过凝胶57来密封，将该凝胶57容纳于壳体58。另外，图20的功率单元600配置有散热底板59来代替散热器55。散热底板59由与散热器55相同的材质构成，未形成散热用的凸片，具有平板形状。此外，图20的功率单元600与图19的功率单元700同样地，作为通过焊料接合层53而与IGBT模块连接的散热用的部件，使用焊料接合层53。另外，如图20所示，布线部件52可以弯曲，但如图18以及图19所示，也可以直线状地延伸。
在图20中，未将焊料接合层53附着到背面电极2b的角薄部3，将焊料接合层53仅供给到角薄部3以外的背面电极2b的最下表面。如果这样，则在冷热循环时即使对绝缘电路基板100施加热应力，也能够抑制该热应力集中于绝缘电路基板100的角部(角薄部3等)。另外，假设在使焊料接合层53附着于背面电极2b的角薄部3的情况下(在用焊料接合层53填充了角薄部3的表面与散热底板59的表面之间的区域的情况下)，能够抑制由于热应力引起的裂纹，使焊料接合层53在冷热循环下的寿命更长。这是由于与角薄部3相接的焊料接合层53的厚度增加，所以能够降低该焊料接合层53的剪切应变(shear strain)的量。
应该认为，本次公开的实施方式在所有方面都是例示，并非限制性的。本发明的范围不通过上述说明而是通过权利要求书来表示，旨在包括与权利要求书均等的含意以及范围内的全部变更。

Claims (12)

1.一种绝缘电路基板，其中，具备：
绝缘基板；
第1电极，形成于所述绝缘基板的一个主表面上，该第1电极的平面形状是多边形形状；以及
第2电极，形成于所述绝缘基板的与所述一个主表面的相反侧的另一个主表面上，该第2电极的平面形状是多边形形状，
在角部形成有薄部，所述薄部的厚度比所述薄部以外的区域薄，该角部是在对所述第1电极以及第2电极中的至少某一个电极俯视时从顶点起在沿着外边缘的方向上占据所述外边缘的长度的一部分的区域。
2.根据权利要求1所述的绝缘电路基板，其中，
所述薄部具有包括所述第1电极以及第2电极中的至少某一个电极的多个顶点中的1个所述顶点的平面形状，
关于所述薄部，从包含于所述薄部的1个所述顶点至所述第1电极以及第2电极中的至少某一个电极中的所述薄部以外的区域的最短距离为所述薄部的厚度的5倍以上且10倍以下。
3.根据权利要求1或者2所述的绝缘电路基板，其中，
所述第1电极以及第2电极中的至少某一个电极的厚度为0.6mm以上且1.5mm以下。
4.根据权利要求1～3中的任一项所述的绝缘电路基板，其中，
所述薄部的厚度为0.2mm以上且0.4mm以下。
5.根据权利要求1～4中的任一项所述的绝缘电路基板，其中，
所述第1电极以及第2电极中的至少某一个电极中的所述薄部与所述薄部以外的区域的边界线在俯视时与所述第1电极以及第2电极中的至少某一个电极的所述外边缘以曲线状相交。
6.根据权利要求1～5中的任一项所述的绝缘电路基板，其中，
所述第1电极以及第2电极中的至少某一个电极在所述一个主表面上或者所述另一个主表面上相互空出间隔地被分割成多个。
7.根据权利要求1～6中的任一项所述的绝缘电路基板，其中，
所述第1电极以及第2电极中的至少某一个电极包括以覆盖所述一个主表面或者所述另一个主表面的方式形成的第1层以及以覆盖所述第1层的表面的方式形成的第2层。
8.根据权利要求1～7中的任一项所述的绝缘电路基板，其中，
所述第1电极以及第2电极中的至少某一个电极的所述薄部在所述第1电极以及第2电极中的至少某一个电极的沿着所述外边缘的外边缘部包括沿着所述外边缘延伸的延长部。
9.一种功率模块，其中，具备：
权利要求1～8中的任一项所述的绝缘电路基板；以及
功率半导体元件，放置于所述绝缘电路基板的表面上。
10.根据权利要求9所述的功率模块，其中，
所述功率半导体元件由宽带隙半导体形成。
11.根据权利要求10所述的功率模块，其中，
所述宽带隙半导体是由碳化硅、氮化镓系材料或者金刚石构成的群中的任意材料。
12.一种功率单元，其中，
将权利要求9～11中的任一项所述的所述功率模块放置于散热器的表面上。
CN201580068669.7A 2014-12-18 2015-10-13 绝缘电路基板、功率模块以及功率单元 Active CN107004644B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014256431 2014-12-18
JP2014-256431 2014-12-18
PCT/JP2015/078874 WO2016098431A1 (ja) 2014-12-18 2015-10-13 絶縁回路基板、パワーモジュールおよびパワーユニット

Publications (2)

Publication Number Publication Date
CN107004644A true CN107004644A (zh) 2017-08-01
CN107004644B CN107004644B (zh) 2019-05-07

Family

ID=56126333

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580068669.7A Active CN107004644B (zh) 2014-12-18 2015-10-13 绝缘电路基板、功率模块以及功率单元

Country Status (5)

Country Link
US (1) US10170433B2 (zh)
JP (1) JP6033522B1 (zh)
CN (1) CN107004644B (zh)
DE (1) DE112015005654T5 (zh)
WO (1) WO2016098431A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109860159A (zh) * 2017-11-29 2019-06-07 三菱电机株式会社 半导体模块、其制造方法以及电力变换装置
CN113439331A (zh) * 2019-01-16 2021-09-24 凸版印刷株式会社 封装用基板及其制造方法
CN113632216A (zh) * 2019-03-27 2021-11-09 NexFi技术株式会社 功率基板及具备该功率基板的高电压模块

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6234630B2 (ja) * 2015-02-25 2017-11-22 三菱電機株式会社 パワーモジュール
JP6269573B2 (ja) 2015-05-18 2018-01-31 株式会社デンソー 半導体装置
CN107316817B (zh) * 2016-04-26 2020-08-25 中芯国际集成电路制造(上海)有限公司 封装件及其制造方法
CN109156080B (zh) 2016-05-16 2021-10-08 株式会社村田制作所 陶瓷电子部件
EP3608951A4 (en) * 2017-03-23 2020-12-16 Kabushiki Kaisha Toshiba CERAMIC-METAL CIRCUIT BOARD AND SEMICONDUCTOR COMPONENT WITH USE THEREOF
DE102018207537A1 (de) * 2018-05-15 2019-11-21 Robert Bosch Gmbh Verbundanordnung aus drei gestapelten Fügepartnern
EP3951854A4 (en) * 2019-03-29 2022-05-25 Denka Company Limited SILICON NITRIDE CIRCUIT BOARD AND ELECTRONIC COMPONENT MODULE
JP7435415B2 (ja) * 2020-11-16 2024-02-21 三菱電機株式会社 半導体装置及びその製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459986A (en) * 1987-08-31 1989-03-07 Toshiba Corp Ceramic circuit board
JPH08274423A (ja) * 1995-03-30 1996-10-18 Toshiba Corp セラミックス回路基板
JPH09283703A (ja) * 1996-04-18 1997-10-31 Nippon Inter Electronics Corp 複合半導体装置
JPH104156A (ja) * 1996-06-14 1998-01-06 Mitsubishi Electric Corp 半導体装置用絶縁基板及び半導体装置
JP2004134746A (ja) * 2002-08-13 2004-04-30 Fuji Electric Device Technology Co Ltd 半導体装置
JP2006140401A (ja) * 2004-11-15 2006-06-01 Toshiba Corp 半導体集積回路装置
CN102315248A (zh) * 2010-06-30 2012-01-11 瑞萨电子株式会社 半导体器件和制造半导体器件的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4649027B2 (ja) 1999-09-28 2011-03-09 株式会社東芝 セラミックス回路基板
JP4867793B2 (ja) 2007-05-25 2012-02-01 株式会社豊田自動織機 半導体装置
JP2010103311A (ja) * 2008-10-23 2010-05-06 Toyota Central R&D Labs Inc 積層基板
JP5818099B2 (ja) * 2012-04-27 2015-11-18 国立研究開発法人産業技術総合研究所 半導体装置
JP2014118310A (ja) 2012-12-14 2014-06-30 Denki Kagaku Kogyo Kk セラミックス回路基板

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459986A (en) * 1987-08-31 1989-03-07 Toshiba Corp Ceramic circuit board
JPH08274423A (ja) * 1995-03-30 1996-10-18 Toshiba Corp セラミックス回路基板
JPH09283703A (ja) * 1996-04-18 1997-10-31 Nippon Inter Electronics Corp 複合半導体装置
JPH104156A (ja) * 1996-06-14 1998-01-06 Mitsubishi Electric Corp 半導体装置用絶縁基板及び半導体装置
JP2004134746A (ja) * 2002-08-13 2004-04-30 Fuji Electric Device Technology Co Ltd 半導体装置
JP2006140401A (ja) * 2004-11-15 2006-06-01 Toshiba Corp 半導体集積回路装置
CN102315248A (zh) * 2010-06-30 2012-01-11 瑞萨电子株式会社 半导体器件和制造半导体器件的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109860159A (zh) * 2017-11-29 2019-06-07 三菱电机株式会社 半导体模块、其制造方法以及电力变换装置
JP2019102535A (ja) * 2017-11-29 2019-06-24 三菱電機株式会社 半導体モジュール、その製造方法及び電力変換装置
CN109860159B (zh) * 2017-11-29 2023-05-19 三菱电机株式会社 半导体模块、其制造方法以及电力变换装置
CN113439331A (zh) * 2019-01-16 2021-09-24 凸版印刷株式会社 封装用基板及其制造方法
CN113632216A (zh) * 2019-03-27 2021-11-09 NexFi技术株式会社 功率基板及具备该功率基板的高电压模块

Also Published As

Publication number Publication date
WO2016098431A1 (ja) 2016-06-23
DE112015005654T5 (de) 2017-08-31
JP6033522B1 (ja) 2016-11-30
JPWO2016098431A1 (ja) 2017-04-27
US10170433B2 (en) 2019-01-01
US20170338189A1 (en) 2017-11-23
CN107004644B (zh) 2019-05-07

Similar Documents

Publication Publication Date Title
CN107004644A (zh) 绝缘电路基板、功率模块以及功率单元
JP5374831B2 (ja) 複数の半導体チップおよび電子部品を備える２枚の基板を有するパワーエレクトロニックパッケージ
US9520337B2 (en) Semiconductor module
US9171773B2 (en) Semiconductor device
WO2015033724A1 (ja) 電力用半導体モジュール
US9754855B2 (en) Semiconductor module having an embedded metal heat dissipation plate
EP2717310A1 (en) Semiconductor device and wiring substrate
EP3026701B1 (en) Power module and manufacturing method thereof
JP2009536458A (ja) 半導体モジュール及びその製造方法
JP7187992B2 (ja) 半導体モジュールおよび車両
JP2006253516A (ja) パワー半導体装置
US20150137344A1 (en) Semiconductor device and method for manufacturing same
JP2010283053A (ja) 半導体装置及びその製造方法
US9842786B2 (en) Semiconductor device
JP5954409B2 (ja) 放熱フィン付き半導体モジュール
JP2019125708A (ja) 半導体装置
US20230187311A1 (en) Semiconductor device and manufacturing method thereof
US10658261B2 (en) Semiconductor device
CN112530915B (zh) 半导体装置
US8921989B2 (en) Power electronics modules with solder layers having reduced thermal stress
US11201099B2 (en) Semiconductor device and method of manufacturing the same
EP3276658A1 (en) Cooler, power semiconductor module arrangement with a cooler and methods for producing the same
JP7367418B2 (ja) 半導体モジュールおよび車両
JP2007288044A (ja) 半導体装置
JP2023010131A (ja) 半導体モジュールおよびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant