CN106982508B - 印刷电路板以及包括该印刷电路板的半导体封装 - Google Patents

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Abstract

本公开提供印刷电路板以及包括该印刷电路板的半导体封装。可以提供一种减小半导体封装的厚度并改善半导体封装的可靠性的印刷电路板(PCB)、包括该PCB的半导体封装以及制造该PCB的方法。PCB可以包括具有至少一个基底层的基板基底以及设置在至少一个基底层的顶表面和底表面上的多个配线层，可以提供分别限定多个配线图案的多个配线层。多个配线层当中的至少一个配线层的一个配线图案的导电材料的弹性模量可以小于另一个配线图案的导电材料的弹性模量。

Description

印刷电路板以及包括该印刷电路板的半导体封装
技术领域
本发明构思涉及印刷电路板(PCB)、包括该PCB的半导体封装和/或制造该PCB的方法，更具体地，涉及包括多个配线层的PCB、包括该PCB的半导体封装和/或制造该PCB的方法。
背景技术
随着电子产业的快速发展和用户需求的增长，期望电子装置具有例如更多的功能和更小的尺寸。因此，包括在电子装置中的半导体封装也被期望具有更小的厚度。
发明内容
本发明构思提供可减小半导体封装的厚度并改善印刷电路板(PCB)的可靠性的PCB、包括该PCB的半导体封装和/或制造该PCB的方法。
根据示例实施方式，一种PCB包括：基板基底，具有至少一个基底层；多个配线层，在至少一个基底层的顶表面和底表面上，该多个配线层分别限定多个配线图案，多个配线层当中的一个配线图案的导电材料的弹性模量小于多个配线层当中的另一个配线图案的导电材料的弹性模量。
根据示例实施方式，一种PCB包括：基板基底，包括至少一个基底层；多个配线层，在至少一个基底层的顶表面和底表面上，该多个配线层分别限定多个配线图案，配线图案的一部分的金属的晶粒尺寸大于配线图案的另一部分的金属的晶粒尺寸。
根据示例实施方式，一种半导体封装包括：印刷电路板(PCB)，具有基板基底和多个配线层，该基板基底具有至少一个基底层，该多个配线层在至少一个基底层的顶表面和底表面上，该多个配线层限定多个配线图案，多个配线图案当中的一个配线图案的金属的弹性模量小于多个配线图案当中的另一个配线图案的金属的弹性模量；至少一个第一半导体芯片，附接到PCB的顶表面并电连接到多个配线图案的至少一部分；以及第一模层，覆盖PCB的顶表面的至少一部分和所述至少一个第一半导体芯片。
根据示例实施方式，一种制造印刷电路板(PCB)的方法可以包括：形成第一配线层；在第一基底层上形成第二配线层；将其上形成第二配线层的第一基底层附接到第一配线层使得第一基底层面对第一配线层。第一配线层和第二配线层可以具有彼此不同的弹性模量。
根据示例实施方式，一种半导体封装可以包括：印刷电路板(PCB)，具有至少一个基底层、包括第一配线图案和第二配线图案的多个配线图案，第一配线图案和第二配线图案在以下中的至少一个上：(1)分别在至少一个基底层的顶表面和底表面上和(2)分别在PCB的第一水平区域和第二水平区域上，第一配线图案的弹性模量不同于第二配线图案的弹性模量；半导体芯片，附接到PCB的表面；以及模层，覆盖PCB的顶表面的至少一部分和半导体芯片。
附图说明
从以下结合附图的详细描述，本发明构思的示例实施方式将被更清楚地理解，附图中：
图1是根据示例实施方式的印刷电路板(PCB)的截面图；
图2是根据示例实施方式的PCB的截面图；
图3是根据示例实施方式的PCB的截面图；
图4是根据示例实施方式的PCB的截面图；
图5是根据示例实施方式的PCB的截面图；
图6是根据示例实施方式的PCB的截面图；
图7A至图7I是用于说明根据示例实施方式的制造PCB的方法的截面图；
图8A至图8I是用于说明根据示例实施方式的制造PCB的方法的截面图；
图9A是根据比较示例的半导体封装的截面图；
图9B是根据示例实施方式的半导体封装的截面图；
图10A是根据比较示例的半导体封装的截面图；
图10B是根据示例实施方式的半导体封装的截面图；
图11A至图11D是根据示例实施方式的半导体封装的截面图；
图12A是示出导电材料的晶粒尺寸和导电材料的弹性模量之间的关系的曲线图，用于说明包括在根据示例实施方式的PCB中的配线图案的导电材料的弹性模量；
图12B是示出在形成导电材料的电镀方法中使用的电流密度或添加剂量与导电材料的弹性模量之间的关系的曲线图，用于说明根据示例实施方式的PCB中包括的配线图案的导电材料的弹性模量；
图13是根据示例实施方式的PCB的截面图；
图14A至图14F是用于说明根据示例实施方式的制造PCB的方法的截面图；以及
图15是根据示例实施方式的系统的方框图。
具体实施方式
现在将在下面参照附图更全面地描述本发明构思，附图中示出本发明的元件。
图1是根据示例实施方式的印刷电路板(PCB)100a的截面图。
参照图1，PCB 100a包括基板基底110a和多个配线层(例如第一至第三配线层1、2和3)，每个配线层具有配线图案120a。
基板基底110a可以通过堆叠多个基底层(例如第一基底层112a和第二基底层114a)而形成。
在某些示例实施方式中，基板基底110a以及第一基底层112a和第二基底层114a中的每个可以由从酚醛树脂、环氧树脂和聚酰亚胺中选择的至少一种材料形成。例如，基板基底110a以及第一基底层112a和第二基底层114a中的每个可以包括从阻燃剂4(FR4)、四官能环氧树脂、聚苯醚、环氧树脂/聚苯醚、双马来酰亚胺三嗪(BT)、聚醯胺短纤席材(thermount)、氰酸酯、聚酰亚胺和液晶聚合物中选择的至少一种材料。
第一至第三配线层1、2和3可以设置在第一基底层112a和第二基底层114a的顶表面和底表面上。当基板基底110a通过堆叠第一基底层112a和第二基底层114a而形成时，第一配线层1可以设置在第一基底层112a的顶表面上，第二配线层2可以设置在第一基底层112a的底表面和第二基底层114a的顶表面之间，第三配线层3可以设置在第二基底层114a的底表面上。
这里所用的术语“配线层”指的是设置在基板基底110a的顶表面上、在基板基底110a的底表面上和/或在第一基底层112a和第二基底层114a之间的具有配线的层。也就是，配线层的数目可以比基板基底110a的基底层的数目多一个。
在某些示例实施方式中，当基板基底110a包括一个基底层时，两个配线层可以设置在基板基底110a的顶表面和底表面上，并且当基板基底110a包括三个或更多的基底层时，可以设置四个或更多的配线层。
第一至第三配线层1、2和3的每个可以具有配线图案120a。此外，第一配线层1可以具有第一配线图案122a，第二配线层2可以具有第二配线图案124a，第三配线层3可以具有第三配线图案126a。
第一至第三配线图案122a、124a和126a的每个可以由导电材料形成。在某些示例实施方式中，第一至第三配线图案122a、124a和126a的每个可以由金属形成。
第一至第三配线层1、2和3当中的至少一个配线层的配线图案120a的导电材料的弹性模量可以小于至少一个其它配线层的配线图案120a的导电材料的弹性模量。
第一配线层1的第一配线图案122a的导电材料、第二配线层2的第二配线图案124a的导电材料以及第三配线层3的第三配线图案126a的导电材料可以分别具有第一弹性模量、第二弹性模量和第三弹性模量。
在某些示例实施方式中，第一配线层1的第一配线图案122a的导电材料的第一弹性模量、第二配线层2的第二配线图案124a的导电材料的第二弹性模量以及第三配线层3的第三配线图案126a的导电材料的第三弹性模量可以从设置在基板基底110a的底表面上的第三配线层3到设置在基板基底110a的顶表面上的第一配线层1逐渐增大。例如，第一弹性模量可以大于第二弹性模量，第二弹性模量可以大于第三弹性模量。
在某些示例实施方式中，第一至第三配线层1、2和3的第一至第三配线图案122a、124a和126a可以包括相同的金属。第一至第三配线图案122a、124a和126a的每个可以通过采用电镀法形成。例如，第一至第三配线图案122a、124a和126a可以由铜形成。
第一至第三配线层1、2和3当中的至少一个配线层的配线图案120a的金属的晶粒尺寸可以大于至少一个其它配线层的配线图案120a的金属的晶粒尺寸。
这里使用的术语“晶粒尺寸”可以指的是配线层的配线图案的金属的平均晶粒尺寸。
第一配线层1的第一配线图案122a的金属、第二配线层2的第二配线图案124a的金属以及第三配线层3的第三配线图案126a的金属可以分别具有第一晶粒尺寸、第二晶粒尺寸和第三晶粒尺寸。
在某些示例实施方式中，第一配线图案122a的金属的第一晶粒尺寸、第二配线图案124a的金属的第二晶粒尺寸以及第三配线图案126a的金属的第三晶粒尺寸可以从设置在基板基底110a的底表面上的第三配线层3到设置在基板基底110a的顶表面上的第一配线层逐渐减小。例如，第一晶粒尺寸可以小于第二晶粒尺寸，第二晶粒尺寸可以小于第三晶粒尺寸。
电连接第一至第三配线图案122a、124a和126a的第一导电过孔132和第二导电过孔134可以形成在基板基底110a中。在某些示例实施方式中，第一导电过孔132和第二导电过孔134的每个可以由铜、镍、不锈钢或铍铜形成。第一导电过孔132可以穿过第一基底层112a，第二导电过孔134可以穿过第二基底层114a。
覆盖第一配线图案122a的至少一部分的顶阻焊层142可以形成在基板基底110a的顶表面上。覆盖第三配线图案126a的至少一部分的底阻焊层144可以形成在基板基底110a的底表面上。第一配线图案122a和第三配线图案126a的由于没有被顶阻焊层142和底阻焊层144覆盖而暴露的部分可以分别用作PCB 100a的顶焊盘和底焊盘。金属层(未示出)可以进一步形成在顶焊盘和底焊盘的每个上。金属层可以增大顶焊盘和底焊盘的粘合力，并可以减小接触电阻。例如，金属层可以通过采用热空气焊料均涂(HASL)或镍(Ni)/金(Au)电镀形成。
顶阻焊层142和底阻焊层144的每个可以通过例如利用丝网印刷或喷墨印刷将焊料掩模绝缘墨水施加到基板基底110a的顶表面和底表面、然后进行热固化、紫外线(UV)固化或红外线(IR)固化而形成。
顶阻焊层142和底阻焊层144可以通过例如利用丝网印刷、喷涂将可光成像阻焊剂整个地施加到基板基底110a的顶表面和底表面或利用层压接合膜型阻焊剂材料、利用曝光和显影去除不需要的部分以及进行热固化、UV固化或IR固化而形成。
半导体芯片可以附接到PCB 100a的顶表面102a。也就是，PCB 100a的顶表面102a可以是芯片附接表面。外连接端子可以附接到PCB 100a的底表面104a。也就是，PCB 100a的底表面104a可以是连接端子附接表面。半导体芯片可以电连接到顶焊盘。外连接端子可以电连接到底焊盘。
覆盖PCB 100a的顶表面102a的至少一部分和半导体芯片的模层可以形成在PCB100a的顶表面102a上。
当包括半导体芯片和模层的芯片结构的热膨胀系数与其上形成该芯片结构的PCB的热膨胀系数不同时，半导体封装可能翘曲。
然而，在根据示例实施方式的PCB 100a中，由于第一至第三配线层1、2和3当中的至少一个配线层的配线图案120a的导电材料的弹性模量与至少一个其它配线层的配线图案120a的导电材料的弹性模量不同，所以可以减轻或防止半导体封装的翘曲。
例如，当芯片结构的热膨胀系数小于PCB的热膨胀系数时，半导体封装可能翘曲成凹入形状。
然而，在根据示例实施方式的PCB 100a中，由于第一配线图案122a的第一弹性模量大于第三配线图案126a的第三弹性模量，所以可以提供足以减轻或防止PCB 100a翘曲成凹入形状的刚度，翘曲可以被抵消。因此，可以减轻或防止包括PCB 100a的半导体封装的翘曲。
图2是根据示例实施方式的PCB 100b的截面图。在图2中，相同的附图标记表示图1中的相同的元件，因此将不重复它们的描述。
参照图2，PCB 100b包括基板基底110a以及每个具有配线图案120b的第一至第三配线层1、2和3。
基板基底110a可以通过堆叠第一基底层112a和第二基底层114a而形成。
第一至第三配线层1、2和3的每个可以具有配线图案120b。例如，第一配线层1可以具有第一配线图案122b，第二配线层2可以具有第二配线图案124b，第三配线层3可以具有第三配线图案126b。
第一至第三配线图案122b、124b和126b的每个可以由导电材料形成。在某些示例实施方式中，第一至第三配线图案122b、124b和126b的每个可以由金属形成。
第一至第三配线层1、2和3当中的至少一个配线层的配线图案120b的导电材料的弹性模量可以小于至少一个其它配线层的配线图案120b的导电材料的弹性模量。
第一配线层1的第一配线图案122b的导电材料、第二配线层2的第二配线图案124b的导电材料以及第三配线层3的第三配线图案126b的导电材料可以分别具有第一弹性模量、第二弹性模量和第三弹性模量。
在某些示例实施方式中，第一配线层1的第一配线图案122b的导电材料的第一弹性模量、第二配线层2的第二配线图案124b的导电材料的第二弹性模量以及第三配线层3的第三配线图案126b的导电材料的第三弹性模量可以从设置在基板基底110a的底表面上的第三配线层3到设置在基板基底110a的顶表面上的第一配线层1逐渐减小。例如，第一弹性模量可以小于第二弹性模量，第二弹性模量可以小于第三弹性模量。
在某些示例实施方式中，第一至第三配线层1、2和3的第一至第三配线图案122b、124b和126b可以包括相同的金属。例如，第一至第三配线图案122b、124b和126b可以由铜形成。
第一至第三配线层1、2和3当中的至少一个配线层的配线图案120b的金属的晶粒尺寸大于至少一个其它配线层的配线图案120b的金属的晶粒尺寸。
第一配线层1的第一配线图案122b的金属、第二配线层2的第二配线图案124b的金属和第三配线层3的第三配线图案126b的金属可以分别具有第一晶粒尺寸、第二晶粒尺寸和第三晶粒尺寸。
在某些示例实施方式中，第一配线图案122b的金属的第一晶粒尺寸、第二配线图案124b的金属的第二晶粒尺寸和第三配线图案126b的金属的第三晶粒尺寸从设置在基板基底110a的底表面上的第三配线层3到设置在基板基底110a的顶表面上的第一配线层1逐渐增大。例如，第一晶粒尺寸可以大于第二晶粒尺寸，第二晶粒尺寸可以大于第三晶粒尺寸。
电连接第一至第三配线图案122b、124b和126b的第一导电过孔132和第二导电过孔134可以形成在基板基底110a中。
覆盖第一配线图案122b的至少一部分的顶阻焊层142形成在基板基底110a的顶表面上。覆盖第三配线图案126b的至少一部分的底阻焊层144可以形成在基板基底110a的底表面上。第一配线图案122b和第三配线图案126b的由于没有被顶阻焊层142和底阻焊层144覆盖而暴露的部分可以分别为顶焊盘和底焊盘。金属层(未示出)还可以形成在顶焊盘和底焊盘的每个上。
半导体芯片可以附接到PCB 100b的顶表面102b。也就是，PCB 100b的顶表面102b可以是芯片附接表面。外连接端子可以附接到PCB 100b的底表面104b。也就是，PCB 100b的底表面104b可以为连接端子附接表面。半导体芯片可以电连接到顶焊盘。外连接端子可以电连接到底焊盘。
覆盖PCB 100b的顶表面102b的至少一部分和半导体芯片的模层可以形成在PCB100b的顶表面102b上。
当包括半导体芯片和模层的芯片结构的热膨胀系数与其上形成该芯片结构的PCB100b的热膨胀系数不同时，半导体封装可能翘曲。
然而，在根据示例实施方式的PCB 100b中，由于第一至第三配线层1、2和3当中的至少一个配线层的配线图案120b的导电材料的弹性模量与至少一个其它配线层的配线图案120b的导电材料的弹性模量不同，所以可以减轻或防止半导体封装的翘曲。
例如，当芯片结构的热膨胀系数大于PCB的热膨胀系数时，半导体封装可能翘曲成凸起的形状。
然而，在根据示例实施方式的PCB 100b中，由于第一弹性模量小于第三弹性模量，所以可以提供足以防止PCB 100b翘曲成凸起形状的刚度，翘曲可以被抵消。因此，可以减轻或防止包括PCB 100b的半导体封装的翘曲。
图3是根据示例实施方式的PCB 100c的截面图。在图3中，相同的附图标记表示图1和图2中的相同的元件，因此将不重复其描述。
参照图3，PCB 100c包括基板基底110a以及每个具有配线图案120c的第一至第三配线层1、2和3。
基板基底110a可以通过堆叠第一基底层112a和第二基底层114a而形成。
第一至第三配线层1、2和3的每个可以具有配线图案120c。此外，第一配线层1可以具有第一配线图案122c，第二配线层2可以具有第二配线图案124c，第三配线层3可以具有第三配线图案126c。
第一至第三配线图案122c、124c和126c的每个可以由导电材料形成。在某些示例实施方式中，第一至第三配线图案122c、124c和126c的每个可以由金属形成。
第一至第三配线层1、2和3当中的至少一个配线层的配线图案120c的导电材料的弹性模量可以与至少一个其它配线层的配线图案120c的导电材料的弹性模量不同。
第一配线层1的第一配线图案122c的导电材料、第二配线层2的第二配线图案124c的导电材料以及第三配线层3的第三配线图案126c的导电材料可以分别具有第一弹性模量、第二弹性模量和第三弹性模量。
在某些示例实施方式中，第二配线层2的第二配线图案124c设置在基板基底110a中。第一配线图案112c和第三配线图案126c分别设置在基板基底110a的顶表面和底表面上。第二配线图案124c的导电材料的第二弹性模量可以大于第一配线层1的第一配线图案122c的导电材料的第一弹性模量和第三配线层3的第三配线图案126c的导电材料的第三弹性模量。例如，第二弹性模量可以大于第一弹性模量和第三弹性模量。第一弹性模量和第三弹性模量可以相同，但不限于此。
在某些示例实施方式中，第一至第三配线层1、2和3的第一至第三配线图案122c、124c和126c可以由相同的金属形成。例如，第一至第三配线图案122c、124c和126c可以由铜形成。
第一至第三配线层1、2和3当中的至少一个配线层的配线图案120c的金属的晶粒尺寸可以大于至少一个其它配线层的配线图案120c的金属的晶粒尺寸。
第一配线层1的第一配线图案122c的金属、第二配线层2的第二配线图案124c的金属以及第三配线层3的第三配线图案126c的金属可以分别具有第一晶粒尺寸、第二晶粒尺寸和第三晶粒尺寸。
在某些示例实施方式中，第二配线图案124c可以设置在基板基底110a中。第一配线图案122c和第三配线图案126c可以分别设置在基板基底110a的顶表面和底表面上。第二配线图案124c的金属的第二晶粒尺寸可以小于第一配线图案122c的金属的第一晶粒尺寸和第三配线图案126c的金属的第三晶粒尺寸。例如，第二晶粒尺寸可以小于第一晶粒尺寸和第三晶粒尺寸。第一晶粒尺寸和第三晶粒尺寸可以相同，但不限于此。
电连接第一至第三配线图案122c、124c和126c的第一导电过孔132和第二导电过孔134可以形成在基板基底110a中。
覆盖第一配线图案122c的至少一部分的顶阻焊层142可以形成在基板基底110a的顶表面上。覆盖第三配线图案126c的至少一部分的底阻焊层144可以形成在基板基底110a的底表面上。第一配线图案122c和第三配线图案126c的由于没有被顶阻焊层142和底阻焊层144覆盖而暴露的部分可以分别是PCB 100c的顶焊盘和底焊盘。金属层(未示出)还可以形成在顶焊盘和底焊盘的每个上。
第一半导体芯片和第二半导体芯片可以分别附接到PCB 100c的顶表面102c和底表面104c。也就是，PCB 100c的顶表面102c和底表面104c可以为芯片附接表面。第一半导体芯片和第二半导体芯片可以分别电连接到顶焊盘和底焊盘。
覆盖PCB 100c的顶表面102c的至少一部分和第一半导体芯片的第一模层(未示出)可以形成在PCB 100c的顶表面102c上。覆盖PCB 100c的底表面104c的至少一部分和第二半导体芯片的第二模层可以形成在PCB 100c的底表面104c上。
当包括第一半导体芯片和第一模层的第一芯片结构的热膨胀系数和包括第二半导体芯片和第二模层的第二芯片结构的热膨胀系数彼此类似并与PCB的热膨胀系数不同时，应力可能施加到PCB，并且第一或第二半导体芯片和PCB之间的差的接触或对PCB的损坏可能发生。
然而，在根据示例实施方式的PCB 100c中，由于第二弹性模量大于第一弹性模量和第三弹性模量，所以刚度可以提供到PCB 100c的中央。因此，可以改善包括PCB 100c的半导体封装的可靠性。
图1至图3是示出PCB包括奇数个配线层(例如三个配线层)的情况的截面图。图4至图6是示出PCB包括偶数个配线层(例如四个配线层)的情况的截面图。在图4至图6中，相同的附图标记表示图1至图3中的相同的元件，因此将不重复其描述。
图4是根据示例实施方式的PCB 100d的截面图。
参照图4，PCB 100d包括基板基底110b和多个配线层(例如第一至第四配线层1、2、3和4)，每个配线层具有配线图案120d。
基板基底110b可以通过堆叠多个基底层(例如第一至第三基底层112b、114b和116b)而形成。
第一至第四配线层1、2、3和4可以设置在第一至第三基底层112b、114b和116b的顶表面和底表面上。当基板基底110b通过堆叠第一基底层112b、第二基底层114b和第三基底层116b而形成时，第一配线层1可以设置在第一基底层112b的顶表面上，第二配线层2可以设置在第一基底层112b的底表面和第二基底层114b的顶表面之间，第三配线层3可以设置在第二基底层114b的底表面和第三基底层116b的顶表面之间，第四配线层4可以设置在第三基底层116b的底表面上。
第一至第四配线层1、2、3和4的每个可以具有配线图案120d。此外，第一配线层1可以具有第一配线图案122d，第二配线层2可以具有第二配线图案124d，第三配线层3可以具有第三配线图案126d，第四配线层4可以具有第四配线图案128d。
第一至第四配线图案122d、124d、126d和128d的每个可以由导电材料形成。在某些示例实施方式中，第一至第四配线图案122d、124d、126d和128d的每个可以由金属形成。
第一至第四配线层1、2、3和4当中的至少一个配线层的配线图案120d的导电材料的弹性模量可以小于至少一个其它配线层的配线图案120d的导电材料的弹性模量。
第一配线层1的第一配线图案122d的导电材料、第二配线层2的第二配线图案124d的导电材料、第三配线层3的第三配线图案126d的导电材料以及第四配线层4的第四配线图案128d的导电材料可以分别具有第一弹性模量、第二弹性模量、第三弹性模量和第四弹性模量。
在某些示例实施方式中，第一配线图案122d的导电材料的第一弹性模量、第二配线图案124d的导电材料的第二弹性模量、第三配线图案126d的导电材料的第三弹性模量和第四配线图案128d的导电材料的第四弹性模量可以从设置在基板基底110b的底表面上的第四配线层4到设置在基板基底110b的顶表面上的第一配线层1逐渐增大。例如，第一弹性模量可以大于第二弹性模量，第二弹性模量可以大于第三弹性模量，第三弹性模量可以大于第四弹性模量。
在某些示例实施方式中，第一至第四配线层1、2、3和4的第一至第四配线图案122d、124d、126d和128d可以由相同的材料形成。第一至第四配线图案122d、124d、126d和128d的每个可以通过采用电镀法形成。例如，第一至第四配线图案122d、124d、126d和128d可以由铜形成。
第一至第四配线层1、2、3和4当中的至少一个配线层的配线图案120d的金属的晶粒尺寸可以大于至少一个其它配线层的配线图案120d的金属的晶粒尺寸。
第一配线层1的第一配线图案122d的金属、第二配线层2的第二配线图案124d的金属、第三配线层3的第三配线图案126d的金属和第四配线层4的第四配线图案128d的金属可以分别具有第一晶粒尺寸、第二晶粒尺寸、第三晶粒尺寸和第四晶粒尺寸。
在某些示例实施方式中，第一配线图案122d的金属的第一晶粒尺寸、第二配线图案124d的金属的第二晶粒尺寸、第三配线图案126d的金属的第三晶粒尺寸和第四配线图案128d的金属的第四晶粒尺寸可以从设置在基板基底110b的底表面上的第四配线层4到设置在基板基底110b的顶表面上的第一配线层1逐渐减小。例如，第一晶粒尺寸可以小于第二晶粒尺寸，第二晶粒尺寸可以小于第三晶粒尺寸，第三晶粒尺寸可以小于第四晶粒尺寸。
电连接第一至第四配线图案122d、124d、126d和128d的第一至第三导电过孔132、134和136可以形成在基板基底110b中。在某些示例实施方式中，第一至第三导电过孔132、134和136的每个可以由铜、镍、不锈钢和铍铜中的至少一个形成。第一导电过孔132可以穿过第一基底层112b，第二导电过孔134可以穿过第二基底层114b，第三导电过孔136可以穿过第三基底层116b。
覆盖第一配线图案122d的至少一部分的顶阻焊层142可以形成在基板基底110b的顶表面上。覆盖第四配线图案128d的至少一部分的底阻焊层144可以形成在基板基底110b的底表面上。第一配线图案122d和第四配线图案128d的由于没有被顶阻焊层142和底阻焊层144覆盖而暴露的部分可以分别用作顶焊盘和底焊盘。金属层(未示出)还可以形成在顶焊盘和底焊盘的每个上。
半导体芯片可以附接到PCB 100d的顶表面102d。PCB 100d的顶表面102d可以是芯片附接表面。外连接端子可以附接到PCB 100d的底表面104d。也就是，PCB 100d的底表面104d可以是连接端子附接表面。半导体芯片可以电连接到顶焊盘。外连接端子可以电连接到底焊盘。
覆盖PCB 100d的顶表面102d的至少一部分和半导体芯片的模层可以形成在PCB100d的顶表面102d上。
当包括半导体芯片和模层的芯片结构的热膨胀系数与PCB的热膨胀系数不同时，其上形成芯片结构的PCB(也就是半导体封装)可能翘曲。
然而，在根据示例实施方式的PCB 100d中，由于第一至第四配线层1、2、3和4当中的至少一个配线层的配线图案120d的导电材料的弹性模量与至少一个其它配线层的配线图案120d的导弹材料的弹性模量不同，所以可以减轻或防止半导体封装的翘曲。
例如，当芯片结构的热膨胀系数小于PCB的热膨胀系数时，半导体封装可能翘曲成凹入形状。
然而，在根据示例实施方式的PCB 100d中，由于第一弹性模量大于第四弹性模量，所以可以提供防止PCB 100d翘曲成凹入形状的足够强的刚度，翘曲可以被抵消。因此，可以减轻或防止包括PCB 100d的半导体封装的翘曲。
图5是根据示例实施方式的PCB 100e的截面图。在图5中，相同的附图标记表示与图4中相同的元件，因此将不重复其描述。
参照图5，PCB 100e包括基板基底110b以及每个具有配线图案120e的第一至第四配线层1、2、3和4。
基板基底110b可以通过堆叠第一至第三基底层112b、114b和116b而形成。
第一至第四配线层1、2、3和4的每个可以具有配线图案120e。此外，第一配线层1可以具有第一配线图案122e，第二配线层2可以具有第二配线图案124e，第三配线层3可以具有第三配线图案126e，第四配线层4可以具有第四配线图案128e。
第一至第四配线图案122e、124e、126e和128e的每个可以由导电材料形成。在某些示例实施方式中，第一至第四配线图案122e、124e、126e和128e的每个可以由金属形成。
第一至第四配线层1、2、3和4当中的至少一个配线层的配线图案120e的导电材料的弹性模量可以小于至少一个其它配线层的配线图案120e的导电材料的弹性模量。
第一配线层1的第一配线图案122e、第二配线层2的第二配线图案124e、第三配线层3的第三配线图案126e和第四配线层4的第四配线图案128e的导电材料可以分别具有第一弹性模量、第二弹性模量、第三弹性模量和第四弹性模量。
在某些示例实施方式中，第一配线层1的第一配线图案122e、第二配线层2的第二配线图案124e、第三配线层3的第三配线图案126e和第四配线层4的第四配线图案128e的导电材料的弹性模量可以从设置在基板基底110b的底表面上的第四配线层4到设置在基板基底110b的顶表面上的第一配线层1逐渐减小。例如，第一弹性模量可以小于第二弹性模量，第二弹性模量可以小于第三弹性模量，第三弹性模量可以小于第四弹性模量。
在某些示例实施方式中，第一至第四配线层1、2、3和4的第一至第四配线图案122e、124e、126e和128e的每个可以由金属形成。例如，第一至第四配线图案122e、124e、126e和128e可以由铜形成。
第一至第四配线层1、2、3和4当中的至少一个配线层的配线图案120e的金属的晶粒尺寸可以大于至少一个其它配线层的配线图案120e的金属的晶粒尺寸。
第一配线层1的第一配线图案122e的金属、第二配线层2的第二配线图案124e的金属、第三配线层3的第三配线图案126e的金属和第四配线层4的第四配线图案128e的金属可以分别具有第一晶粒尺寸、第二晶粒尺寸、第三晶粒尺寸和第四晶粒尺寸。
在某些示例实施方式中，第一配线图案122e的金属的第一晶粒尺寸、第二配线图案124e的金属的第二晶粒尺寸、第三配线图案126e的金属的第三晶粒尺寸和第四配线图案128e的金属的第四晶粒尺寸可以从设置在基板基底110b的底表面上的第四配线层4到设置在基板基底110b的顶表面上的第一配线层1逐渐增大。例如，第一晶粒尺寸可以大于第二晶粒尺寸，第二晶粒尺寸可以大于第三晶粒尺寸，第三晶粒尺寸可以大于第四晶粒尺寸。
电连接第一至第四配线图案122e、124e、126e和128e的第一至第三导电过孔132、134和136可以形成在基板基底110b中。
覆盖第一配线图案122e的至少一部分的顶阻焊层142可以形成在基板基底110b的顶表面上。覆盖第四配线图案128e的至少一部分的底阻焊层144可以形成在基板基底110b的底表面上。第一配线图案122e和第四配线图案128e的由于没有被顶阻焊层142和底阻焊层144覆盖而暴露的部分可以分别为顶焊盘和底焊盘。金属层(未示出)还可以形成在顶焊盘和底焊盘的每个上。
半导体芯片可以附接到PCB 100e的顶表面102e。也就是，PCB 100e的顶表面102e可以是芯片附接表面。外连接端子可以附接到PCB 100e的底表面104e。也就是，PCB 100e的底表面104e可以为连接端子附接表面。半导体芯片可以电连接到顶焊盘。外连接端子可以电连接到底焊盘。
覆盖PCB 100e的顶表面102e的至少一部分和半导体芯片的模层可以形成在PCB100e的顶表面102e上。
当包括半导体芯片和模层的芯片结构的热膨胀系数与PCB的热膨胀系数不同时，其上形成芯片结构的PCB(也就是半导体封装)可能翘曲。
然而，在根据示例实施方式的PCB 100e中，由于第一至第四配线层1、2、3和4当中的至少一个配线层的配线图案120e的导电材料的弹性模量与至少一个其它配线层的配线图案120e的导电材料的弹性模量不同，所以可以减轻或防止半导体封装的翘曲。
例如，当芯片结构的热膨胀系数大于PCB的热膨胀系数时，半导体封装可能翘曲成凸起形状。
然而，在根据示例实施方式的PCB 100e中，由于第一弹性模量小于第四弹性模量，所以可以提供防止PCB 100e翘曲成凸起形状的足够强的刚度，翘曲可以被抵消。因此，可以减轻或防止包括PCB 100e的半导体封装的翘曲。
图6是根据示例实施方式的PCB 100f的截面图。在图6中，相同的附图标记表示图4和图5中相同的元件，因此将不重复其描述。
参照图6，PCB 100f包括基板基底110b和每个具有配线图案120f的第一至第四配线层1、2、3和4。
基板基底110b可以通过堆叠第一至第三基底层112b、114b和116b而形成。
第一至第四配线层1、2、3和4的每个可以具有配线图案120f。此外，第一配线层1可以具有第一配线图案122f，第二配线层2可以具有第二配线图案124f，第三配线层3可以具有第三配线图案126f，第四配线层4可以具有第四配线图案128f。
第一至第四配线图案122f、124f、126f和128f的每个可以由导电材料形成。在某些示例实施方式中，第一至第四配线图案122f、124f、126f和128f的每个可以由金属形成。
第一至第四配线层1、2、3和4当中的至少一个配线层的配线图案120f的导电材料的弹性模量可以小于至少一个其它配线层的配线图案120f的导电材料的弹性模量。
第一配线层1的第一配线图案122f、第二配线层2的第二配线图案124f、第三配线层3的第三配线图案126f和第四配线层4的第四配线图案128f的导电材料可以分别具有第一弹性模量、第二弹性模量、第三弹性模量和第四弹性模量。
在某些示例实施方式中，设置在基板基底110b中的第二配线层2和第三配线层3的第二配线图案124f和第三配线图案126f的导电材料的弹性模量可以大于分别设置在基板基底110b的顶表面和底表面上的第一配线层1和第四配线层4的第一配线图案122f和第四配线图案128f的导电材料的弹性模量。例如，第二弹性模量和第三弹性模量可以大于第一弹性模量和第四弹性模量。第一弹性模量和第四弹性模量可以相同，但不限于此，并且第二弹性模量和第三弹性模量可以相同，但不限于此。
在某些示例实施方式中，第一至第四配线层1、2、3和4的第一至第四配线图案122f、124f、126f和128f可以由相同的材料形成。例如，第一至第四配线图案122f、124f、126f和128f可以由铜形成。
第一至第四配线层1、2、3和4当中的至少一个配线层的配线图案120f的金属的晶粒尺寸可以大于至少一个其它配线层的配线图案120f的金属的晶粒尺寸。
第一配线层1的第一配线图案122f的金属、第二配线层2的第二配线图案124f的金属、第三配线层3的第三配线图案126f的金属和第四配线层4的第四配线图案128f的金属可以分别具有第一晶粒尺寸、第二晶粒尺寸、第三晶粒尺寸和第四晶粒尺寸。
在某些示例实施方式中，第二配线图案124f和第三配线图案126f可以设置在基板基底110b中。第一配线图案122f和第四配线图案128f可以分别设置在基板基底110b的顶表面和底表面上。第二配线图案124f的金属的第一晶粒尺寸和第三配线图案126f的金属的第三晶粒尺寸可以小于第一配线图案122f的金属的第一晶粒尺寸和第四配线图案128f的金属的第四晶粒尺寸。例如，第二晶粒尺寸和第三晶粒尺寸可以小于第一晶粒尺寸和第四晶粒尺寸。第一晶粒尺寸和第四晶粒尺寸可以相同，但不限于此。第二晶粒尺寸和第三晶粒尺寸可以相同，但不限于此。
电连接第一至第四配线图案122f、124f、126f和128f的第一至第三导电过孔132、134和136可以形成在基板基底110b中。
覆盖第一配线图案122f的至少一部分的顶阻焊层142可以形成在基板基底110b的顶表面上。覆盖第四配线图案128f的至少一部分的底阻焊层144可以形成在基板基底110b的底表面上。第一配线图案122f和第四配线图案128f的由于没有被顶阻焊层142和底阻焊层144覆盖而暴露的部分可以分别为顶焊盘和底焊盘。金属层(未示出)还可以形成在顶焊盘和底焊盘的每个上。
第一半导体芯片和第二半导体芯片可以分别附接到PCB 100f的顶表面102f和底表面104f。也就是，PCB 100f的顶表面102f和底表面104f可以为芯片附接表面。第一半导体芯片和第二半导体芯片可以分别电连接到顶焊盘和底焊盘。
覆盖PCB 100f的顶表面102f的至少一部分和第一半导体芯片的第一模层可以形成在PCB 100f的顶表面102f上。覆盖PCB 100f的底表面104f的至少一部分和第二半导体芯片的第二模层可以形成在PCB 100f的底表面104f上。
当包括第一半导体芯片和第一模层的第一芯片结构的热膨胀系数以及包括第二半导体芯片和第二模层的第二芯片结构的热膨胀系数彼此类似并且与PCB的热膨胀系数不同时，应力会施加到PCB，因此第一或第二半导体芯片与PCB之间的差的接触或者对PCB的损坏可能发生。
然而，在根据示例实施方式的PCB 100f中，由于第二弹性模量和第三弹性模量大于第一弹性模量和第四弹性模量，所以刚度可以提供到PCB 100f的中央。因此，可以改善包括PCB 100f的半导体封装的可靠性。
图7A至图8I是用于说明根据示例实施方式的制造PCB的方法的截面图。在图7A至图8I中，形成图1至图3的第一导电过孔132和第二导电过孔134的方法和形成图4至图6的第一至第三导电过孔132、134和136的方法对于本领域普通技术人员而言是众所周知的，因此将不给出其说明。
图7A至图7I是用于说明根据示例实施方式的制造PCB的方法的截面图。
参照图7A，制备分离芯层(detach core layer)50。接下来，其中第一配线层122-p1形成在分离芯层50的顶表面和底表面上的第一预结构10-1通过在分离芯层50的顶表面和底表面上执行第一电镀法P1a来制备。例如，第一配线层122-p1可以由铜形成。
第一电镀法P1a可以通过采用包含第一量的添加剂的电镀溶液施加第一电流密度的电流而执行。这里使用的术语“…量的添加剂”指的是电镀溶液中包含的添加剂的体积比。
添加剂可以是例如用于平整电镀层的平整剂、用于细化电镀层的微粒的晶粒细化剂、用于在电镀期间减小电镀层中的应力的应力减小剂、或用于帮助元素附着到阴极的表面的润湿剂中的至少一种。
参照图7B，制备第一基底层112。接下来，其中第二配线层124-p1形成在第一基底层112的一个表面上的第二预结构10-2通过在第一基底层112的一个表面上执行第二电镀法P2a而制备。例如，第二配线层124-p1可以由铜形成。
第二电镀法P2a可以通过采用包含第二量的添加剂的电镀溶液施加第二电流密度的电流来执行。
参照图7C，两个第二预结构10-2被制备用于一个第一预结构10-1。第二预结构10-2可以分别附接到第一预结构10-1的两个表面。
参照图7D，第二预结构10-2分别附接到第一预结构10-1的两个表面。第三预结构10-3通过分别附接第二预结构10-2到第一预结构10-2的两个表面使得第二预结构10-2的第一基底层112面对第一预结构10-1来制备。
参照图7D和图7E，第四预结构10-4通过采用蚀刻工艺图案化设置在第三预结构10-3的两个表面上的第二配线层124-p1以形成第二配线图案124-1而制备。
参照图7F，制备第二基底层114。接下来，其中第三配线层126-p1形成在第二基底层114的一个表面上的第五预结构10-5通过在第二基底层114的一个表面上执行第三电镀法P3a而制备。例如，第三配线层126-p1可以由铜形成。
第三电镀法P3a可以通过采用包含第三量的添加剂的电镀溶液施加第三电流密度的电流而执行。
接下来，两个第五预结构10-5被制备用于一个第四预结构10-4。第五预结构10-5可以分别附接到第四预结构10-4的两个表面。
参照图7G，第五预结构10-5分别附接到第四预结构10-4的两个表面。第六预结构10-6通过附接第五预结构10-5到第四预结构10-4的两个表面使得第五预结构10-5的第二基底层114面对第四预结构10-4而制备。
参照图7G和图7H，第七预结构10-7通过去除第六预结构10-6的一部分(例如去除分离芯层50)而形成。
在第七结构10-7中，第二配线图案124-1可以设置在第一基底层112和第二基底层114之间，第一配线层122-p1和第三配线层126-p1可以分别设置在第一基底层112的顶表面和第二基底层114的底表面上。
参照图7H和图7I，包括第一配线图案122-1和第三配线图案126-1的预PCB 10-8通过采用蚀刻工艺图案化分别设置在第七预结构10-7的两个表面上的第一配线层122-p1和第三配线层126-p1而制备。
接下来，如图1至图3所示，PCB 100a、100b和100c可以通过分别在预PCB 10-8的顶表面和底表面上形成顶阻焊层142和底阻焊层144而形成。
尽管已经在图7A至图7I中说明了包括具有第一至第三配线图案122-1、124-1和126-1的三个配线层的PCB的形成方法，但是本领域普通技术人员将理解，如图4至图6所示的包括四个配线层的PCB 100d、100e或100f可以以类似的方式形成。
参照图7A至图7I，在执行第一电镀法P1a、第二电镀法P2a和第三电镀法P3a时，第一至第三配线图案122-1、124-1和126-1的弹性模量和晶粒尺寸可以通过调整第一量和/或第一电流密度、第二量和/或第二电流密度或第三量和/或第三电流密度而变得彼此不同。
在某些示例实施方式中，通过采用具有相对大的电流密度的电镀法形成的配线图案可以具有大的弹性模量和/或小的晶粒尺寸。此外，通过采用具有相对小的电流密度的电镀法形成的配线图案可以具有小的弹性模量和/或大的晶粒尺寸。
因此，第一至第三配线图案122-1、124-1和126-1的弹性模量和晶粒尺寸可以通过使第一至第三电镀法P1a、P2a和P3a中的第一至第三量或第一至第三电流密度中的至少一个不同而变得彼此不同。
图8A至图8I是用于说明根据示例实施方式的制造PCB的方法的截面图。
参照图8A，制备第二基底层114。接下来，形成第一掩模层32，第一掩模层32覆盖第二基底层114的一个表面，例如底表面。第一掩模层32可以为例如光致抗蚀剂层。
参照图8B，第二配线层124-p2通过在第二基底层114的顶表面上执行第一电镀法P1b而形成在第二基底层114的没有被第一掩模层32覆盖的另一个表面(例如顶表面)上。例如，第二配线层124-p2可以由铜形成。
第一电镀法P1b可以通过采用包含第一量的添加剂的电镀溶液并施加第一电流密度的电流而执行。
在形成第二配线层124-p2之后，去除第一掩模层32。
参照图8C，形成第二掩模层34，第二掩模层34覆盖形成在第二基底层114的顶表面上的第二配线层124-p2。第二掩模层34可以为例如光致抗蚀剂层。
参照图8D，第三配线层126-p2通过在第二基底层114的没有被第二掩模层34覆盖的一个表面(例如底表面)上执行第二电镀法P2b而形成在第二基底层114的底表面上。例如，第三配线层126-p2可以由铜形成。
第二电镀法P2b可以通过采用包含第二量的添加剂的电镀溶液并施加第二电流密度的电流而执行。
参照图8E，在形成第三配线层126-p2之后，第一预结构20-1(其中第二配线层124-p2和第三配线层126-p2分别形成在第二基底层114的顶表面和底表面上)通过去除第二掩模层34(见图8D)而制备。
参照图8E和图8F，第二预结构20-2通过采用蚀刻工艺图案化分别设置在第一预结构20-1的两个表面上的第二配线层124-p2和第三配线层126-p2以形成第二配线图案124-2和第三配线图案126-2而制备。
参照图8G，制备第一基底层112和第三基底层116。
第三预结构20-3(其中第一配线层122-p2形成在第一基底层112的一个表面上)通过在第一基底层112的所述一个表面上执行第三电镀法P3b而制备。例如，第一配线层122-p2可以由铜形成。
第三电镀法P3b可以通过采用包含第三量的添加剂的电镀溶液并施加第三电流密度的电流而执行。
此外，第四预结构20-4(其中第四配线层128-p2形成在第三基底层116的一个表面上)通过在第三基底层116的一个表面上执行第四电镀法P4b而制备。例如，第四配线层128-p2可以由铜形成。
第四电镀法P4b可以通过采用包含第四量的添加剂的电镀溶液并施加第四电流密度的电流而执行。
参照图8H，第五预结构20-5通过将第三预结构20-3和第四预结构20-4分别附接到第二预结构20-2的一个表面和另一个表面而制备。
第三预结构20-3附接到第二预结构20-2的一个表面使得第一基底层112面对第二预结构20-2。此外，第四预结构20-4附接到第二预结构20-2的另一个表面使得第三基底层116面对第二预结构20-2。
参照图8H和图8I，预PCB 20-6通过采用蚀刻工艺图案化分别设置在第五预结构20-5的两个表面上的第一配线层122-p2和第四配线层128-p2以形成第一配线图案122-2和第四配线图案128-2而制备。
接下来，如图4至图6所示，PCB 100d、100e或100f可以通过分别在预PCB 20-6的顶表面和底表面上形成顶阻焊层142和底阻焊层144而形成。
尽管已经在图8A至图8I中描述了包括分别具有第一至第四配线图案122-2、124-2、126-2和128-2的四个配线层的PCB的形成方法，但是本领域普通技术人员将理解，如图1至3所示的包括三个配线层的PCB 100a、100b或100c可以通过省略第三预结构20-3和第四预结构20-4中的任一个而形成。
参照图8A至图8I，第一至第四配线图案122-2、124-2、126-2和128-2的弹性模量和晶粒尺寸可以通过调整第一电镀法P1b期间的第一量和/或第一电流密度、第二电镀法P2b期间的第二量和/或第二电流密度、第三电镀法P3b期间的第三量和/或第三电流密度、和第四电镀法P4b期间的第四量和/或第四电流密度中的至少一个而变得彼此不同。
在某些示例实施方式中，通过采用具有相对大的电流密度的电镀法形成的配线图案可以具有大的弹性模量和/或小的晶粒尺寸。此外，通过采用具有相对小的电流密度的电镀法形成的配线图案可以具有小的弹性模量和/或大的晶粒尺寸。
因此，第一至第四配线图案122-2、124-2、126-2和128-2的弹性模量和晶粒尺寸可以通过使第一至第四电镀法P1b、P2b、P3b和P4b中的第一至第四量或第一至第四电流密度中的至少一个不同而变得彼此不同。
此外，本领域普通技术人员将理解，包括两个配线层或五个或更多配线层的PCB的制造方法可以由图7A至图7I或图8A至图8I的制造PCB的方法得到，因此将不给出其详细的说明。
图9A是根据比较示例的半导体封装1的截面图。图9B是根据示例实施方式的半导体封装1000a的截面图。
参照图9A，根据比较示例的半导体封装1可以包括PCB 10、附接到PCB 10的顶表面的半导体芯片200以及覆盖PCB 10的顶表面的至少一部分和半导体芯片200的模层300。半导体封装1还可以包括附接到PCB 10的底表面的外连接端子500。
PCB 10包括基板基底11和多个配线层的每个的配线图案12。为了便于说明，图9A示出PCB 10包括通过分别图案化两个配线层形成的两个配线图案12。然而，比较示例不限于此。例如，PCB 10可以包括三个或更多的配线层。
PCB 10的多个配线层的配线图案12的导电材料(例如金属)的弹性模量或晶粒尺寸可以基本上相同。
例如，当包括半导体芯片200和模层300的芯片结构CS的热膨胀系数小于PCB 10的热膨胀系数时，半导体封装1可能翘曲成凹入形状。
参照图9B，半导体封装1000a可以包括PCB 100-1、附接到PCB 100-1的顶表面的半导体芯片200以及覆盖PCB 100-1的顶表面的至少一部分和半导体芯片200的模层300。半导体封装1000a还可以包括附接到PCB 100-1的底表面的外连接端子500。
PCB 100-1包括基板基底110以及多个配线层中的第一配线图案120-1a和第二配线图案120-2a。为了便于说明，图9B示出PCB 100-1包括通过分别图案化两个配线层形成的两个配线图案。然而，本发明构思不限于此。例如，PCB 100-1可以包括三个或更多的配线层。
PCB 100-1的多个配线层的第一配线图案120-1a和第二配线图案120-2a的导电材料(例如金属)的弹性模量或晶粒尺寸可以彼此不同。在某些示例实施方式中，第一配线图案120-1a的金属可以具有比第二配线图案120-2a的金属的弹性模量大的弹性模量，或者可以具有比第二配线图案120-2a的金属的晶粒尺寸小的晶粒尺寸。PCB 100-1可以是图1的PCB 100a或图4的100d。
半导体器件可以形成在半导体芯片200的有源表面上。半导体芯片200可以包括例如硅(Si)。半导体芯片200可以包括元素半导体诸如锗(Ge)、或化合物半导体诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)。半导体芯片200可以具有绝缘体上硅(SOI)结构。例如，半导体芯片200可以包括掩埋氧化物(BOX)层。半导体芯片200可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。此外，半导体芯片200可以具有各种器件隔离结构中的任一种，诸如浅沟槽隔离(STI)结构。
半导体器件可以包括系统大规模集成(LSI)、闪存、动态随机存取存储器(DRAM)、静态RAM(SRAM)、电可擦除可编程只读存储器(EEPROM)、相变RAM(PRAM)、磁阻RAM(MRAM)或电阻随机存取存储器(RRAM)。此外，半导体器件可以包括各种个体器件中的任一种。多个个体器件可以包括各种微电子器件，例如金属氧化物半导体场效晶体管(MOSFET)诸如互补金属绝缘体半导体(CMOS)晶体管、系统LSI、图像传感器诸如CMOS成像传感器(CIS)、微机电系统(MEMS)、有源器件和无源器件。多个个体器件可以电连接到导电区域。半导体器件还可以包括导电配线或导电插塞用于电连接多个个体器件当中的两个或更多个、或者多个个体器件和导电区域。此外，多个个体器件可以通过绝缘膜而与其它相邻的个体器件电隔离。
半导体器件可以形成为包括用于将多个个体器件连接到其它配线的多层配线结构。多层配线结构可以包括金属配线层和过孔插塞。金属配线层和过孔插塞可以包括配线阻挡膜和配线金属层。配线阻挡膜可以包括从钛(Ti)、钛氮化物(TiN)、钽(Ta)和钽氮化物(TaN)中选择的至少一种材料。配线金属层可以包括从钨(W)、铝(Al)和铜(Cu)中选择的至少一种金属。金属配线层和过孔插塞可以由相同的材料形成。在某些示例实施方式中，至少金属配线层的一部分和过孔插塞的一部分可以包括不同的材料。多个金属配线层和/或多个过孔插塞可以形成多层结构。例如，配线结构可以为通过交替地堆叠两个或更多的金属配线层和两个或更多的过孔插塞而形成的多层结构。
在某些示例实施方式中，半导体芯片200可以为控制器芯片、非易失性存储器芯片、易失性存储器芯片和/或虚设芯片。
非易失性存储器芯片可以是例如NAND闪存、RRAM、MRAM、PRAM或铁磁RAM(FRAM)。非易失性存储器芯片可以是一个非易失性存储器芯片或包括多个堆叠的非易失性存储器芯片的半导体封装。
控制器芯片可以提供主机和非易失性存储器芯片之间的接口和/或协议。控制器芯片可以提供用于非易失性存储器芯片和主机之间交互的标准协议，诸如并行先进技术附件(PATA)、串行先进技术附件(SATA)或外设部件互连(PCI)Express(PCIe)。在某些示例实施方式中，控制器芯片可以对非易失性存储器芯片执行损耗均衡、垃圾回收(garbagecollection)、坏块管理和/或错误校正码(ECC)。
易失性存储器芯片可以为易失性存储器半导体芯片诸如DRAM。易失性存储器芯片可以存储数据或提供高速缓冲器。易失性存储器芯片可以为一个易失性存储器芯片或包括多个堆叠的易失性存储器芯片的半导体封装。
例如，即使当包括半导体芯片200和模层300的芯片结构CS的热膨胀系数小于PCB100-1的热膨胀系数时，也可以提供足以减轻或防止PCB 100-1翘曲成凹入形状的刚度，翘曲可以被抵消，从而减轻或防止包括PCB 100-1的半导体封装1000a的翘曲。
图10A是根据比较示例的半导体封装2的截面图。图10B是根据示例实施方式的半导体封装1000b的截面图。
参照图10A，根据比较示例的半导体封装2可以包括PCB 10、附接到PCB 10的顶表面的半导体芯片200、以及覆盖PCB 10的顶表面的至少一部分和半导体芯片200的模层300。半导体封装2还可以包括附接到PCB 10的底表面的外连接端子500。
PCB 10包括基板基底11以及多个配线的每个的配线图案12。为了便于说明，图10A示出PCB 10包括通过图案化两个配线层形成的两个配线图案12。然而，比较示例不限于此。例如，PCB 10可以包括三个或更多的配线层。
PCB 10的多个配线层的配线图案12的导电材料(例如金属)的弹性模量或晶粒尺寸可以基本上相同。
例如，当包括半导体芯片200和模层300的芯片结构CS的热膨胀系数大于PCB 10的热膨胀系数时，半导体封装2可能翘曲成凸起形状。
参照图10B，半导体封装1000b可以包括PCB 100-2、附接到PCB 100-2的顶表面的半导体芯片200、以及覆盖PCB 100-2的顶表面的至少一部分和半导体芯片200的模层300。半导体封装1000b还可以包括附接到PCB 100-2的底表面的外连接端子500。
PCB 100-2包括基板基底110以及多个配线层的第一配线图案120-1b和第二配线图案120-2b。为了便于说明，图10B示出PCB 100-2包括通过图案化图10B中的两个配线层而形成的两个配线图案120-1b和120-2b，本发明构思不限于此。例如，PCB 100-2可以包括三个或更多的配线层。
PCB 100-2的多个配线层的第一配线图案120-1b和第二配线图案120-2b的导电材料(例如金属)的弹性模量或晶粒尺寸可以彼此不同。在某些示例实施方式中，第一配线图案120-1b的金属可以具有比第二配线图案120-2b的金属的弹性模量小的弹性模量，或者可以具有比第二配线图案120-2b的金属的晶粒尺寸大的晶粒尺寸。PCB 100-1可以是图2的PCB 100b或图5的PCB 100e。
例如，即使当包括半导体芯片200和模层300的芯片结构CS的热膨胀系数大于PCB100-2的热膨胀系数时，也可以提供足以防止PCB 100-2翘曲成凸起形状的刚度，翘曲可以被抵消，从而减轻或防止包括PCB 100-2的半导体封装1000b的翘曲。
图11A至图11D是根据示例实施方式的半导体封装的截面图。
参照图11A，半导体封装1100可以包括PCB 100、附接到PCB 100的顶表面102的半导体芯片200、以及覆盖PCB 100的顶表面102的至少一部分和半导体芯片200的模层300。半导体封装1100还可以包括附接到PCB 100的底表面104的外连接端子500。
PCB 100包括基板基底110以及多个配线层的第一配线图案120-1和第二配线图案120-2。
半导体芯片200可以通过位于半导体芯片200与PCB 100之间的芯片粘接膜(dieattach film)210附接到PCB 100的顶表面102。半导体芯片200可以通过接合引线240电连接到第一配线图案120-1。外连接端子500可以电连接到第二配线图案120-2。
PCB 100的多个配线层的第一配线图案120-1和第二配线图案120-2的导电材料(例如金属)的弹性模量或晶粒尺寸可以彼此不同。在某些示例实施方式中，第一配线图案120-1的金属可以具有比第二配线图案120-2的金属的弹性模量大的弹性模量，或者可以具有比第二配线图案120-2的金属的晶粒尺寸小的晶粒尺寸。在某些示例实施方式中，第一配线图案120-1的金属可以具有比第二配线图案120-2的金属小的弹性模量，或者可以具有比第二配线图案120-2的金属大的晶粒尺寸。
如参照图9A至图10B所述的，考虑到包括半导体芯片200和模层300的芯片结构CS的热膨胀系数与PCB 100的热膨胀系数之间的差异，第一配线图案120-1和第二配线图案120-2的导电材料(例如金属)的弹性模量或晶粒尺寸可以被确定或调整为提供足以减轻或防止PCB 100翘曲的刚度。
例如，PCB 100可以为图1的PCB 100a、图2的PCB 100b、图4的PCB 100d和图5的PCB100e中的任一个。
参照图11B，半导体封装1200可以包括PCB 100、附接到PCB 100的顶表面102的半导体芯片200、以及覆盖PCB 100的顶表面102的至少一部分和半导体芯片200的模层300。半导体封装1200还可以包括附接到PCB 100的底表面104的外连接端子500。
PCB 100包括基板基底110以及多个配线层的第一配线图案120-1和第二配线图案120-2。
半导体芯片200可以通过位于半导体芯片200与PCB 100之间的连接凸块250附接到PCB 100的顶表面102。半导体芯片200可以电连接到第一配线图案120-1。外连接端子500可以电连接到第二配线图案120-2。
PCB 100的多个配线层的第一配线图案120-1和第二配线图案120-2的导电材料(例如金属)的弹性模量或晶粒尺寸可以彼此不同。在某些示例实施方式中，第一配线图案120-1的金属可以具有比第二配线图案120-2的金属大的弹性模量，或者可以具有比第二配线图案120-2的金属小的晶粒尺寸。在某些示例实施方式中，第一配线图案120-1的金属可以具有比第二配线图案120-2的金属小的弹性模量，或者可以具有比第二配线图案120-2的金属大的晶粒尺寸。
如参照图9A至图10B所述的，考虑到包括半导体芯片200和模层300的芯片结构CS的热膨胀系数与PCB 100的热膨胀系数之间的差异，第一配线图案120-1和第二配线图案120-2的导电材料(例如金属)的弹性模量或晶粒尺寸可以被确定或调整为提供足以减轻或防止PCB 100翘曲的刚度。
例如，PCB 100可以为图1的PCB 100a、图2的PCB 100b、图4的PCB 100d和图5的PCB100e中的任何一个。
参照图11C，半导体封装1300可以包括下封装1300B和堆叠在下封装1300B上的上封装1300T。半导体封装1300可以是层叠封装(PoP)。
下封装1300B可以包括主PCB 100M、附接到主PCB 100M的顶表面的主半导体芯片200M、以及覆盖主半导体芯片200M的至少一部分和主PCB 100M的顶表面的至少一部分的主模层300M。半导体封装1300还包括附接到主PCB 100M的底表面的外连接端子500。
主PCB 100M包括多个配线层的第一主配线图案120M-1和第二主配线图案120M-2。
主半导体芯片200M可以通过位于主半导体芯片200M与主PCB 100M之间的芯片连接凸块250M附接到主PCB 100M的顶表面102。主半导体芯片200M可以通过芯片连接凸块250M电连接到第一主配线图案120M-1。外连接端子500可以电连接到第二主配线图案120M-2。
上封装1300T可以包括子PCB 100S、附接到子PCB 100S的顶表面的子半导体芯片200S、以及覆盖子PCB 100S的顶表面的至少一部分和子半导体芯片200S的子模层300S。
子PCB 100S包括多个配线层的第一子配线图案120S-1和第二子配线图案120S-2。
子半导体芯片200S可以通过位于子半导体芯片200S与子PCB 100S之间的芯片粘接膜210S附接到子PCB 100S的顶表面。子半导体芯片200S可以通过接合引线240S电连接到第一子配线图案120S-1。
主模层300M可以具有通过其暴露第一主配线图案120M-1的至少一部分的模孔300MH。上封装1300T的第二子配线图案120S-2和下封装1300B的第一主配线图案120M-1可以通过设置在模孔300MH中的主连接凸块500M电连接。
主PCB 100M的多个配线层的第一主配线图案120M-1和第二主配线图案120M-2的导电材料(例如金属)的弹性模量或晶粒尺寸可以彼此不同。在某些示例实施方式中，第一主配线图案120M-1的金属可以具有比第二主配线图案120M-2的金属大的弹性模量，或者可以具有比第二主配线图案120M-2的金属小的晶粒尺寸。在某些示例实施方式中，第一主配线图案120M-1的金属可以具有比第二主配线图案120M-2的金属小的弹性模量，或者可以具有比第二主配线图案120M-2的金属大的晶粒尺寸。
如参照图9A至图10B所述的，考虑到包括主半导体芯片200M和主模层300M的主芯片结构CS-M的热膨胀系数与主PCB 100M的热膨胀系数之间的差异，第一主配线图案120M-1和第二主配线图案120M-2的导电材料(例如金属)的弹性模量或晶粒尺寸可以被确定或调整为提供足以减轻或防止主PCB 100M翘曲的刚度。
例如，主PCB 100M可以为图1的PCB 100a、图2的PCB 100b、图4的PCB 100d和图5的PCB 100e中的任何一个。
子PCB 100S的多个配线层的第一子配线图案120S-1和第二子配线图案120S-2的导电材料(例如金属)的弹性模量或晶粒尺寸可以彼此不同。在某些示例实施方式中，第一子配线图案120S-1的金属可以具有比第二子配线图案120S-2的金属大的弹性模量，或者可以具有比第二子配线图案120S-2的金属小的晶粒尺寸。在某些示例实施方式中，第一子配线图案120S-1的金属可以具有比第二子配线图案120S-2的金属小的弹性模量，或者可以具有比第二子配线图案120S-2的金属大的晶粒尺寸。
如参照图9A至图10B所述的，考虑到包括子半导体芯片200S和子模层300S的子芯片结构CS-S的热膨胀系数与子PCB 100S的热膨胀系数之间的差异，第一子配线图案120S-1和第二子配线图案120S-2的导电材料(例如金属)的弹性模量或晶粒尺寸可以被确定或调整为提供足以减轻或防止子PCB 100S翘曲的刚度。
例如，子PCB 100S可以是图1的PCB 100a、图2的PCB 100b、图4的PCB 100d和图5的PCB 100e中的任何一个。
可选地，子PCB 100S的多个配线层的第一子配线图案120S-1和第二子配线图案120S-2的金属的第一和第二弹性模量和/或第一和第二晶粒尺寸可以与主PCB 100M的多个配线层的第一主配线图案120M-1和第二主配线图案120M-2的金属的第一和第二弹性模量和/或第一和第二晶粒尺寸不同。
考虑到上封装1300T的热膨胀系数与下封装1300B的热膨胀系数之间的差异，第一子配线图案120S-1和第二子配线图案120S-2的金属的第一和第二弹性模量和/或第一和第二晶粒尺寸以及第一主配线图案120M-1和第二主配线图案120M-2的金属的第一和第二弹性模量和/或第一和第二晶粒尺寸可以被确定为提供足以防止包括在上封装1300T中的子PCB 100S和/或包括在下封装1300B中的主PCB 100M翘曲的刚度。
参照图11D，半导体封装1400可以包括PCB 100-3、分别附接到PCB 100-3的顶表面和底表面的第一半导体芯片200T和第二半导体芯片200B、覆盖PCB 100-3的顶表面的至少一部分和第一半导体芯片200T的第一模层300T、以及覆盖PCB 100-3的底表面的至少一部分和第二半导体芯片200B的第二模层300B。
半导体封装1400还可以包括连接到PCB 100-3的外连接端子150。尽管在图11D中外连接端子150位于PCB 100-3的一侧，但是本发明构思不限于此。例如，外连接端子150可以位于PCB 100-3的顶表面和/或底表面上。
PCB 100-3包括基板基底110以及多个配线层的每个的配线图案120-3。配线图案120-3包括基板基底110的内配线层的内配线图案120-I和设置在基板基底110的顶表面和底表面上的配线层的外配线图案120-O。
内配线图案120-I的金属可以具有比每个外配线图案120-O的金属大的弹性模量，或者可以具有比每个外配线图案120-O的金属小的晶粒尺寸。
在根据示例实施方式的PCB 100-3中，即使当包括第一半导体芯片200T和第一模层300T的第一芯片结构CS-T的热膨胀系数与包括第二半导体芯片200B和第二模层300B的第二芯片结构CS-B的热膨胀系数彼此类似并且与PCB 100-3的热膨胀系数不同时，由于内配线图案120-I的金属的弹性模量大于外配线图案120-O的金属的弹性模量，所以刚度也可以提供到PCB 100-3的中央。因此，可以改善包括PCB 100-3的半导体封装1400的可靠性。
例如，PCB 100-3可以为图3的PCB 100c和图6的PCB 100f中的任何一个。
图12A是示出导电材料的晶粒尺寸与导电材料的弹性模量之间的关系的曲线图，用于说明包括在根据示例实施方式的PCB中的配线图案的导电材料的弹性模量。
参照图12A，当包括在PCB中的配线图案的导电材料的晶粒尺寸在期望的(或可选地，预定的)范围内减小时，弹性模量可以增大。
图12B是示出在形成导电材料的电镀法中使用的电流密度或添加剂的量之间的关系的曲线图，用于说明包括在根据示例实施方式的PCB中的配线图案的导电材料的弹性模量。
参照图12B，假设包括在PCB中的配线图案的导电材料(例如金属)通过采用电镀法形成，当电流密度和/或添加剂的量在期望的(或可选地，预定的)范围内增大时，弹性模量可以增大。
参照图12A和图12B，假设配线图案的导电材料(例如金属)通过采用电镀法形成，当电流密度和/或添加剂的量在期望的(或可选地，预定的)范围内增大时，金属的晶粒尺寸可以减小，因此弹性模量可以增大。
图13是根据示例实施方式的PCB 100-4的截面图。
参照图13，PCB 100-4包括基板基底110和每个具有配线图案120-4的第一至第三配线层1、2和3。
基板基底110可以通过堆叠多个基底层(例如第一基底层112和第二基底层114)而形成。
第一至第三配线层1、2和3的每个可以具有配线图案120-4。配线图案120-4可以由导电材料形成。在某些示例实施方式中，配线图案120-4可以由金属形成。
PCB 100-4可以包括与基板基底110的边缘相邻的边缘部分ER和与基板基底110的中央相邻的中央部分CR。在某些示例实施方式中，当PCB 100-4具有方形平板形状时，边缘部分ER可以为方形平板形状的边缘的一部分，并且中央部分CR可以为PCB 100-4的除了边缘部分ER之外的至少一部分。
配线图案120-4可以包括形成在边缘部分ER上的边缘配线图案120-4E和形成在中央部分CR上的中央配线图案120-4C。
中央配线图案120-4C的导电材料的弹性模量可以小于边缘配线图案120-4E的导电材料的弹性模量。
中央配线图案120-4C的金属的晶粒尺寸可以大于边缘配线图案120-4E的金属的晶粒尺寸。
电连接配线图案120-4的第一导电过孔132和第二导电过孔134可以形成在基板基底110中。
顶阻焊层142和底阻焊层144可以分别形成在基板基底110的顶表面和底表面上。
当PCB 100-4像阵列PCB一样具有小厚度或具有大面积时，PCB 100-4的边缘部分ER可能翘曲。
然而，在根据示例实施方式的PCB 100-4中，由于边缘配线图案120-4E的导电材料的弹性模量大于中央配线图案120-4C的导电材料的弹性模量，所以可以提供足以减轻或防止PCB 100-4的边缘部分ER翘曲的刚度。
图14A至图14F是用于说明根据示例实施方式的制造PCB方法的截面图。图14A至图14F是用于说明形成图13的PCB 100-4的两个配线层的工艺的截面图。
参照图14A，制备基底层60。形成覆盖基底层60的边缘部分ER的边缘掩模层36E。边缘掩模层36E可以覆盖基底层60的两个表面的每个的边缘部分ER。在某些示例实施方式中，边缘掩模层36E可以覆盖基底层60的仅一个表面的边缘部分ER。
参照图14B，中央配线层120-C通过在基底层60的没有被边缘掩模层36E覆盖的表面上(例如在中央部分CR上)执行第一电镀法Plc而形成在基底层60的中央部分CR上。例如，中央配线层120-C可以由铜形成。
第一电镀法P1c可以通过采用包含第一量的添加剂的电镀溶液并施加第一电流密度的电流而执行。
参照图14B和图14C，在形成中央配线层120-C之后，去除边缘掩模层36E。
参照图14D，形成中央掩模层36C，其覆盖形成在基底层60的中央部分CR上的中央配线层120-C。
参照图14E，边缘配线层120-E通过在基底层60的没有被中央掩模层36C覆盖的表面上(例如在边缘部分ER上)执行第二电镀法P2c而形成在基底层60的边缘部分ER上。例如，边缘配线层120-E可以由铜形成。
第二电镀法P2c可以通过采用包含第二量的添加剂的电镀溶液并施加第二电流密度的电流而执行。
参照图14E和图14F，在形成边缘配线层120-E之后，去除中央掩模层36C。
接下来，如图13所示，边缘配线图案120-4E和中央配线图案120-4C可以通过采用蚀刻工艺图案化边缘配线层120-E和中央配线层120-C而形成。
参照图14A至图14F，中央配线图案120-4C和边缘配线图案120-4E的弹性模量和晶粒尺寸可以通过调整(1)第一电镀法P1c期间的第一量和/或第一电流密度和(2)第二电镀法P2c期间的第二量和/或第二电流密度中的至少一个而变得彼此不同，如图13所示。
图15是根据示例实施方式的系统2000的方框图。
参照图15，系统2000包括控制器2010、输入/输出装置2020、存储装置2030和接口2040。系统2000可以是移动系统或者发送或接收信息的系统。在某些示例实施方式中，移动系统是个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器或存储卡。系统2000包括根据示例实施方式的PCB和/或半导体封装。例如，系统2000可以包括图1至图14F的PCB 100、100a、100b、100c、100d、100e、100f、100-1、100-2、100-3和100-4中的至少一个和/或半导体封装1000a、1000b、1100、1200、1300和1400中的至少一个。
用于控制系统2000中的执行程序的控制器2010可以包括微处理器、数字信号处理器、微控制器或类似物。例如，控制器2010可以包括图1至图14F的PCB 100、100a、100b、100c、100d、100e、100f、100-1、100-2、100-3和100-4中的至少一个和/或半导体封装1000a、1000b、1100、1200、1300和1400中的至少一个。
输入/输出装置2020可以用于输入或输出系统2000的数据。系统2000可以通过输入/输出装置2020连接到外部装置例如个人计算机或网络，并可以与外部装置交换数据。输入/输出装置2020可以是例如键区、键盘或显示装置。
存储装置2030可以存储用于操作控制器2010的代码和/或数据，或者可以存储由控制器2010处理的数据。例如，存储装置2030可以包括图1至图14F的PCB 100、100a、100b、100c、100d、100e、100f、100-1、100-2、100-3和100-4中的至少一个和/或半导体封装1000a、1000b、1100、1200、1300和1400中的至少一个。
接口2040可以是系统2000与外部装置之间的数据传输通道。控制器2010、输入/输出装置2020、存储装置2030和接口2040可以通过总线2050而彼此通讯。系统2000可以应用于移动电话、MP3播放器、导航系统、便携式多媒体播放器(PMP)、固态盘(SSD)或家用电器。
在根据一个或多个示例实施方式的PCB和包括该PCB的半导体封装中，由于PCB的多个配线层当中的至少一个配线层的配线图案的导电材料的弹性模量与至少一个其它配线层的配线图案的导电材料的弹性模量不同，所以即使当半导体装置的厚度减小时也可以减轻或防止半导体封装的翘曲。此外，在根据一个或多个示例实施方式的PCB和包括该PCB的半导体封装中，由于PCB的多个配线层当中的设置在PCB中的至少一个配线层的配线图案的导电材料的弹性模量大于PCB的表面上的配线层的配线图案的导电材料的弹性模量，所以可以向PCB的中央提供刚度。因此，可以减轻或防止半导体芯片和PCB之间的不良接触以及对PCB的损坏，从而改善半导体封装的可靠性。
在根据某些示例实施方式的制造PCB的方法中，可以减轻或防止包括PCB的半导体封装的翘曲，因此可以改善包括PCB的半导体封装的可靠性。
尽管已经参照本发明构思的某些示例实施方式具体示出和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种变化，而没有脱离权利要求书的精神和范围。
本申请要求于2016年1月18日在韩国知识产权局提交的韩国专利申请第10-2016-0005988号的优先权，其公开内容通过引用整体结合于此。

Claims (18)

1.一种印刷电路板，包括：
基板基底，包括至少一个基底层；和
多个配线层，在所述至少一个基底层的顶表面和底表面上，所述多个配线层分别限定多个配线图案，每个所述配线层限定每个所述配线图案，所述多个配线层当中的一个配线图案的导电材料的弹性模量小于所述多个配线层当中的另一个配线图案的导电材料的弹性模量，
其中所述多个配线图案当中的在所述基板基底的顶表面上的配线图案的导电材料的弹性模量不同于所述多个配线图案当中的在所述基板基底的底表面上的配线图案的导电材料的弹性模量从而防止所述印刷电路板的翘曲。
2.如权利要求1所述的印刷电路板，其中所述印刷电路板的顶表面是半导体芯片附接到其的芯片附接表面，所述印刷电路板的底表面是外连接端子附接到其的连接端子附接表面。
3.如权利要求2所述的印刷电路板，其中所述多个配线图案当中的在所述基板基底的顶表面上的配线图案的导电材料的弹性模量大于所述多个配线图案当中的在所述基板基底的底表面上的配线图案的导电材料的弹性模量。
4.如权利要求3所述的印刷电路板，其中所述基板基底包括至少两个堆叠的基底层，所述多个配线层包括至少三层，所述多个配线图案包括在所述基板基底的所述顶表面上的配线图案以及在所述基板基底的所述底表面上的配线图案，
其中所述多个配线层的所述多个配线图案的导电材料的弹性模量从所述基板基底的所述底表面上的配线层到所述基板基底的所述顶表面上的配线层增大。
5.如权利要求2所述的印刷电路板，其中所述多个配线图案当中的在所述基板基底的顶表面上的配线图案的导电材料的弹性模量小于所述多个配线图案当中的在所述基板基底的底表面上的配线图案的导电材料的弹性模量。
6.如权利要求5所述的印刷电路板，其中所述基板基底包括至少两个堆叠的基底层，所述多个配线层包括至少三层，所述多个配线图案包括在所述基板基底的所述顶表面上的配线图案以及在所述基板基底的所述底表面上的配线图案，并且
其中所述多个配线层的所述多个配线图案的导电材料的弹性模量从所述基板基底的所述底表面上的配线层到所述基板基底的所述顶表面上的配线层减小。
7.如权利要求1所述的印刷电路板，其中所述基板基底包括至少两个堆叠的基底层，并且所述多个配线层包括至少三层，
其中在所述多个配线图案当中，在所述基板基底中的配线图案的导电材料的弹性模量大于在所述基板基底的顶表面和底表面的每个上的配线图案的导电材料的弹性模量。
8.如权利要求1所述的印刷电路板，其中由所述多个配线层限定的所述配线图案包括相同的金属，
其中所述多个配线图案当中的至少一个配线图案的金属的晶粒尺寸大于所述多个配线图案当中的至少一个其它配线图案的金属的晶粒尺寸。
9.一种印刷电路板，包括：
基板基底，包括至少一个基底层；和
多个配线层，在所述至少一个基底层的顶表面和底表面上，所述多个配线层分别限定多个配线图案，每个所述配线层限定每个所述配线图案，所述多个配线图案当中的一个配线图案的第一部分的金属的晶粒尺寸大于所述多个配线图案当中的所述一个配线图案的第二部分的金属的晶粒尺寸，所述第一部分具有比所述第二部分小的弹性模量，其中所述第一部分与所述基板基底的中央相邻，所述第二部分与所述基板基底的边缘相邻，从而防止所述印刷电路板的翘曲。
10.一种半导体封装，包括：
印刷电路板，包括，
基板基底，具有至少一个基底层，和
多个配线层，在所述至少一个基底层的顶表面和底表面上，所述多个配线层限定多个配线图案，每个所述配线层限定每个所述配线图案，所述多个配线图案当中的一个配线图案的金属的弹性模量小于所述多个配线图案当中的另一个配线图案的金属的弹性模量；
至少一个第一半导体芯片，附接到所述印刷电路板的顶表面并电连接到所述多个配线图案的至少一部分；以及
第一模层，覆盖所述印刷电路板的所述顶表面的至少一部分和所述至少一个第一半导体芯片，
其中所述多个配线图案当中的在所述基板基底的顶表面上的配线图案的导电材料的弹性模量不同于所述多个配线图案当中的在所述基板基底的底表面上的配线图案的导电材料的弹性模量从而防止所述印刷电路板的翘曲。
11.如权利要求10所述的半导体封装，其中第一芯片结构包括所述至少一个第一半导体芯片和所述第一模层，并且所述第一芯片结构的热膨胀系数大于所述印刷电路板的热膨胀系数，并且
其中在所述多个配线图案当中，在所述基板基底的底表面上的配线图案的金属的弹性模量大于在所述基板基底的顶表面上的配线图案的金属的弹性模量。
12.如权利要求11所述的半导体封装，其中所述基板基底包括至少两个堆叠的基底层，并且所述多个配线图案包括至少三个图案，
其中所述多个配线图案的金属的弹性模量从所述基板基底的所述底表面上的配线层到所述基板基底的所述顶表面上的配线层减小。
13.如权利要求10所述的半导体封装，其中第一芯片结构包括所述至少一个第一半导体芯片和所述第一模层，并且所述第一芯片结构的热膨胀系数小于所述印刷电路板的热膨胀系数，并且
其中在所述多个配线图案当中，在所述基板基底的顶表面上的配线图案的金属的弹性模量大于在所述基板基底的底表面上的配线图案的金属的弹性模量。
14.如权利要求13所述的半导体封装，其中所述基板基底包括至少两个堆叠的基底层，并且所述多个配线图案包括至少三个图案，并且
其中所述多个配线图案的金属的弹性模量从所述基板基底的所述底表面上的配线图案到所述基板基底的所述顶表面上的配线图案增大。
15.如权利要求10所述的半导体封装，其中所述多个配线图案包括铜，并且
其中所述多个配线层当中的至少一个配线图案的铜的晶粒尺寸大于所述多个配线图案当中的至少一个其它配线图案的铜的晶粒尺寸。
16.如权利要求10所述的半导体封装，还包括：
至少一个第二半导体芯片，附接到所述基板基底的底表面并电连接到所述多个配线图案的至少一部分；和
第二模层，覆盖所述基板基底的所述底表面和所述至少一个第二半导体芯片，
其中所述基板基底包括至少两个堆叠的基底层并且所述多个配线层包括至少三层，并且
在所述多个配线图案当中，在所述基板基底的顶表面和底表面的每个上的配线图案的金属的弹性模量小于在所述基板基底中的配线图案的金属的弹性模量。
17.一种半导体封装，包括：
印刷电路板，包括，
至少一个基底层，
多个配线层，在所述至少一个基底层的顶表面和底表面上，所述多个配线层分别限定多个配线图案，每个所述配线层限定每个所述配线图案，所述多个配线图案当中的一个配线图案包括第一部分和第二部分，所述第一部分与所述至少一个基底层的中央相邻，所述第二部分与所述至少一个基底层的边缘相邻，所述第一部分的弹性模量小于所述第二部分的弹性模量，从而防止所述印刷电路板的翘曲；
半导体芯片，附接到所述印刷电路板的表面；以及
模层，覆盖所述印刷电路板的顶表面的至少一部分和所述半导体芯片。
18.如权利要求17所述的半导体封装，其中所述第一部分的平均晶粒尺寸大于所述第二部分的平均晶粒尺寸。
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