CN106937061A - 实施每一图像捕捉之间的不均匀定时间隙的方法及系统 - Google Patents

实施每一图像捕捉之间的不均匀定时间隙的方法及系统 Download PDF

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Abstract

本申请涉及实施每一图像捕捉之间的不均匀定时间隙的方法及系统。系统包括：像素阵列，其被划分成像素子阵列PSA；及ADC电路系统。每一PSA被配置成像素组。每一像素组产生像素数据信号。像素阵列在第一曝光时间下捕捉第一帧图像数据，在第二曝光时间下捕捉第二帧图像数据，在第三曝光时间下捕捉第三帧图像数据，且在第四曝光时间下捕捉第四帧图像数据。第一至第四曝光时间不同。像素子阵列中的每一者中的像素组中的至少一者与在像素子阵列中的每一者中剩余的像素组耦合到不同ADC电路。ADC电路系统获取像素数据信号。对于每一帧，ADC电路将接收自分别耦合到其的像素组的像素数据信号从模拟信号转换成数字信号以产生ADC输出。

Description

实施每一图像捕捉之间的不均匀定时间隙的方法及系统
技术领域
本发明的实例大体上涉及图像传感器。更具体来说，本发明的实例涉及用来实施图像传感器中的每一图像捕捉之间的不均匀定时间隙的方法及系统。
背景技术
高速图像传感器已广泛用于不同领域(包含汽车领域、机器视觉领域及专业视频摄影领域)中的许多应用中。用来制造图像传感器(且更特定来说，互补金属氧化物半导体(CMOS)图像传感器)的技术继续大幅进步。例如，更高帧率及更低功率消耗的需求鼓励此些图像传感器的进一步小型化及集成。
除帧率及功率消耗需求以外，图像传感器还经受性能需求。像素读出的品质及准确度无法经折衷以适应帧率或功率消耗的增大。
一种用来增大CMOS图像传感器的帧率的方式可为增大并行操作的读出电路的数目。然而，在当前图像传感器中，两个连续图像捕捉之间的最小时间间隔是约4毫秒(ms)。鉴于短曝光远小于4毫秒(例如，1ms)，那么此短曝光与后续图像捕捉之间的定时间隙是3毫秒。相似地，超短曝光是约0.25ms，使得此超短曝光与后续图像捕捉之间的定时间隙是3.75毫秒。连续曝光时间之间的比率是4:1。因此，当前图像传感器读出品质归因于连续图像捕捉之间的此较大定时间隙而受损，此情况使图像品质降级(例如，幻影问题)。
发明内容
一方面，本发明提供一种实施图像传感器中的每一图像捕捉之间的不均匀定时间隙的方法，其包括：由像素阵列在第一曝光时间下捕捉第一帧的图像数据，在第二曝光时间下捕捉第二帧的图像数据，在第三曝光时间下捕捉第三帧的图像数据，且在第四曝光时间下捕捉第四帧的图像数据，其中所述第一曝光时间、第二曝光时间、第三曝光时间及第四曝光时间是不同的，其中捕捉所述第一帧与第二帧之间、所述第二帧与第三帧之间及第三帧与第四帧之间的定时间隙是不均匀的，其中所述像素阵列被安置在第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者被布置成多个像素组，每一像素组产生像素数据信号；由ADC电路系统获取所述像素数据信号，其中所述ADC电路系统包含多个ADC电路，其中所述ADC电路系统被安置在第二半导体裸片中，其中所述像素子阵列中的每一者中的所述像素组中的至少一者与在所述像素子阵列中的每一者中剩余的所述像素组耦合到不同ADC电路；及对于所述第一帧、第二帧、第三帧及第四帧中的每一者，由所述ADC电路中的每一者将接收自分别耦合到其的所述像素组的所述像素数据信号从模拟信号转换成数字信号以产生多个ADC输出。
另一方面，本发明提供一种堆叠式芯片成像系统，其包括：像素阵列，其被安置在第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者被布置成多个像素组，每一像素组产生像素数据信号，其中所述像素阵列在第一曝光时间下捕捉第一帧的图像数据，在第二曝光时间下捕捉第二帧的图像数据，在第三曝光时间下捕捉第三帧的图像数据，且在第四曝光时间下捕捉第四帧的图像数据，其中所述第一曝光时间、第二曝光时间、第三曝光时间及第四曝光时间是不同的，其中捕捉所述第一帧与第二帧之间、所述第二帧与第三帧之间及第三帧与第四帧之间的定时间隙是不均匀的；及模数转换(ADC)电路系统，其包含多个ADC电路，所述ADC电路系统被安置在第二半导体裸片中，其中所述像素子阵列中的每一者中的所述像素组中的至少一者与在所述像素子阵列中的每一者中剩余的所述像素组耦合到不同ADC电路，其中所述ADC电路系统获取所述像素数据信号，其中对于所述第一帧、第二帧、第三帧及第四帧中的每一者，所述ADC电路中的每一者将接收自分别耦合到其的所述像素组的所述像素数据信号从模拟信号转换成数字信号以产生多个ADC输出。
又一方面，本发明提供一种堆叠式芯片成像系统，其包括：像素阵列，其被安置在第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者被布置成产生第一像素数据信号的第一像素组及产生第二像素数据信号的第二像素组，其中所述像素子阵列中的每一者是像素行且所述像素组中的每一者是所述像素行的一半，其中所述像素阵列在第一曝光时间下捕捉第一帧的图像数据且在第二曝光时间下捕捉第二帧的图像数据，其中所述第一曝光时间及第二曝光时间是不同的；及模数转换(ADC)电路系统，其包含多个ADC电路，所述ADC电路系统被包含在读出电路系统中以对于所述第一帧、第二帧、第三帧及第四帧中的每一者获取所述第一像素数据信号及第二像素数据信号，所述ADC电路系统被安置在第二半导体裸片中，其中所述ADC电路包含第一ADC电路及第二ADC电路，其中所述第一ADC电路及所述第二ADC电路是不同的，其中所述像素子阵列中的每一者中的所述第一像素组耦合到所述第一ADC电路且每一像素子阵列中的所述第二像素组耦合到所述第二ADC电路，其中对于所述第一帧、第二帧、第三帧及第四帧中的每一者，所述第一ADC电路及第二ADC电路分别将所述第一像素数据信号及第二像素数据信号从模拟信号转换成数字信号以获得第一ADC输出及第二ADC输出。
又一方面，本发明提供一种堆叠式芯片成像系统，其包括：像素阵列，其被安置在第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者被布置成多个像素组，每一像素组产生像素数据信号，其中第一像素子阵列在第一曝光时间下捕捉第一帧的图像数据，第二像素子阵列在第二曝光时间下捕捉所述第一帧的图像数据，第三像素子阵列在第三曝光时间下捕捉所述第一帧的图像数据，且第四像素子阵列在第四曝光时间下捕捉所述第一帧的图像数据，其中所述第一曝光时间及第二曝光时间是不同的，且所述第三曝光时间及第四曝光时间是不同的，其中捕捉所述第一帧的所述第一图像数据与第二图像数据之间、所述第一帧的所述第二图像数据与第三图像数据之间及所述第一帧的第三图像数据与第四图像数据之间的定时间隙是不均匀的；及模数转换(ADC)电路系统，其包含多个ADC电路，所述ADC电路系统被安置在第二半导体裸片中，其中所述像素子阵列中的每一者中的所述像素组中的至少一者与在所述像素子阵列中的每一者中剩余的所述像素组耦合到不同ADC电路，其中所述ADC电路系统获取所述像素数据信号，其中所述ADC电路中的每一者将接收自分别耦合到其的所述像素组的所述像素数据信号从模拟信号转换成数字信号以产生多个ADC输出。
又一方面，本发明提供一种堆叠式芯片成像系统，其包括：像素阵列，其被安置在第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者被布置成多个像素组，每一像素组产生像素数据信号，其中第一像素子阵列在第一曝光时间下捕捉第一帧的图像数据，且第二像素子阵列在第二曝光时间下捕捉所述第一帧的图像数据，其中所述第一像素子阵列在第三曝光时间下捕捉第二帧的图像数据，且所述第二像素子阵列在第四曝光时间下捕捉所述第二帧的图像数据，其中所述第一曝光时间及第二曝光时间是不同的，且所述第三曝光时间及第四曝光时间是不同的，其中捕捉所述第一帧的第一图像数据与第二图像数据之间、所述第一帧的所述第二图像数据与所述第二帧的所述第一图像数据之间及所述第二帧的第三图像数据与所述第二帧的第四图像数据之间的定时间隙是不均匀的；及模数转换(ADC)电路系统，其包含多个ADC电路，所述ADC电路系统被安置在第二半导体裸片中，其中所述像素子阵列中的每一者中的所述像素组中的至少一者与在所述像素子阵列中的每一者中剩余的所述像素组耦合到不同ADC电路，其中所述ADC电路系统获取所述像素数据信号，其中所述ADC电路中的每一者将接收自分别耦合到其的所述像素组的所述像素数据信号从模拟信号转换成数字信号以产生多个ADC输出。
附图说明
在附图的图中通过实例而非通过限制说明本发明的实施例，其中除非另有指明，否则遍及各个视图，类似参考符号指示相似元件。应注意，在本发明中，对本发明的“一”或“一个”实施例的引用未必是对相同实施例的引用，且所述引用意指至少一个实施例。在附图中：
图1是说明根据本发明的一个实施例的实施每一图像捕捉之间的不均匀定时间隙的示例性成像系统的框图。
图2是说明根据本发明的一个实施例的在图1中的读出电路系统的细节的框图。
图3是说明根据本发明的一个实施例的由图1的图像系统实施的每一图像捕捉之间的不均匀定时间隙的定时图。
图4A说明根据本发明的第一实施例的在图1中的成像系统的细节，所述成像系统包含像素芯片上包含的示例性像素阵列及耦合到所述像素芯片的电路芯片上包含的示例性读出电路系统，且图4B说明根据本发明的第一实施例的像素阵列中的像素组与读出电路系统中的ADC电路之间的耦合的细节。
图5A说明根据本发明的第二实施例的在图1中的成像系统的细节，所述成像系统包含像素芯片上包含的示例性像素阵列及耦合到所述像素芯片的电路芯片上包含的示例性读出电路系统，且图5B说明根据本发明的第二实施例的像素阵列中的像素组与读出电路系统中的ADC电路之间的耦合的细节。
图6是展示根据本发明的一个实施例的实施成像系统中的每一图像捕捉之间的不均匀定时间隙的示例性过程的流程表。
遍及附图的若干视图，对应参考字符指示对应组件。所属技术领域熟练人员将明白图中的元件是为了简单及清楚起见而作说明且未必按比例绘制。例如，图中的一些元件的尺寸可相对于其它元件而扩大以帮助改进对本发明的各个实施例的理解。再者，常常不描绘在商业上可行实施例中有用或必需的常见且熟习的元件以便促进对本发明的此些各个实施例的无障碍查看。
具体实施方式
在下文描述中，陈述众多特定细节以便提供对本发明的透彻理解。然而，应理解，可在无此些特定细节的情况下实践本发明的实施例。在其它实例中，未展示熟知电路、结构及技术以免使对本发明描述的理解不清楚。
遍及本说明书，对“一个实施例”或“实施例”的引用意指结合所述实施例所描述的特定特征、结构或特性被包含在本发明的至少一个实施例中。因此，遍及本说明书的各处出现的片语“在一个实施例中”或“在实施例中”未必均是指相同实施例。此外，可在一或多个实施例中以任何合适方式组合特定特征、结构或特性。特定特征、结构或特性可被包含在集成电路、电子电路、组合逻辑电路或提供所描述功能的其它合适组件中。
如各个实例中将揭示，改进图像传感器的图像品质的有效方法是减小两个连续捕捉之间的时间间隔。因为高动态范围(HDR)帧具有不均匀曝光时间，所以在一个实施例中，在图像传感器中的每一捕捉之间实施不均匀时间间隔以改进图像品质(例如，减少幻影效应)。在当前图像传感器中，后续捕捉之间的时间间隔是相等的(例如，4ms)。在此些图像传感器中，在长(L)曝光时间下捕捉第一帧，在中等(M)曝光时间下捕捉第二帧，在短(S)曝光时间下捕捉第三帧，且在超短(U)曝光时间下捕捉第四帧。如图3中的定时图中所展示，在本发明的一个实施例中，由图像传感器进行的每一图像捕捉之间的定时间隙是不均匀的。如图3中所展示，图像传感器在长(L)曝光时间下捕捉第一帧，在短(S)曝光时间下捕捉第二帧，在中等(M)曝光时间下捕捉第三帧，且在超短(U)曝光时间下捕捉第四帧。在此序列中，捕捉之间的时间间隔可不均匀。例如，在长(L)曝光时间下的第一帧捕捉与在短(S)曝光时间下的第二帧捕捉之间的时间间隔及在中等(M)曝光时间下的第三帧捕捉与在超短(U)曝光时间下的第四帧捕捉之间的时间间隔两者可为2ms。此外，在短(S)曝光时间下的第二帧捕捉与在中等(M)曝光时间下的第三帧捕捉之间的时间间隔可为6ms。时间间隔可为例如2ms、6ms或更大。在一些实施例中，时间间隔可不介于2ms与6ms之间。
图1是说明根据本发明的一个实施例的实施每一图像捕捉之间的不均匀定时间隙的示例性成像系统的框图。如图1中所说明，成像系统100包含根据本发明的教示的图像传感器，所述图像传感器具有划分成多个像素子阵列的像素阵列105，在堆叠式图像传感器案例中所述多个像素子阵列包含用于高动态范围(HDR)的像素架构。在所说明实例中，成像系统100是用堆叠式CMOS芯片来实现，所述堆叠式CMOS芯片包含与ASIC裸片180堆叠在一起且耦合到ASIC裸片180的像素裸片170。例如，在一个实例中，像素裸片170包含像素阵列105，且ASIC裸片180包含控制电路系统120、读出电路系统130及功能逻辑140。在所描绘实例中，控制电路系统120经耦合以控制像素阵列105的操作，所述像素阵列105经耦合以由读出电路系统130通过位线160读出。
特定来说，在图1中所描绘的实例中，像素阵列105是划分成多个像素子阵列110的二维(2D)阵列，如所展示。在一个实例中，每一像素子阵列110包含多个像素组(例如，1111、1112)，所述多个像素组中的每一者包含多个像素单元(图1中未展示)。在所述实例中，像素子阵列110中的多个像素组(例如，1111、1112)的每一者中的像素单元经耦合以利用位线160的相同位线。在一个实例中，位线160可将多个像素组(例如，1111、1112)的每一者中的所有像素单元耦合到读出电路系统130中的ADC电路，所述读出电路系统130可形成在与像素裸片170堆叠在一起且耦合到像素裸片170的ASIC裸片180上。在一个实施例中，像素子阵列中的每一者中的像素组(例如，1111、1112)中的至少一者与像素子阵列110中的每一者中剩余的像素组耦合到读出电路系统130中的不同模数转换器(ADC)电路，其更多细节将在下文作描述。
在一个实例中，互连层(未展示)被安置在像素裸片170与ASIC裸片180之间。在一个实例中，互连层可包含多个导体。在实例中，多个导体中的每一者可用来将读出电路系统130耦合到包含在像素裸片170中的电路系统。
例如，位线160可使用包含在互连层中的多个导体中的一者来实现。换句话来说，在一个实例中，像素裸片170中的每一像素子阵列110中的多个像素组(例如，1111、1112)中的每一单一者可通过包含在互连层中的多个导体中的对应单一者(例如，位线160)耦合到包含在ASIC裸片180中的读出电路系统130中的多个读出电路中的对应单一者(例如，读出电路)。因此，在一个实例中，根据本发明的教示，可由多个读出电路中的对应单一者通过多个导体中的对应单一者或单一位线并行地读出像素子阵列110中的像素组(例如，1111、1112)中的每一单一者。在一个实例中，互连层可包含通孔，例如微穿硅通孔(μTSV)或穿硅通孔(TSV)。
在图1中所描绘的实例中，像素子阵列110包含布置成n＝8列及m＝4行的多个像素组(例如，1111、1112)。在图1中所描绘的实例中组成像素子阵列110的两个像素组(例如，1111、1112)中的每一者包含布置成p＝8列及q＝2行的像素单元。在一些实施例中，分别由每一像素组(例如，1111、1112)的所有像素单元共用像素支持电路系统(未展示)。在一个实施例中，像素子阵列110中的每一者被布置成像素单元的多个n x m阵列，且像素组(例如，1111、1112)中的每一者被布置成像素单元的p x q阵列。在一个实施例中，n、m、p及q中的至少一者是大于1的整数。
控制电路系统120耦合到像素阵列105以控制像素阵列105的操作特性。在一个实例中，控制电路系统120经耦合以产生用于控制针对每一像素单元的图像采集的全局快门信号。在所述实例中，在单一采集窗期间全局快门信号同时启用像素阵列105的所有像素子阵列110内的特定像素单元以同时传送来自其相应光检测器的图像电荷。
在一个实施例中，控制电路系统120控制像素阵列以致使像素阵列105在第一曝光时间下捕捉第一帧的图像数据，在第二曝光时间下捕捉第二帧的图像数据，在第三曝光时间下捕捉第三帧的图像数据，且在第四曝光时间下捕捉第四帧的图像数据。第一曝光时间、第二曝光时间、第三曝光时间及第四曝光时间可不同。例如，第一曝光时间可为长(L)曝光时间，第二曝光时间可为短(S)曝光时间，第三曝光时间可为中等(M)曝光时间，且第四曝光时间可为超短(U)曝光时间。在此实例中，超短(U)曝光时间短于短(S)曝光时间，短曝光时间短于中等(M)曝光时间，中等曝光时间短于长(L)曝光时间。可使用功能逻辑140组合由像素阵列在此四个曝光时间下捕捉的物件图像数据以输出具有高动态范围的所得图像。
因此，在一个实施例中，捕捉第一帧与第二帧之间、第二帧与第三帧之间及第三帧与第四帧之间的定时间隙是不均匀的。在一个实施例中，自动曝光控制逻辑被包含在功能逻辑140中且确定第一曝光时间对第二曝光时间的比率。因此，自动曝光控制逻辑计算适当曝光值(例如，第一曝光时间、第二曝光时间、第三曝光时间及第四曝光时间)，所述适当曝光值被传输到控制电路系统120以在像素阵列105的捕捉及读出期间实施所述曝光值。控制电路系统120还可包含用来沿读出位线160一次性读出一行图像数据的选择电路系统(例如，多路复用器)或可使用各种其它技术读出所述图像数据，例如所有像素的同时串行读出或全并行读出。在一个实施例中，读出电路系统130读出来自像素阵列105的图像数据。
在一个实例中，在像素子阵列110中的像素单元中的每一者已获取或捕捉其图像数据或图像电荷之后，由读出电路系统130通过位线160的位线读出图像数据。每一像素单元(或像素组)产生由读出电路系统130读出的像素数据信号。在一个实施例中，逻辑电路系统(未展示)可控制读出电路系统130且将图像数据输出到功能逻辑140。功能逻辑140可仅存储图像数据或甚至通过应用后图像效应(例如，修剪、旋转、移除红眼、调整亮度、调整对比度或以其它方式)来操纵图像数据。
图2是说明根据本发明的一个实施例的在图1中的读出电路系统130的细节的框图。在一个实施例中，读出电路系统130包含多个读出电路。如图2中所展示，读出电路系统130可包含模数转换器(ADC)电路系统220及放大电路系统(未展示)。ADC电路系统220可接收来自像素阵列105的像素信号并将像素信号从模拟信号转换成数字信号。例如，包含在读出电路中的ADC电路系统220可分别将图像帧的像素信号从模拟信号转换成数字信号以获得ADC输出。在一个实例中，读出电路系统130中的多个读出电路中的每一者还可包含形成在ASIC裸片180上的加法器与形成在存储器裸片上的存储器，例如SRAM及DRAM，所述存储器裸片可通过互连层耦合到ASIC裸片180。
图4A说明根据本发明的第一实施例的在图1中的成像系统100的细节，所述成像系统100包含像素芯片(或裸片)170上包含的示例性像素阵列105及耦合到所述像素芯片(或裸片)170的电路芯片(例如，ASIC裸片180)上包含的示例性读出电路系统130，且图4B说明根据本发明的第一实施例的像素阵列105中的像素组(例如，1111、1112)与读出电路系统130中的ADC电路(例如，第一ADC电路及第二ADC电路)之间的耦合的细节。如图4A到4B中所展示，每一像素子阵列110是256个像素的像素行，且每一像素子阵列110中的多个像素组(例如，1111、1112)包含128个像素的第一像素组(例如，1111)及128个像素的第二像素组(例如，1112)。如图4A中所说明，第一像素组及第二像素组(例如，1111、1112)是单独的。参考图4B，第一像素子阵列1101的第一像素组1111耦合到第一ADC电路，而第一像素子阵列1101的第二像素组1112耦合到第二ADC电路。在第二像素子阵列中，第二像素子阵列1102的第一像素组1111耦合到第一ADC电路，而第二像素子阵列1102的第二像素组1112耦合到第二ADC电路。
在一个实施例中，成像系统100可为执行多帧高动态范围(HDR)的堆叠式芯片。在此实施例中，成像系统100通过使用帧缓冲器执行HDR以存储多个图像捕捉。在一个实例中，在成像系统100中使用动态随机访问存储器(DRAM)寻址管理。在此实施例中，循序地启用一或多个ACD分段且不同ADC分段具有不同曝光时间。
在一个实例中，第一像素子阵列1101及第二像素子阵列1102可具有不同曝光时间，例如，在第一帧期间，第一像素子阵列1101具有可为长(L)曝光时间的第一曝光时间，而第二像素子阵列1102具有可为短(S)曝光时间的第二曝光时间。而在第二帧期间时，第一像素子阵列1101可具有可为中等(M)曝光时间的第三曝光时间且第二像素子阵列1102具有可为超短(U)曝光时间的第四曝光时间。以此方式，功能逻辑140可使用两个帧而非四个帧输出具有HDR的所得图像。
在另一实例中，循序像素子阵列110可具有不同曝光时间，例如，第一像素子阵列1101具有可为长(L)曝光时间的第一曝光时间，第二像素子阵列1102具有可为短(S)曝光时间的第二曝光时间，第三像素子阵列及第四像素子阵列(未展示)分别具有可为中等(M)曝光时间及超短(U)曝光时间的第三曝光时间及第四曝光时间。以此方式，功能逻辑140可使用一个帧输出具有HDR的所得图像。
在另一实例中，循序像素子阵列110可具有不同曝光时间，例如，第一像素子阵列1101及第三像素子阵列1103具有可为长(L)曝光时间的第一曝光时间，且第二像素子阵列1102及第四像素子阵列1104具有可为短(S)曝光时间的第二曝光时间。以此方式，功能逻辑140可使用一个帧输出具有HDR的所得图像。在此交错曝光案例中，可使用伪滚动快门。
图5A说明根据本发明的第二实施例的在图1中的成像系统的细节，所述成像系统包含像素芯片(或裸片)170上包含的示例性像素阵列105及耦合到所述像素芯片(或裸片)170的电路芯片(例如，ASIC裸片180)上包含的示例性读出电路系统130，且图5B说明根据本发明的第二实施例的像素阵列105中的像素组(例如，1111、1112、1113、1114)与读出电路系统130中的ADC电路(例如，第一ADC电路及第二ADC电路)之间的耦合的细节。如图5A到5B中所展示，每一像素子阵列110(例如，1101及1102)是256个像素的像素行，且每一像素子阵列中的多个像素组在每一像素子阵列110中包含四个像素组(例如，1111、1112、1113、1114)。在本发明的此实施例中，四个像素组中的每一者包含64个像素。如图5A中所说明，四个像素组(例如，1111、1112、1113、1114)是单独的。参考图5B，第一像素子阵列1101的第一像素组1111及第三像素组1113耦合到第一ADC电路，而第一像素子阵列1101的第二像素组1112及第四像素组1114耦合到第二ADC电路。因此，在此实施例中，像素子阵列中的每一者中的像素组(例如，1112、1114)中的至少一者与像素子阵列110中的每一者中剩余的像素组(例如，1111、1113)耦合到不同ADC电路。相似地，在第二像素子阵列1102中，第二像素子阵列1102的第一像素组1111及第三像素组1113耦合到第一ADC电路，而第二像素子阵列1102的第二像素组1112及第四像素组1114耦合到第二ADC电路。
在一个实例中，第一像素子阵列1101及第二像素子阵列1102可具有不同曝光时间，例如，在第一帧期间，第一像素子阵列1101具有可为长(L)曝光时间的第一曝光时间，而第二像素子阵列1102具有可为短(S)曝光时间的第二曝光时间。而在第二帧期间时，第一像素子阵列1101可具有可为中等(M)曝光时间的第三曝光时间且第二像素子阵列1102具有可为超短(U)曝光时间的第四曝光时间。以此方式，功能逻辑140可使用两个帧而非四个帧输出具有HDR的所得图像。
在另一实例中，循序像素子阵列110可具有不同曝光时间，例如，第一像素子阵列1101具有可为长(L)曝光时间的第一曝光时间，第二像素子阵列1102具有可为短(S)曝光时间的第二曝光时间，第三像素子阵列及第四像素子阵列(未展示)分别具有可为中等(M)曝光时间及超短(U)曝光时间的第三曝光时间及第四曝光时间。以此方式，功能逻辑140可使用一个帧输出具有HDR的所得图像。
在另一实例中，循序像素子阵列110可具有不同曝光时间，例如，第一像素子阵列1101及第三像素子阵列1103具有可为长(L)曝光时间的第一曝光时间，且第二像素子阵列1102及第四像素子阵列1104具有可为短(S)曝光时间的第二曝光时间。以此方式，功能逻辑140可使用一个帧输出具有HDR的所得图像。在此交错曝光案例中，可使用伪滚动快门。
此外，本发明的下文实施例可被描述为过程，其常常描绘为流程表、流程图、结构图或框图。尽管流程表可将操作描述为循序过程，但可并行地或同时地执行许多操作。另外，可重新排列操作顺序。过程是在其操作完成时终止。过程可对应于方法、程序等。
图6是展示根据本发明的一个实施例的实施成像系统中的每一图像捕捉之间的不均匀定时间隙的示例性过程的流程表。方法600开始于像素阵列105在第一曝光时间下捕捉第一帧的图像数据，在第二曝光时间下捕捉第二帧的图像数据，在第三曝光时间下捕捉第三帧的图像数据，且在第四曝光时间下捕捉第四帧的图像数据(框601)。在一个实施例中，第一帧、第二帧、第三帧及第四帧是循序的。在一个实施例中，第一曝光时间、第二曝光时间、第三曝光时间及第四曝光时间可不同于彼此。在一个实施例中，捕捉第一帧与第二帧之间、第二帧与第三帧之间及第三帧与第四帧之间的定时间隙是不均匀的。如图3中的实施例中所说明，第一曝光时间可为长(L)曝光时间，第二曝光时间可为短(S)曝光时间，第三曝光时间可为中等(M)曝光时间，且第四曝光时间可为超短(U)曝光时间。超短(U)曝光时间短于短(S)曝光时间。短曝光时间短于中等(M)曝光时间。中等(M)曝光时间短于长(L)曝光时间。像素阵列105可被安置在第一半导体裸片170中。像素阵列105可被划分成多个像素子阵列110。多个像素子阵列110中的每一者被布置成多个像素组(例如，1111、1112)。每一像素组(例如，1111、1112)产生像素数据信号。在框602处，ADC电路系统220获取像素数据信号。ADC电路系统220包含多个ADC电路。ADC电路系统220可被安置在第二半导体裸片180中。在一个实施例中，像素子阵列110中的每一者中的像素组(例如，1111、1112)中的至少一个像素组(例如，1111)与在所述像素子阵列中的每一者中剩余的像素组(例如，1112)耦合到不同ADC电路。在框603处，对于第一帧、第二帧、第三帧及第四帧中的每一者，ADC电路中的每一者将接收自分别耦合到其的像素组(例如，1111、1112)的像素数据信号从模拟信号转换成数字信号以产生多个ADC输出。在框604处，功能逻辑140处理ADC输出以产生最终ADC输出。在一些实施例中，功能逻辑140被安置在第二半导体裸片180中。
上文所阐明的过程是关于计算机软件及硬件作描述。所描述技术可构成机器(例如，计算机)可读存储媒体内体现的机器可执行指令，所述机器可执行指令在被机器执行时将致使机器执行所描述操作。另外，过程可在硬件内体现，例如专用集成电路(“ASIC”)等。
本发明的所说明实例的上文描述，包含说明书摘要中所描述的内容，并非意在详尽性或对所揭示的精确形式进行限制。虽然本发明的特定实施例及实例在本文中出于说明目的而作描述，但在不背离本发明的更广精神及范围的情况下，各种等效修改是可能的。
鉴于上文详细描述，可对本发明的实例作出此些修改。下文权利要求书中所使用的术语不应被解释为将本发明限于本说明书及权利要求书中所揭示的特定实施例。相反地，范围完全取决于将根据权利要求阐释的限定理论解释的下文权利要求书。因此，本说明书及附图被视为说明性而非限制性。

Claims (25)

1.一种实施图像传感器中的每一图像捕捉之间的不均匀定时间隙的方法，其包括：
由像素阵列在第一曝光时间下捕捉第一帧的图像数据，在第二曝光时间下捕捉第二帧的图像数据，在第三曝光时间下捕捉第三帧的图像数据，且在第四曝光时间下捕捉第四帧的图像数据，其中所述第一曝光时间、第二曝光时间、第三曝光时间及第四曝光时间是不同的，其中捕捉所述第一帧与第二帧之间、所述第二帧与第三帧之间及第三帧与第四帧之间的定时间隙是不均匀的，
其中所述像素阵列被安置在第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者被配置成多个像素组，每一像素组产生像素数据信号；
由ADC电路系统获取所述像素数据信号，其中所述ADC电路系统包含多个ADC电路，其中所述ADC电路系统被安置在第二半导体裸片中，其中所述像素子阵列中的每一者中的所述像素组中的至少一者与在所述像素子阵列中的每一者中剩余的所述像素组耦合到不同ADC电路；及
对于所述第一帧、第二帧、第三帧及第四帧中的每一者，由所述ADC电路中的每一者将接收自分别耦合到其的所述像素组的所述像素数据信号从模拟信号转换成数字信号以产生多个ADC输出。
2.根据权利要求1所述的方法，其进一步包括：
由功能逻辑处理所述ADC输出以产生最终ADC输出，其中所述功能逻辑被安置在所述第二半导体裸片中。
3.根据权利要求1所述的方法，其中ADC电路系统被包含在安置在所述第二半导体裸片中的读出电路系统中。
4.根据权利要求1所述的方法，其中所述像素组通过多个导体中的对应一者耦合到不同ADC电路。
5.根据权利要求1所述的方法，其中所述第一曝光时间是长曝光时间，所述第二曝光时间是短曝光时间，所述第三曝光时间是中等曝光时间，且所述第四曝光时间是超短曝光时间，其中所述超短曝光时间短于所述短曝光时间，所述短曝光时间短于所述中等曝光时间，所述中等曝光时间短于所述长曝光时间。
6.根据权利要求1所述的方法，其中每一像素子阵列是256个像素的像素行，且每一像素子阵列中的所述多个像素组包含128个像素的第一像素组及128个像素的第二像素组，其中所述第一像素组及第二像素组是单独的。
7.根据权利要求1所述的方法，其中每一像素子阵列是256个像素的像素行，且每一像素子阵列中的所述多个像素组包含四个像素组，所述四个像素组中的每一者包含64个像素，其中所述四个像素组是单独的。
8.根据权利要求1所述的方法，其中所述多个像素子阵列中的每一者被配置成像素单元的多个n x m阵列，且所述多个像素组中的每一者被配置成像素单元的p x q阵列。
9.根据权利要求8所述的方法，其中n、m、p及q中的至少一者是大于1的整数。
10.一种堆叠式芯片成像系统，其包括：
像素阵列，其被安置在第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者被配置成多个像素组，每一像素组产生像素数据信号，其中所述像素阵列在第一曝光时间下捕捉第一帧的图像数据，在第二曝光时间下捕捉第二帧的图像数据，在第三曝光时间下捕捉第三帧的图像数据，且在第四曝光时间下捕捉第四帧的图像数据，其中所述第一曝光时间、第二曝光时间、第三曝光时间及第四曝光时间是不同的，其中捕捉所述第一帧与第二帧之间、所述第二帧与第三帧之间及第三帧与第四帧之间的定时间隙是不均匀的；及
模数转换ADC电路系统，其包含多个ADC电路，所述ADC电路系统被安置在第二半导体裸片中，其中所述像素子阵列中的每一者中的所述像素组中的至少一者与在所述像素子阵列中的每一者中剩余的所述像素组耦合到不同ADC电路，其中所述ADC电路系统获取所述像素数据信号，其中对于所述第一帧、第二帧、第三帧及第四帧中的每一者，所述ADC电路中的每一者将接收自分别耦合到其的所述像素组的所述像素数据信号从模拟信号转换成数字信号以产生多个ADC输出。
11.根据权利要求10所述的成像系统，其进一步包括：
功能逻辑，其用来处理所述ADC输出且用来产生最终ADC输出，其中所述功能逻辑被安置在所述第二半导体裸片中。
12.根据权利要求10所述的成像系统，其中ADC电路系统被包含在安置在所述第二半导体裸片中的读出电路系统中。
13.根据权利要求10所述的成像系统，其进一步包括：
多个导体，其用来分别将所述像素组耦合到ADC电路。
14.根据权利要求10所述的成像系统，其中所述第一曝光时间是长曝光时间，所述第二曝光时间是短曝光时间，所述第三曝光时间是中等曝光时间，且所述第四曝光时间是超短曝光时间，其中所述超短曝光时间短于所述短曝光时间，所述短曝光时间短于所述中等曝光时间，所述中等曝光时间短于所述长曝光时间。
15.根据权利要求10所述的成像系统，其中每一像素子阵列是256个像素的像素行，
且每一像素子阵列中的所述多个像素组包含128个像素的第一像素组及128个像素的第二像素组，其中所述第一像素组及第二像素组是单独的。
16.根据权利要求10所述的成像系统，其中每一像素子阵列是256个像素的像素行，
且每一像素子阵列中的所述多个像素组包含四个像素组，所述四个像素组中的每一者包含64个像素，其中所述四个像素组是单独的。
17.根据权利要求10所述的成像系统，其中所述多个像素子阵列中的每一者被配置成像素单元的多个n x m阵列，且所述多个像素组中的每一者被配置成像素单元的p xq阵列。
18.根据权利要求17所述的成像系统，其中n、m、p及q中的至少一者是大于1的整数。
19.一种堆叠式芯片成像系统，其包括：
像素阵列，其被安置在第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者被配置成产生第一像素数据信号的第一像素组及产生第二像素数据信号的第二像素组，其中所述像素子阵列中的每一者是像素行且所述像素组中的每一者是所述像素行的一半，其中所述像素阵列在第一曝光时间下捕捉第一帧的图像数据且在第二曝光时间下捕捉第二帧的图像数据，其中所述第一曝光时间及第二曝光时间是不同的；及
模数转换ADC电路系统，其包含多个ADC电路，所述ADC电路系统被包含在读出电路系统中以对于所述第一帧、第二帧、第三帧及第四帧中的每一者获取所述第一像素数据信号及第二像素数据信号，所述ADC电路系统被安置在第二半导体裸片中，其中所述ADC电路包含第一ADC电路及第二ADC电路，其中所述第一ADC电路及所述第二ADC电路是不同的，其中所述像素子阵列中的每一者中的所述第一像素组耦合到所述第一ADC电路且每一像素子阵列中的所述第二像素组耦合到所述第二ADC电路，其中对于所述第一帧、第二帧、第三帧及第四帧中的每一者，所述第一ADC电路及第二ADC电路分别将所述第一像素数据信号及第二像素数据信号从模拟信号转换成数字信号以获得第一ADC输出及第二ADC输出。
20.根据权利要求19所述的成像系统，其中每一像素子阵列是256个像素的像素行，
且所述第一像素组及所述第二像素组分别是128个像素，且其中所述第一像素组及所述第二像素组是单独的。
21.一种堆叠式芯片成像系统，其包括：
像素阵列，其被安置在第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者被配置成多个像素组，每一像素组产生像素数据信号，其中第一像素子阵列在第一曝光时间下捕捉第一帧的图像数据，第二像素子阵列在第二曝光时间下捕捉所述第一帧的图像数据，第三像素子阵列在第三曝光时间下捕捉所述第一帧的图像数据，且第四像素子阵列在第四曝光时间下捕捉所述第一帧的图像数据，其中所述第一曝光时间及第二曝光时间是不同的，且所述第三曝光时间及第四曝光时间是不同的，其中捕捉所述第一帧的所述第一图像数据与第二图像数据之间、所述第一帧的所述第二图像数据与第三图像数据之间及所述第一帧的第三图像数据与第四图像数据之间的定时间隙是不均匀的；及
模数转换ADC电路系统，其包含多个ADC电路，所述ADC电路系统被安置在第二半导体裸片中，其中所述像素子阵列中的每一者中的所述像素组中的至少一者与在所述像素子阵列中的每一者中剩余的所述像素组耦合到不同ADC电路，其中所述ADC电路系统获取所述像素数据信号，其中所述ADC电路中的每一者将接收自分别耦合到其的所述像素组的所述像素数据信号从模拟信号转换成数字信号以产生多个ADC输出。
22.根据权利要求21所述的成像系统，其中所述第一曝光时间、第二曝光时间、第三曝光时间及第四曝光时间是不同的，其中所述第一曝光时间是长曝光时间，所述第二曝光时间是短曝光时间，所述第三曝光时间是中等曝光时间，且所述第四曝光时间是超短曝光时间，其中所述超短曝光时间短于所述短曝光时间，所述短曝光时间短于所述中等曝光时间，所述中等曝光时间短于所述长曝光时间。
23.根据权利要求21所述的成像系统，其中所述第一曝光时间及第三曝光时间是相等的，且所述第二曝光时间及第四曝光时间是相等的，其中所述第一曝光时间及第三曝光时间是长曝光时间，且所述第二曝光时间及第四曝光时间是短曝光时间，其中所述短曝光时间短于所述长曝光时间。
24.一种堆叠式芯片成像系统，其包括：
像素阵列，其被安置在第一半导体裸片中，其中所述像素阵列被划分成多个像素子阵列，其中所述多个像素子阵列中的每一者被配置成多个像素组，每一像素组产生像素数据信号，
其中第一像素子阵列在第一曝光时间下捕捉第一帧的图像数据，且第二像素子阵列在第二曝光时间下捕捉所述第一帧的图像数据，
其中所述第一像素子阵列在第三曝光时间下捕捉第二帧的图像数据，且所述第二像素子阵列在第四曝光时间下捕捉所述第二帧的图像数据，其中所述第一曝光时间及第二曝光时间是不同的，且所述第三曝光时间及第四曝光时间是不同的，其中捕捉所述第一帧的第一图像数据与第二图像数据之间、所述第一帧的所述第二图像数据与所述第二帧的所述第一图像数据之间及所述第二帧的第三图像数据与所述第二帧的第四图像数据之间的定时间隙是不均匀的；及
模数转换ADC电路系统，其包含多个ADC电路，所述ADC电路系统被安置在第二半导体裸片中，其中所述像素子阵列中的每一者中的所述像素组中的至少一者与在所述像素子阵列中的每一者中剩余的所述像素组耦合到不同ADC电路，其中所述ADC电路系统获取所述像素数据信号，其中所述ADC电路中的每一者将接收自分别耦合到其的所述像素组的所述像素数据信号从模拟信号转换成数字信号以产生多个ADC输出。
25.根据权利要求24所述的成像系统，其中所述第一曝光时间、第二曝光时间、第三曝光时间及第四曝光时间是不同的，其中所述第一曝光时间是长曝光时间，所述第二曝光时间是短曝光时间，所述第三曝光时间是中等曝光时间，且所述第四曝光时间是超短曝光时间，其中所述超短曝光时间短于所述短曝光时间，所述短曝光时间短于所述中等曝光时间，所述中等曝光时间短于所述长曝光时间。
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