CN106920780B - 半导体元件 - Google Patents
半导体元件 Download PDFInfo
- Publication number
- CN106920780B CN106920780B CN201511020451.2A CN201511020451A CN106920780B CN 106920780 B CN106920780 B CN 106920780B CN 201511020451 A CN201511020451 A CN 201511020451A CN 106920780 B CN106920780 B CN 106920780B
- Authority
- CN
- China
- Prior art keywords
- projection
- semiconductor device
- substrate
- conductive
- pad opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 239000002184 metal Substances 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000004804 winding Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009877 rendering Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000010618 wire wrap Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
本发明公开了一种半导体元件，其包括：一基板；一形成于该基板上的导电区，其投射于该基板上而形成一第一投影图，且该第一投影图具有一第一侧边；一具有一连接垫开口的绝缘层，其形成于该导电区上；以及一形成于该绝缘层上并填满该连接垫开口的金属凸块，其投射于该基板上而形成一第二投影图；其中，该第一侧边位于该第二投影图之内。
Description
技术领域
本发明涉及一种半导体元件，特别是涉及该半导体元件最外层金属(Top metal)、连接垫(Pad)开口及导电凸块之间的布局。
背景技术
在有限的芯片面积内容纳尽可能多的电子元件，是集成电路设计的重要目标之一；实现此目标的可能方式通常有两种：一种是提升集成电路制造技术，另一种是在电路布局上着墨。对于目前常见的具有导电凸块(Bump)的半导体元件，其最外层金属(Top metal)可通过连接垫(Pad)及导电凸块连接至外部电路。如图1所示为现有技术中的半导体元件10的最外层金属12、连接垫开口13及金属凸块14，绘制单个导电凸块的连接垫布局(Padlayout)示意图。如图所示，最外层金属12的范围必须涵盖整个金属凸块14，导致该金属凸块14所在位置下方的最外层金属12无法再供该半导体元件10的绕线(Wiring)之用。
然而，对于集成电路芯片，尤其是液晶面板驱动电路而言，其电子元件众多且彼此之间的连接复杂，且具有多达数百个连接垫，使得增加电路布局的可绕线面积成为亟待解决的课题。因此，有必要发展新的半导体元件的连接垫布局技术。
发明内容
因此本发明的目的之一即在解决上述问题。
本发明一实施例提供一种半导体元件，其包括：一基板；一形成于该基板上的导电区，其投射于该基板上而形成一第一投影图，且该第一投影图具有一第一侧边；一具有一连接垫开口的绝缘层，其形成于该导电区上；以及一形成于该绝缘层上并填满该连接垫开口的金属凸块，其投射于该基板上而形成一第二投影图；其中，该第一侧边位于该第二投影图之内。
本发明另一实施例提供一种半导体元件，其包括：一基板；形成于该基板上的一第一导电区及一第二导电区，该第一导电区与该第二导电区投射于该基板上而分别形成一第一投影图与一第二投影图，且该第一投影图具有一第一侧边，该第二投影图具有一第二侧边；一具有一第一连接垫开口及一第二连接垫开口的绝缘层，其形成于该第一导电区及该第二导电区上；以及一形成于该绝缘层上并填满该第一连接垫开口的第一金属凸块，其投射于该基板上而形成一第三投影图；一形成于该绝缘层上并填满该第二连接垫开口的第二金属凸块，其投射于该基板上而形成一第四投影图；其中，该第一侧边位于该第三投影图之内，该第二侧边位于该第四投影图之内。
本发明提供的半导体元件能够增加该半导体元件可绕线面积，从而克服现有的半导体元件绕线面积不足的问题。
附图说明
图1为现有的半导体元件的连接垫布局示意图；
图2为根据本发明第一实施例的半导体元件的上视图；
图3则为沿图2中的直线AA’切割而得的元件结构剖面图；
图4为根据本发明另一实施例的半导体元件的上视图；
图5为根据本发明另一实施例的半导体元件的上视图；
图6为根据本发明第二实施例的半导体元件的上视图；
图7为根据本发明另一实施例的半导体元件的上视图；
图8为根据本发明另一实施例的半导体元件的上视图；
图9为根据本发明另一实施例的半导体元件的上视图；
图10为根据本发明另一实施例的半导体元件的上视图。
附图标记说明：10、100、200-半导体元件；12-最外层金属；13-连接垫开口；14-金属凸块；126、126a-底侧边；126b-顶侧边；110-基板；120、120a、120b-导电区；120’、120a’、120b’-第一投影图；121、121a、121b-第一侧边；122、122a、122b-第二侧边；123、123a、123b-第三侧边；124、124a、124b-第四侧边；130-绝缘层；140、140a、140b-金属凸块；140’、140a’、140b’-第二投影图；201、202-导电凸块组合。
具体实施方式
为对本发明的特征、目的及功能有更进一步的认知与了解，兹配合图式详细说明本发明的实施例如后。在所有的说明书及图示中，将采用相同的元件编号以指定相同或类似的元件。
在各个实施例的说明中，当一元素被描述是在另一元素的「上方/上」或「下方/下」，指直接地或间接地在该另一元素之上或之下的情况，其可能包含设置于其间的其他元素；所谓的「直接地」指其间并未设置其他中介元素。「上方/上」或「下方/下」等的描述以图式为基准进行说明，但亦包含其他可能的方向转变。所谓的「第一」、「第二」、及「第三」用以描述不同的元素，这些元素并不因为此类谓辞而受到限制。为了说明上的便利和明确，图式中各元素的厚度或尺寸以夸张或省略或概略的方式表示，且各元素的尺寸并未完全为其实际的尺寸。
图2为根据本发明第一实施例的半导体元件100的上视图，其亦可称为该半导体元件100最外层的连接垫布局图，图3为沿图2中的直线AA’切割而得的元件结构剖面图。该半导体元件100包含：一基板110、一形成于该基板110上的导电区120、一形成于该导电区120上的绝缘层130以及一形成于该绝缘层130上并连接该导电区120的金属凸块140。
该基板110用以承载或支持该半导体元件100的集成电路，其组成材质可以是任一种半导体材料，例如，硅(Si)。
该导电区120形成于该基板110上，在本实施例中可代表该半导体元件100的最外层金属(Top metal)，即将通过连接垫(Pad)及/或凸块(Bump)而连接至外部电路。为了了解该导电区120于该基板110上的布局(Layout)状况，我们可将该导电区120由上而下投射于该基板110上，则该导电区120的边界将形成一投影图(以下称之为第一投影图120’)。如图2所示，本实施例中的该第一投影图120’为矩形，其具有四个侧边：位于南侧(S)的第一侧边121、位于东侧(E)的第二侧边122、位于北侧(N)的第三侧边123、位于西侧(W)的第四侧边124。
该绝缘层130形成于该导电区120上，在本实施例中可代表该半导体元件100的最外层保护膜，用以保护该半导体元件100并使该半导体元件100的最外层金属与外部环境做适当的电性隔绝；如图2所示，该绝缘层130具有一连接垫开口131，用以将部分该导电区120露出于该绝缘层130的遮盖之外，或是说使部分该导电区120不被该绝缘层130所遮盖，从而可作为该导电区120连接至外部电路的纽带。为了解该连接垫开口131于该基板110上的布局状况，我们可将该连接垫开口131由上而下投射于该基板110上，则其边界将形成本实施例中的半导体元件100的连接垫布局图。一般而言，该连接垫开口131会完全落在该导电区120的边界范围内，例如，该连接垫开口131可置于该第一投影图120’的中央区域；如图2所示，本实施例的该连接垫开口131在W-E方向上位于该第一投影图120’的中央区域，在S-N方向上则位于该第一投影图120’的偏南侧，但仍完全落在该第一投影图120’的范围内。
该金属凸块140形成于该绝缘层130上，填满该连接垫开口131；也就是说，该导电凸块140经由该连接垫开口131而连接至该导电区120。为了解该金属凸块140于该基板110上的布局状况，我们可将该金属凸块140由上而下投射于该基板110上，则该金属凸块140的边界将形成一投影图(以下称之为第二投影图140’)。如图2所示，本实施例中的该第二投影图140’亦为矩形，其具有四个侧边：位于南侧(S)的第一侧边、位于东侧(E)的第二侧边、位于北侧(N)的第三侧边、位于西侧(W)的第四侧边。
在本实施例中，该导电区120投射于该基板110上的第一投影图120’的第一侧边121落在该金属凸块140投射于该基板110上的第二投影图140’之内。请同时比对图1及图2，假设半导体元件用以连接外部电路的金属凸块14及140具有相同的尺寸，则图2中的该导电区120如同是图1中的该最外层金属12的底侧边126向上内缩，使得该金属凸块140所致的第二投影图140’凸出于该导电区120所致的第一投影图120’之外，或是说图2中的该导电区120底侧边(第一侧边121)如同是图1中的该最外层金属12的底侧边126往方向N偏移，此时该连接垫开口131的开口当然也随之变小。如此，用于连接外部电路的最外层金属的面积将得以减小，所减小的最外层金属的面积将可提供该半导体元件100的绕线(Wiring)之用。此外，上述该第一投影图120’的第一侧边121往方向N内缩的情况，亦可施用于将其第二侧边122、第三侧边123、或第四侧边124内缩至该第二投影图140’的范围之内，皆可达到增加该半导体元件100可绕线面积的效果。
在另一实施例中，我们可同时将该第一投影图120’的两个以上侧边内缩，以进一步增加可绕线面积。例如，使该第一投影图120’的第一侧边121往方向N内缩，其与该第一侧边121相对的第三侧边123亦同时往方向S内缩至该第二投影图140’的范围之内，如图4所示。又例如，使该第一投影图120’的第一侧边121往方向N内缩，其与该第一侧边121相邻的第二侧边122亦同时往方向W内缩至该第二投影图140’的范围之内，如图5所示。本发明对此不加以限制，究竟选择哪一个侧边内缩，可视实际电路布局的需要而定。
图6为根据本发明第二实施例的半导体元件200的上视图，其包含多个导电凸块的连接垫布局；其中，单个导电凸块组合包含最外层金属(导电区120)、连接垫开口131、及金属凸块140，如图1或图2所示。以图6为例，该半导体元件200共有5个导电凸块组合201及202，并排成两列：位于第1列的导电凸块组合201以及位于第2列的导电凸块组合202。对于该导电凸块组合201，其连接垫开口编号为131a，其第一投影图120a’来自该导电区120a的投影，其第二投影图140a’来自该金属凸块140a的投影，且该第一投影图120a’为矩形，具有四个侧边：位于南侧(S)的第一侧边121a、位于东侧(E)的第二侧边122a、位于北侧(N)的第三侧边123a、位于西侧(W)的第四侧边124a。对于该导电凸块组合202，其连接垫开口编号为131b，其第一投影图120b’来自该导电区120b的投影，其第二投影图140b’来自该金属凸块140b的投影，且该第一投影图120b’为矩形，具有四个侧边：位于南侧(S)的第一侧边121b、位于东侧(E)的第二侧边122b、位于北侧(N)的第三侧边123b、位于西侧(W)的第四侧边124b。其余相关描述请参考第一实施例所述，在此不再赘述。
在本实施例中，对于该导电凸块组合201，该第一投影图120a’的第一侧边121a落在该第二投影图140a’之内。本实施例所对应的现有技术如图7所示，假设半导体元件用以连接外部电路的金属凸块14a、140a及140b具有相同的尺寸，则图6中的该导电区120a如同是图7中的该最外层金属12a的底侧边126a向上内缩，使得该第一投影图120a’的第一侧边121a往方向N内缩，从而落于该第二投影图140a’的范围之内。此外，对于该导电凸块组合202，该第一投影图120b’的第一侧边121b及第三侧边123b同时落在该第二投影图140b’之内。图6中的该导电区120b如同是图7中的该最外层金属12a的底侧边126a向上内缩，其顶侧边126b同时向下内缩，使得该第一投影图120b’的第一侧边121b往方向N内缩、其第三侧边123b往方向S内缩，从而落于该第二投影图140b’的范围之内；其中，该第一侧边121b与该第三侧边123b分别是该第一投影图120b’的相对边。如此，相较于图7的现有技术，图6实施例可为其最外层金属争取到如图所示的区域B1及B2，以作为绕线面积之用。
为了使图6中的半导体元件200正常工作，以下提供其导电凸块组合201及202的结构尺寸设计原则，然而此示范实施例仅为本发明的一个实施例，不用于限制本发明的实施范围。对于该导电凸块组合201，该导电区120a凸出该导电凸块140a的最小距离为2μm(即，如图中的D1≧2μm)；无论该导电区120a突出于该导电凸块140a还是该导电区120a内缩于该导电凸块140a，该导电凸块140a与该连接垫开口131a的间距至少为3μm(即，如图中的D2≧3μm、D3≧3μm)；如果该导电区120a内缩于该导电凸块140a，则该内缩的导电区120a与该连接垫开口131a的间距大于或等于5μm(即，如图中的D4≧5μm)。此外，对于该导电凸块组合202，该导电区120b凸出该导电凸块140b的最小距离为2μm(即，如图中的D5≧2μm)；无论该导电区120b突出于该导电凸块140b还是该导电区120b内缩于该导电凸块140b，该导电凸块140b与该连接垫开口131b的间距至少为3μm(即，如图中的D6≧3μm、D7≧3μm)；如果该导电区120b内缩于该导电凸块140b，则该内缩的导电区120b与该连接垫开口131b的间距大于或等于5μm(即，如图中的D8≧5μm、D9≧5μm)。
此外，图8～图10亦为本实施例中的半导体元件的其他实施状态。在图8中，对于该导电凸块组合201，该第一投影图120a’的第一侧边123a落在该第二投影图140a’之内。相较于图7的现有技术，图8中的该导电区120a如同是图7中的该最外层金属12a的顶侧边126b向下内缩，使得该第一投影图120a’的第三侧边123a往方向S内缩，从而落于该第二投影图140a’的范围之内。此外，对于该导电凸块组合202，该第一投影图120b’的第一侧边121b落在该第二投影图140b’之内。相较于图7的现有技术，图8中的该导电区120b如同是图7中的该最外层金属12a的底侧边126a向上内缩，使得该第一投影图120b’的第一侧边121b往方向N内缩，从而落于该第二投影图140b’的范围之内。如此，相较于图7的现有技术，图8实施例可为其最外层金属争取到如图所示的区域C1及C2，以作为绕线面积之用。
在图9中，对于该导电凸块组合201，该第一投影图120a’的第一侧边121a及第三侧边123a同时落在该第二投影图140a’之内。相较于图7的现有技术，图9中的该导电区120a如同是图7中的该最外层金属12a的底侧边126a向上内缩，其顶侧边126b同时向下内缩，使得该第一投影图120a’的第一侧边121a往方向N内缩、其第三侧边123a往方向S内缩，从而落于该第二投影图140a’的范围之内。此外，对于该导电凸块组合202，该第一投影图120b’的第一侧边121b落在该第二投影图140b’之内。相较于图7中的现有技术，图9中的该导电区120b如同是图7中的该最外层金属12a的底侧边126a向上内缩，使得该第一投影图120b’的第一侧边121b往方向N内缩，从而落于该第二投影图140b’的范围之内。如此，相较于图7的现有技术，图9实施例可为其最外层金属争取到如图所示的区域F1、F2及F3，以作为绕线面积之用。
在图10中，对于该导电凸块组合201，该第一投影图120a’的第一侧边121a及第三侧边123a同时落在该第二投影图140a’之内。相较于图7的现有技术，图10中的该导电区120a如同是图7中的该最外层金属12a的底侧边126a向上内缩，其顶侧边126b同时向下内缩，使得该第一投影图120a’的第一侧边121a往方向N内缩、其第三侧边123a往方向S内缩，从而落于该第二投影图140a’的范围之内。此外，对于该导电凸块组合202，该第一投影图120b’的第一侧边121b及第三侧边123b同时落在该第二投影图140b’之内。相较于图7的现有技术，图10中的该导电区120b如同是图7中的该最外层金属12a的底侧边126a向上内缩，其顶侧边126b同时向下内缩，使得该第一投影图120b’的第一侧边121b往方向N内缩、其第三侧边123b往方向S内缩，从而落于该第二投影图140b’的范围之内。如此，相较于图7的现有技术，图10实施例可为其最外层金属争取到如图所示的区域G1、G2及G3，以作为绕线面积之用。
以上所述仅为本发明的较佳实施例，当不能以之限制本发明的保护范围。即大凡依本发明权利要求范围所做的均等变化及修饰，仍将不失本发明的要义所在，亦不脱离本发明的精神和范围，故都应视为本发明的进一步实施状况。
Claims (11)
1.一种半导体元件，其特征在于，包括：
一基板；
多个形成于该基板上的导电区，该多个导电区沿一第一方向排列设置，各导电区投射于该基板上而形成一第一投影图，且该第一投影图具有一第一侧边；
多个绝缘层，分别形成于该多个导电区上，各绝缘层具有一连接垫开口；以及
多个金属凸块，分别形成于该多个绝缘层上并填满该多个连接垫开口，各金属凸块投射于该基板上而形成一第二投影图；
其中，各导电区的第一侧边位于对应的金属凸块的第二投影图之内，以增加该半导体元件可绕线的面积，且任一个导电区的绝缘层的连接垫开口在该第一方向与相邻的导电区的绝缘层的连接垫开口重叠。
2.根据权利要求1所述的半导体元件，其特征在于，各第一投影图进一步具有一第二侧边，且第二侧边位于对应的第二投影图之内。
3.根据权利要求2所述的半导体元件，其特征在于，各第一侧边相对于对应的第二侧边。
4.根据权利要求2所述的半导体元件，其特征在于，各第一侧边相邻于对应的第二侧边。
5.一种半导体元件，其特征在于，包括：
一基板；
形成于该基板上的一第一导电区及一第二导电区，该第一导电区与该第二导电区投射于该基板上而分别形成一第一投影图与一第二投影图，且该第一投影图具有一第一侧边，该第二投影图具有一第二侧边；
一具有一第一连接垫开口及一第二连接垫开口的绝缘层，其形成于该第一导电区及该第二导电区上；以及
一形成于该绝缘层上并填满该第一连接垫开口的第一金属凸块，其投射于该基板上而形成一第三投影图；
一形成于该绝缘层上并填满该第二连接垫开口的第二金属凸块，其投射于该基板上而形成一第四投影图；
其中，该第一侧边位于该第三投影图之内，该第二侧边位于该第四投影图之内，以增加该半导体元件可绕线的面积，且该第一连接垫开口在一第一方向与该第二连接垫开口重叠。
6.根据权利要求5所述的半导体元件，其特征在于，该第一投影图进一步具有一第三侧边，且该第三侧边位于该第三投影图之内。
7.根据权利要求6所述的半导体元件，其特征在于，该第一侧边相邻于该第三侧边。
8.根据权利要求6所述的半导体元件，其特征在于，该第一侧边相对于该第三侧边。
9.根据权利要求6所述的半导体元件，其特征在于，该第二投影图进一步具有一第四侧边，且该第四侧边位于该第四投影图之内。
10.根据权利要求9所述的半导体元件，其特征在于，该第二侧边相邻于该第四侧边。
11.根据权利要求9所述的半导体元件，其特征在于，该第二侧边相对于该第四侧边。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104143833A TWI607327B (zh) | 2015-12-25 | 2015-12-25 | 半導體元件 |
| TW104143833 | 2015-12-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106920780A CN106920780A (zh) | 2017-07-04 |
| CN106920780B true CN106920780B (zh) | 2020-03-10 |
Family
ID=59454959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201511020451.2A Active CN106920780B (zh) | 2015-12-25 | 2015-12-30 | 半导体元件 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106920780B (zh) |
| TW (1) | TWI607327B (zh) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005048311A2 (en) * | 2003-11-10 | 2005-05-26 | Chippac, Inc. | Bump-on-lead flip chip interconnection |
| US8841779B2 (en) * | 2005-03-25 | 2014-09-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate |
| TWI387807B (zh) * | 2008-08-11 | 2013-03-01 | Chunghwa Picture Tubes Ltd | 接墊結構、主動元件陣列基板以及液晶顯示面板 |
| US8435834B2 (en) * | 2010-09-13 | 2013-05-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP |
| WO2013038553A1 (ja) * | 2011-09-15 | 2013-03-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| TWI490992B (zh) * | 2011-12-09 | 2015-07-01 | Chipmos Technologies Inc | 半導體結構 |
| CN103413770B (zh) * | 2013-08-30 | 2016-04-20 | 南通富士通微电子股份有限公司 | 凸点的制造方法 |
-
2015
- 2015-12-25 TW TW104143833A patent/TWI607327B/zh active
- 2015-12-30 CN CN201511020451.2A patent/CN106920780B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI607327B (zh) | 2017-12-01 |
| CN106920780A (zh) | 2017-07-04 |
| TW201723898A (zh) | 2017-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100933201B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP5400094B2 (ja) | 半導体パッケージ及びその実装方法 | |
| US8178975B2 (en) | Semiconductor package with pad parts electrically connected to bonding pads through re-distribution layers | |
| JP6157998B2 (ja) | 半導体装置 | |
| JP2010129958A (ja) | 半導体装置及び半導体装置の製造方法 | |
| CN102270619B (zh) | 用于电子封装组件的焊盘配置 | |
| CN110326092B (zh) | 半导体装置及其制造方法 | |
| US20090108471A1 (en) | Wiring board of semiconductor device, semiconductor device, electronic apparatus, mother board, method of manufacturing wiring board of semiconductor device, method of manufacturing mother board and method of manufacturing electronic apparatus | |
| US20150162327A1 (en) | Semiconductor module | |
| CN106920780B (zh) | 半导体元件 | |
| JP5138260B2 (ja) | チップ型電子部品 | |
| JP2009283718A (ja) | 半導体素子とそれを用いた半導体装置 | |
| US9275940B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20080153203A1 (en) | Semiconductor device manufacturing method | |
| JP6089557B2 (ja) | 電子部品モジュール | |
| JP3881658B2 (ja) | 中継部材、中継部材を用いたマルチチップパッケージ、及びその製造方法 | |
| JP2009060000A (ja) | 半導体装置 | |
| JP4610008B2 (ja) | 半導体装置 | |
| JP2006245396A (ja) | 半導体装置及びその製造方法 | |
| JP2018067575A (ja) | 半導体装置および配線基板の設計方法 | |
| CN110931444B (zh) | 电子结构 | |
| JP6314295B1 (ja) | 半導体デバイス及びその製造方法 | |
| CN110896057B (zh) | 半导体装置及其制造方法 | |
| KR100842922B1 (ko) | 반도체 패키지 | |
| WO2018128066A1 (ja) | 電子部品モジュール |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |