CN106898593B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法，以提高构成PoP型半导体装置的下侧的半导体装置的生产率。在布线基板(2)的上表面设置多个布线(4)、相当于布线(4)的一端的焊接引线(5)、以及相当于布线(4)的另一端的焊盘(6)。在布线基板(2)的中央部安装半导体芯片(3)。使用焊线将半导体芯片(3)的电极垫(11)和焊接引线(5)电连接。在各焊盘(6)上分别设置焊球(13)。在布线基板(2)的上表面设置密封树脂(14)，该密封树脂(14)覆盖半导体芯片(3)、多个布线(4)、焊线(12)、焊球(13)等。在密封树脂(14)中设置使焊球(13)的上部露出的连续槽(15)。通过将在下侧的半导体装置(1)上设置的焊球(13)和在上侧的半导体装置上设置的焊球电连接，来制造PoP型半导体装置。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
近年来，伴随着电子设备的小型化及高功能化，寻求电子设备中所使用的半导体装置的进一步的小型化及高集成化。为了响应这种需求，在半导体封装体的安装技术中，正在推进对三维安装的半导体装置的开发。例如，被称为封装体叠层(PoP，Package onPackage)的、在高度方向上层压有半导体封装体的三维结构的(层压型的)半导体装置受到关注。
在本申请文件中，按下述含义使用“层压有半导体封装体”等语句中的“层压”这一用语。该含义是指“在多个半导体封装体所分别具有的连接端子之间被相互电连接的状态下，这些半导体封装体堆积而成的状态”。而且，适当地，将“A和B被电连接”单纯地称为“A和B被连接”。
PoP型半导体装置是下侧的半导体装置(下侧的半导体封装体)与上侧的半导体装置(上侧的半导体封装体)被层压而构成的层压型半导体装置。PoP型半导体装置通过使用焊球等接合构件将在下侧的半导体装置的电路基板上设置的多个电极和在上侧的半导体装置的背面设置的多个电极电连接来制造。
作为层压型半导体装置，提出了一种“通过在下侧的半导体封装体的上表面配置密封材料，用以至少包覆在下侧的布线基板的上表面安装的半导体元件和用于实现下侧的半导体封装体与上侧的半导体封装体的电连接的突起电极，(省略)，从而能够防止可靠性降低的层压型半导体装置”(例如，参考专利文献1的第[0011]段、图1～图3)。
专利文献1：日本专利公开2008-171904号公报
然而，在专利文献1所公开的以往的层压型半导体装置中，存在如下所述的问题。如专利文献1的图1～图3所示，下侧的半导体封装体1具备：布线基板2；以及设置于比布线基板2的上表面的半导体搭载部更外侧的焊盘部7。上侧的半导体封装体10具备：遍布有基板布线的布线基板11；在布线基板11的下表面设置的焊盘部13；以及接合于该焊盘部13的突起电极14。突起电极14的前端部接合于下侧的半导体封装体1的焊盘部7，将半导体封装体1和半导体封装体10电连接。
在这种层压型半导体装置中，为了通过突起电极14将下侧的半导体封装体1和上侧的半导体封装体10电连接，需要与下侧的半导体封装体1的高度相当的突起电极14的大小。这意味着将形成突起电极14的焊球的大小增大到与下侧的半导体封装体1的厚度同等程度。当焊球变大时，需要增大相邻的焊球与焊球之间的中心间间隔。当相邻的焊球之间的中心间间隔变大时，会产生层压型半导体装置变大的问题。
发明内容
本发明用于解决上述问题，目的在于提供一种能够使半导体装置小型化的半导体装置及其制造方法。
为了解决上述问题，本发明所涉及的半导体装置具备：
布线基板；
芯片部件，俯视为矩形，安装于所述布线基板的一个面；
多个连接构件，将形成于所述芯片部件的多个芯片电极和形成于所述布线基板的一个面且以俯视时包围所述芯片部件的方式配置的多个基板电极分别电连接；
多个外部电极，在所述布线基板的一个面上与所述多个基板电极分别相连而形成于所述芯片部件的周围；
多个第一突起状电极，分别形成于所述多个外部电极上；
密封树脂，形成于所述布线基板的一个面，至少覆盖所述芯片部件和所述多个第一突起状电极；以及
直线状的多条连续槽，使所述多个第一突起状电极的至少上部从所述密封树脂中露出，并以与所述芯片部件的各侧面相对应的方式连续形成，所述多条连续槽中的每一条的两端到达所述密封树脂的外周面。
在本发明所涉及的半导体装置中，具有以下方式：
具备：第一突起状电极组，由所述多个第一突起状电极形成，在俯视时包围所述芯片部件的周围，
所述第一突起状电极组形成有多个，
所述多个第一突起状电极组在俯视时分别包围所述芯片部件而形成为多重。
在本发明所涉及的半导体装置中，具有以下方式：
所述连续槽通过物理加工或化学加工中的任意一种来形成。
本发明所涉及的半导体装置，
通过向第一半导体装置叠合第二半导体装置而构成，所述第一半导体装置由上述的半导体装置构成，所述第二半导体装置具有在与所述多个第一突起状电极相对应的位置形成的多个第二突起状电极，
所述多个第一突起状电极和所述多个第二突起状电极分别电连接。
在本发明所涉及的半导体装置中，具有以下方式：
具备：填充材料，形成于所述连续槽中的所述多个第一突起状电极和所述多个第二突起状电极的周围。
为了解决上述问题，本发明所涉及的半导体装置的制造方法包括：
准备布线基板的工序，所述布线基板具有：一个面；安装用区域，用于在所述一个面上安装俯视为矩形且具有多个芯片电极的芯片部件；多个基板电极，在所述一个面上形成于所述安装用区域的周围；以及多个外部电极，在所述一个面上形成并与所述多个基板电极相连；
在所述安装用区域安装所述芯片部件的工序；
将所述多个芯片电极和所述多个基板电极电连接的工序；
以俯视时包围所述芯片部件的方式在所述多个外部电极上形成多个第一突起状电极的工序；
在所述布线基板的一个面上形成至少覆盖所述芯片部件和所述多个第一突起状电极的密封树脂的工序；以及
形成连续槽的工序，使所述多个第一突起状电极的至少上部从所述密封树脂中露出，并以与所述芯片部件的各侧面相对应的方式连续形成直线状的多条连续槽，所述多条连续槽中的每一条的两端到达所述密封树脂的外周面。
在本发明所涉及的半导体装置的制造方法中，具有以下方式：
在准备所述布线基板的工序中，准备具有第一突起状电极组的布线基板，所述第一突起状电极组具有下述特征：
(1)所述第一突起状电极组由所述多个第一突起状电极形成，并且在俯视时包围所述芯片部件的周围；
(2)所述第一突起状电极组由多个组形成，并且在俯视时分别包围所述芯片部件而形成为多重。
在本发明所涉及的半导体装置的制造方法中，具有以下方式：
在形成所述连续槽的工序中，通过物理加工或化学加工中的任意一种来形成所述连续槽。
本发明所涉及的半导体装置的制造方法包括：
准备第一半导体装置的工序，所述第一半导体装置由通过上述的半导体装置的制造方法而制造的所述半导体装置构成；
准备第二半导体装置的工序，所述第二半导体装置具有在与所述第一半导体装置所具有的所述多个第一突起状电极相对应的位置形成的多个第二突起状电极；
在所述第一半导体装置的上方，进行位置对准以使所述多个第一突起状电极和所述多个第二突起状电极相互对置，来配置所述第二半导体装置的工序；
使所述第一半导体装置和所述第二半导体装置叠合的工序；以及
将所述多个第一突起状电极和所述多个第二突起状电极电连接的工序。
在本发明所涉及的半导体装置的制造方法中，具有以下方式：
包括：形成填充材料的工序，所述填充材料充满所述第一半导体装置所具有的所述连续槽中的所述多个第一突起状电极和所述多个第二突起状电极的周围。
根据本发明，在半导体装置中，具备：布线基板；多个外部电极，形成于布线基板的一个面；多个第一突起状电极，分别形成于多个外部电极上；以及密封树脂，形成于布线基板的一个面，覆盖芯片部件和多个第一突起状电极。在密封树脂中形成使第一突起状电极的上部露出的开口。为了形成开口，去除密封树脂直到使第一突起状电极的上部露出为止。据此，第一，由于可以使第一突起状电极的上部露出，因此能够将第一突起状电极的上端设于比芯片部件的上表面低的位置。因此，能够将第一突起状电极小型化，故而能够将半导体装置小型化。第二，能够缩短形成开口的时间。因此，能够提高生产半导体装置时的生产率。
附图说明
图1是示出在本发明所涉及的半导体装置的实施例1中下侧的半导体装置的结构的概要图，(a)是俯视图，(b)是A-A线剖视图。
图2的(a)～(e)是示出在实施例1中制造下侧的半导体装置的过程的概要剖视图。
图3是示出在本发明所涉及的半导体装置的实施例2中与下侧的半导体装置相对应的上侧的半导体装置的结构的概要图，(a)是俯视图，(b)是B-B线剖视图。
图4的(a)～(d)是示出在实施例2中制造上侧的半导体装置的过程的概要剖视图。
图5的(a)～(c)是示出在实施例2中下侧的半导体装置与上侧的半导体装置被层压的过程的概要剖视图。
图6是示出在本发明所涉及的半导体装置的实施例3中下侧的半导体装置的结构的概要图，(a)是俯视图，(b)是C-C线剖视图。
图7是示出在本发明所涉及的半导体装置的实施例3中上侧的半导体装置的结构的概要图，(a)是俯视图，(b)是D-D线剖视图。
图8的(a)～(b)是示出在实施例3中下侧的半导体装置与上侧的半导体装置被层压的过程的概要剖视图。
具体实施方式
如图1所示，在布线基板2的上表面设置多个布线4、相当于布线4的一端的焊接引线5、相当于布线4的另一端的焊盘6。在布线基板2的中央部安装半导体芯片3。使用焊线将半导体芯片3的电极垫11和焊接引线5电连接。在各焊盘6上分别设置焊球13。在布线基板2的上表面设置密封树脂14，该密封树脂14覆盖半导体芯片3、多个布线4、焊线12、焊球13等。在密封树脂14中设置使焊球13的上部露出的连续槽15。通过将在下侧的半导体装置1上设置的焊球13和在上侧的半导体装置上设置的焊球电连接，来制造PoP型半导体装置。
(实施例1)
对于本发明所涉及的半导体装置的实施例1，参考图1～图2进行说明。对于本申请文件中的任意一张附图，为了易于理解，均会适当省略或夸张而示意性地进行描绘。对于相同的结构要素，附加相同的符号并适当省略说明。
本发明对构成PoP型半导体装置的半导体装置之中下侧的半导体装置和PoP型半导体装置双方均适用。
如图1所示，半导体装置1是构成PoP型半导体装置的半导体装置之中下侧的半导体装置。半导体装置1具备布线基板2和在布线基板2上搭载的半导体芯片3。作为布线基板2，例如使用印刷基板、金属基底基板、陶瓷基板、薄膜基底基板等。在布线基板2的上表面，搭载芯片状的电子部件即作为芯片部件的一种的半导体芯片3。
作为半导体芯片3，搭载互补金属氧化物半导体(CMOS，Complementary MetalOxide Semiconductor)等的数字控制方面的器件、功率方面的器件等。在实施例1中，以使半导体芯片3的表面侧(形成有电极垫的一个面那一侧)朝上的方式，在布线基板2的上表面搭载半导体芯片3(面朝上安装)。可以在一张布线基板2的上表面搭载多个芯片部件(芯片状的电子部件)，在多个芯片部件中可以包括无源元件的芯片部件。关于在布线基板2的上表面搭载的芯片部件，在其他的实施例中也相同。
如图1的(b)所示，在布线基板2的上表面(搭载半导体芯片3的一个面)，与产品对应地设置有多个布线4。作为布线4的材料，优选使用具有小电阻率的铜(Cu)等。如图1的(b)的右侧所示，多个布线4的一端(内侧)构成与半导体芯片3连接的焊接引线5。多个布线4的另一端(外侧)构成相当于与上侧的半导体装置(参考图3)连接的连接电极的焊盘6。各焊盘6以包围半导体芯片3的周围的方式设置。在图1中，为了方便起见，示出在半导体芯片3的周围设置有24个焊盘6的情况。焊接引线5和焊盘6优选以使布线基板2上的布线长度最短的方式配置。
在布线基板2的下表面(另一个面)，设置有相当于与外部设备电连接的外部电极的焊盘7。在布线基板2的上表面设置的多个布线4经由在布线基板2的内部设置的通孔布线8以及内部布线(未图示)而与焊盘7连接。焊盘7在布线基板2的下表面被设置为网格状(grid-like)。
在布线基板2的上表面的除了焊接引线5和焊盘6的表面之外的区域，设置有用于保护多个布线4的阻焊膜9。阻焊膜9是绝缘性的树脂覆膜。半导体芯片3通过粘接剂10被安装于在布线基板2的中央部形成的阻焊膜9上。在半导体芯片3的表面侧，在半导体芯片3的周围设置有多个电极垫11。多个电极垫11经由由金线、铜线等构成的焊线12被分别电连接于焊接引线5。
在布线基板2上，在未被阻焊膜9包覆的各焊盘6上分别设置有焊球(突起状电极)13。焊球13是用于连接上侧的半导体装置(参考图3)的连接端子。在各焊盘6与各焊球13之间存在助焊剂薄层。助焊剂具有使焊盘6的表面及焊球13的表面活性化的功能以及通过粘着力将焊球13临时固定于焊盘6的功能。
焊球13例如由锡(Sn)单质或在Sn中添加了少量的铋(Bi)、锌(Zn)、银(Ag)、铜(Cu)等后得到的Sn合金或者添加了多种上述金属后得到的Sn合金等构成。焊球13的材料优选为无铅焊料(lead-free solder)。作为突起状电极，代替焊球13，可以使用通过例如电镀、引线接合等形成的凸块。关于这一点，在其他的实施例中也相同。
在实施例1中，焊球13的大小被设定为构成半导体装置1的密封树脂14的高度的大致一半的高度。焊球13的上端位置优选被设定为低于芯片部件的上表面的位置。关于这一点，在其他的实施例中也相同。
在布线基板2的上表面设置有密封树脂14，用以覆盖半导体芯片3、多个布线4、焊线12、阻焊膜9、焊球13。作为密封树脂14，例如使用热硬化性的环氧树脂或硅酮树脂。
如图1的(a)所示，在密封树脂14中形成连续槽(开口)15，以使焊球13的上部从密封树脂14中露出。为了使半导体装置1和上侧的半导体装置(参考图3)连接，使焊球13的上部从密封树脂14中露出。连续槽15以俯视时重叠于焊球13之上的方式设置于半导体装置1的周围。在图1的(a)中如虚线所示，还可以形成到达密封树脂14的侧面(外周面)的连续槽15。据此，在密封树脂14的侧面形成开口部OP。关于还可以形成到达密封树脂14的侧面的连续槽15，在其他的实施例中也相同。
在布线基板2的下表面的除了各焊盘7的表面之外的区域设置有阻焊膜16。焊球17隔着助焊剂层分别设置于各焊盘7上。焊球17相当于在PoP型半导体装置中与外部设备连接的外部端子。
参考图2，对制造PoP型半导体装置中作为下侧的半导体装置的半导体装置1的工序进行说明。首先，如图2的(a)所示，预先准备与下侧的半导体装置1对应的布线基板2。在布线基板2的上表面形成有具有焊接引线5和焊盘6的、由Cu构成的布线4。布线4经由在布线基板2的内部形成的通孔布线8和内部布线(未图示)而与布线基板2的下表面的焊盘7连接。在布线4、焊接引线5、焊盘6、焊盘7的表面，通过电镀处理而形成有电镀层(未图示)。电镀层优选为无铅的电镀层。
接着，在布线基板2的表面形成作为绝缘性的树脂覆膜的阻焊膜9。通过光刻法来去除在焊接引线5及焊盘6的区域形成的阻焊膜9。通过到此为止的工序，在焊接引线5及焊盘6上形成开口部，露出布线4的表面层(Cu或者电镀层)。接着，对焊料凸块用的光致抗蚀剂膜进行图案形成，以使焊盘6的区域开口。接着，例如使用焊球植入，将焊球13隔着助焊剂层一并搭载于各焊盘6上。
接着，在氮气氛中进行回焊处理，使焊球13熔化而接合于焊盘6。之后，去除焊料凸块用的光致抗蚀剂膜。
接着，如图2的(b)所示，例如，使用芯片焊接机并使用粘接剂10，以使半导体芯片3的表面侧朝上的方式，在布线基板2的中央部搭载半导体芯片3。接着，使用引线接合器，经由焊线12，将在半导体芯片3的表面侧设置的各电极垫11和在布线基板2上设置的各自的焊接引线5电连接。为了避免焊线12与半导体芯片3的角部接触，以使焊线12形成环路形状的方式来形成焊线12。
接着，如图2的(c)所示，例如使用采用了传递模塑法或压缩成型法的树脂成型装置，在布线基板2上对密封树脂14进行成型。通过到此为止的工序，包括半导体芯片3、布线4、焊线12、阻焊膜9、焊球13等的布线基板2的上表面被密封树脂14覆盖。
接着，如图2的(d)所示，在布线基板2的下表面形成阻焊膜16。通过光刻法来去除在焊盘7的区域形成的阻焊膜16。接着，对焊料凸块用的光致抗蚀剂膜进行图案形成，以使焊盘7的区域开口。接着，使用焊球植入，将焊球17一并搭载于各焊盘7上。接着，进行回焊处理，使焊球17熔化而接合于焊盘7。此外，也可以在图2的(a)所示的在布线基板2的上表面形成焊球13的工序之后，执行图2的(d)所示的在布线基板2的下表面形成焊球17的工序。
接着，如图2的(e)所示，在半导体装置1中，在密封树脂14中形成连续槽(开口)15，以使焊球13的至少上部从密封树脂14中露出。以俯视时重叠于多个焊球13之上的方式在半导体装置1的周围形成连续槽15(参考图1的(a))。例如，使用激光、旋转刃、磨削磨粒、离子束等物理加工，在密封树脂14中形成连续槽15。也可以使用蚀刻等化学加工，在密封树脂14中形成连续槽15。通过到此为止的工序，完成了作为构成PoP型半导体装置的下侧的半导体装置的半导体装置1。
根据本实施例，在构成PoP型半导体装置的下侧的半导体装置1中，在密封树脂14的上部形成连续槽(开口)15以使焊球13的上部露出。连续槽15通过去除成型于半导体装置1的密封树脂14的厚度中的一半程度的厚度的密封树脂14而形成。据此，能够较浅地形成开口。因此，能够缩短形成连续槽15的工时。由此，能够提高生产作为构成PoP型半导体装置的下侧的半导体装置的半导体装置1时的生产率。
而且，由于在焊球13上连续形成4条连续槽15，因此能够缩短形成开口的工时。因此，能够提高生产作为构成PoP型半导体装置的下侧的半导体装置的半导体装置1时的生产率。
也可以采用以下的变形例。第一变形例是代替在焊球13上形成连续槽15，而是使用激光、磨削磨粒、离子束、蚀刻等在各焊球13上的密封树脂14中分别形成单独的开口。作为这些单独的开口，在图1的(a)中的左下部分，方便起见由虚线示出3个开口H。当使用蚀刻而在密封树脂14中一并形成多个单独的开口时，能够缩短形成开口的工时。
第二变形例是从图1的(b)所示的状态(也可以是形成焊球17之前的状态)开始，对密封树脂14的上表面进行研磨(包括磨削。以下相同)。在图1的(b)中，由虚线示出研磨后的密封树脂14的上表面。为了进行研磨，使用研磨磨粒、研磨轮等。研磨优选在控制或测定研磨厚度的同时来进行，以免具有环路形状的焊线12露出。通过对密封树脂14的上表面进行研磨，第一，能够缩短进行开口的工时；第二，能够降低PoP型半导体装置(参考图5的(c))的厚度。关于也可以对下侧的半导体装置所具有的密封树脂14的上表面进行研磨，在其他的实施例中也相同。
(实施例2)
对于本发明所涉及的半导体装置的实施例2，参考图3～图5进行说明。以下，在实施例2以及实施例3中，对与实施例1使用相同材料的部分或者与实施例1具有相同功能的部分，赋予与实施例1相同的符号，并适当省略说明。对与实施例1具有不同的结构和功能的部分，赋予另外的符号。
如图3所示，半导体装置18是构成PoP型半导体装置的上侧的半导体装置。半导体装置18具备布线基板19和在该布线基板19上搭载的半导体芯片20。作为半导体芯片20，使用搭载了动态随机存取存储器(DRAM，Dynamic Random Access Memory)、闪存、逻辑器件、模拟器件、微型机电系统(MEMS，Micro Electro Mechanical Systems)、传感器等的芯片部件，以及将这些芯片部件在垂直方向上堆叠或者在水平方向上排列后得到的组件等。半导体芯片20以表面侧朝上的方式搭载于布线基板19。
如图3的(b)所示，在布线基板19的上表面设置有多个布线4。在多个布线4的一端(内侧)设置有与半导体芯片20连接的焊接引线5。多个布线4的另一端(外侧)经由在布线基板19的内部设置的通孔布线8和内部布线(未图示)而与在布线基板19的下表面设置的焊盘21连接。在上侧的半导体装置18上设置的焊盘21是与下侧的半导体装置1(参考图1)连接的连接电极。在布线基板19的下表面，各焊盘21分别设置在与在下侧的半导体装置1的布线基板2上设置的各焊盘6相对应的位置。
在布线基板19的上表面的除了焊接引线5的表面之外的区域设置有阻焊膜9。半导体芯片20通过粘接剂10被安装于在布线基板19的中央部形成的阻焊膜9上。在半导体芯片20的表面侧，多个电极垫11被设置在半导体芯片20的周围。多个电极垫11经由焊线12分别电连接于焊接引线5。
在布线基板19的上表面设置有密封树脂14，用以覆盖半导体芯片20、多个布线4、焊线12、阻焊膜9。
在布线基板19的下表面的除了各焊盘21的表面之外的区域设置有阻焊膜16。焊球22隔着助焊剂层分别设置于各焊盘21上。焊球22相当于与下侧的半导体装置1(参考图1)连接的连接端子。在实施例2中，焊球22的大小被设定为构成下侧的半导体装置1的密封树脂的高度的大致一半的高度。据此，在下侧的半导体装置1上设置的焊球13的大小与在上侧的半导体装置18上设置的焊球22的大小成为大致相同的大小。
参考图4，对制造PoP型半导体装置中作为上侧的半导体装置的半导体装置18的工序进行说明。首先，如图4的(a)所示，预先准备与上侧的半导体装置18对应的布线基板19。在布线基板19的上表面形成有具有焊接引线5的、由Cu构成的布线4。布线4经由在布线基板19的内部形成的通孔布线8和内部布线(未图示)而与布线基板19的下表面的焊盘21连接。在布线4、焊接引线5、焊盘21的表面，通过电镀处理而形成有无铅的电镀层(未图示)。
接着，在布线基板19的表面形成阻焊膜9。通过光刻法来去除在焊接引线5的区域形成的阻焊膜9。通过到此为止的工序，在焊接引线5上形成开口部，焊接引线5的表面层(电镀层)露出。
接着，如图4的(b)所示，使用芯片焊接机，以使半导体芯片20的表面侧朝上的方式，在布线基板19的中央部搭载半导体芯片20。接着，使用引线接合器并使用焊线12，将在半导体芯片20的表面侧设置的电极垫11与在布线基板19上设置的焊接引线5连接。以使焊线12形成环路形状的方式来形成焊线12。
接着，如图4的(c)所示，使用采用了传递模塑法或压缩成型法的树脂成型装置，在布线基板19上对密封树脂14进行成型。通过到此为止的工序，包括半导体芯片20、布线4、焊线12、阻焊膜9等等的布线基板19的上表面被密封树脂14覆盖。
接着，如图4的(d)所示，在布线基板19的下表面形成阻焊膜16。通过光刻法来去除在焊盘21的区域形成的阻焊膜16。接着，对焊料凸块用的光致抗蚀剂膜进行图案形成，以使焊盘21的区域开口。接着，使用焊球植入，将焊球22一并搭载于各焊盘21上。接着，进行回焊处理，使焊球22熔化而接合于焊盘21。之后，去除焊料凸块用的光致抗蚀剂膜。通过到此为止的工序，完成了作为构成PoP型半导体装置的上侧的半导体装置的半导体装置18。
参考图5，对于层压作为下侧的半导体装置的半导体装置1与作为上侧的半导体装置的半导体装置18来制造PoP型半导体装置的工序进行说明。首先，如图5的(a)所示，使上侧的半导体装置18移动到下侧的半导体装置1的上方并进行位置对准。使在上侧的半导体装置18的布线基板19的下表面设置的连接端子即多个焊球22分别与在下侧的半导体装置1的布线基板2的上表面设置的连接端子即多个焊球13的位置进行位置对准。
接着，如图5的(b)所示，使上侧的半导体装置18下降，并使上侧的半导体装置18叠合于下侧的半导体装置1之上。通过到此为止的工序，在设置于下侧的半导体装置1上的连续槽15之中插入在上侧的半导体装置18上设置的多个焊球22。在下侧的半导体装置1上设置的焊球13和在上侧的半导体装置18上设置的焊球22具有下侧的半导体装置1的密封树脂14的高度的大致一半的大小。因此，在下侧的半导体装置1的连续槽15内，下侧的焊球13与上侧的焊球22相接触。
接着，如图5的(c)所示，对于相叠合的下侧的半导体装置1和上侧的半导体装置18，在氮气氛中进行回焊处理。通过进行回焊处理，下侧的焊球13和上侧的焊球22融化而相互接合。据此，下侧的半导体装置1的焊盘6与上侧的半导体装置18的焊盘21之间隔着焊球13和焊球22被连接。下侧的半导体装置1与上侧的半导体装置18之间隔着焊球13和焊球22被层压。通过到此为止的工序，能够制造出PoP型半导体装置23。
根据本实施例，通过将在下侧的半导体装置1上设置的焊料球13和在上侧的半导体装置18上设置的焊球22电连接，来层压下侧的半导体装置1与上侧的半导体装置18。因此，与如以往那样仅通过在上侧的半导体装置上设置的焊球来层压下侧的半导体装置与上侧的半导体装置的情况相比，能够将上侧的焊球22的大小和下侧的焊球13的大小中的双方直径设为一半左右。具体而言，将焊球13的大小和焊球22的大小这两者设为在下侧的半导体装置1上设置的密封树脂14的高度的大致一半的大小。据此，能够缩小相邻的焊球13之间的中心间间隔和相邻的焊球22之间的中心间间隔这两者。在PoP型半导体装置23中，即使在焊球13、22的数量非常多的情况下，也能够以较小的中心间间隔配置小直径的焊球13、22来使用。因此，能够将PoP型半导体装置23小型化。
根据本实施例，能够较浅地形成开口连续槽15。据此，能够缩短形成开口的工时。因此，能够提高生产作为构成PoP型半导体装置的下侧的半导体装置的半导体装置1时的生产率。
根据本实施例，由于在焊球13上连续形成4条连续槽15，因此能够缩短形成开口的工时。因此，能够提高生产作为构成PoP型半导体装置的下侧的半导体装置的半导体装置1时的生产率。
根据本实施例，在设置于下侧的半导体装置1上的连续槽15之中插入在上侧的半导体装置18上设置的多个焊球22。据此，能够容易地进行在下侧的半导体装置1上叠合上侧的半导体装置18时的位置对准。因此，能够提高生产PoP型半导体装置23时的生产率。
(实施例3)
对于本发明所涉及的半导体装置的实施例3，参考图6～图8进行说明。如图6所示，半导体装置24是构成PoP型半导体装置的下侧的半导体装置。半导体装置24具备布线基板25和在布线基板25上搭载的半导体芯片26。在实施例3中，以使半导体芯片26的表面侧(形成有电极垫11的一面那一侧)朝下的方式搭载于布线基板25(面朝下安装)。半导体芯片26是使用凸块27被倒装芯片式安装于布线基板25。
如图6的(b)所示，在布线基板25的上表面设置有多个布线4。多个布线4的一端(内侧)构成经由凸块27与半导体芯片26的电极垫11连接的基板电极28。多个布线4的另一端(外侧)构成相当于与上侧的半导体装置(参考图7)连接的连接电极的焊盘6。在实施例3中，各焊盘6以包围半导体芯片26周围的方式被设置为双重。在图6中，在半导体芯片26的最外周设置有32个焊盘6，在其内侧设置有24个焊盘6，共计56个焊盘6被设置在布线基板25上。不限于此，也可以将包围半导体芯片26周围的焊盘6设置为三重以上。
在布线基板25的下表面设置有相当于与外部设备电连接的外部电极的焊盘7。在布线基板25的上表面设置的多个布线4经由在布线基板25的内部设置的通孔布线8和内部布线(未图示)而与各个焊盘7连接。焊盘7在布线基板25的下表面被设置为网格状。
在布线基板25的上表面的除了基板电极28和焊盘6的表面之外的区域设置有阻焊膜9。各基板电极28经由凸块27与在半导体芯片26上设置的各个电极垫11连接。在各焊盘6上分别设置有焊球13(突起状电极)。焊球13是用于与上侧的半导体装置(参考图7)连接的连接端子。与焊盘6以包围半导体芯片26周围的方式被设置为双重相对应地，焊球13以包围半导体芯片26周围的方式被设置为双重。
在布线基板25的上表面设置有密封树脂14，用以覆盖半导体芯片26、多个布线4、基板电极28、阻焊膜9、焊球13。在实施例3中，使用凸块27将半导体芯片26倒装芯片式安装于布线基板25。与在实施例1中使用焊线相比，在本实施例中，不使用焊线。据此，能够缩小对半导体芯片26进行树脂密封的密封树脂14的高度。因此，能够缩小焊球13的大小。在这种情况下，焊球13的大小也被设定为构成半导体装置24的密封树脂14的高度的大致一半的高度。
如图6的(b)所示，连接半导体芯片26和基板电极28的各个凸块27之间也被密封树脂14填充。不限于此，可以使底层填料(密封材料)预先流入到半导体芯片26和基板电极28之间用以预先将各凸块27间电绝缘。
如图6的(a)所示，为了使作为下侧的半导体装置的半导体装置24与上侧的半导体装置层压，需要使焊球13的上部露出。为了使焊球13的上部露出，在密封树脂14中分别设置连续槽15a、15b。各连续槽15a、15b以俯视时重叠于焊球13之上的方式在半导体芯片26的周围被设置为双重。
在布线基板25的下表面的除了各焊盘7的表面之外的区域设置有阻焊膜16。在各焊盘7上分别设置有相当于与外部设备电连接的PoP型半导体装置的外部端子的焊球17。
如图7所示，半导体装置29是构成PoP型半导体装置的上侧的半导体装置。半导体装置29具备布线基板30和搭载于该布线基板30上的半导体芯片31。作为半导体芯片31，使用搭载了DRAM、闪存、逻辑器件、模拟器件、MEMS、传感器等的芯片部件，以及将这些芯片部件在垂直方向上堆叠或在水平方向上排列后得到的组件等。半导体芯片31以表面侧朝下的方式搭载于布线基板30。半导体芯片31经由凸块27被倒装芯片式安装于布线基板30。
如图7的(b)所示，在布线基板30的上表面设置有多个布线4。多个布线4的一端(内侧)构成基板电极28。基板电极28经由凸块27与半导体芯片31的电极垫11连接。多个布线4的另一端(外侧)经由在布线基板30的内部设置的通孔布线8和内部布线(未图示)而分别与在布线基板30的下表面设置的焊盘21连接。在上侧的半导体装置29上设置的焊盘21是与下侧的半导体装置24(参考图6)连接的连接电极。各焊盘21以包围半导体芯片31周围的方式被设置为双重。在布线基板30的下表面，各焊盘21分别设置在与在下侧的半导体装置24的布线基板25上设置的各焊盘6相对应的位置。
在布线基板30的下表面的除了各焊盘21的表面之外的区域设置有阻焊膜16。在各焊盘21上分别设置有相当于与下侧的半导体装置24(参考图6)连接的连接端子的焊球22。在实施例3中，焊球22的大小被设定为构成下侧的半导体装置24的密封树脂的高度的大致一半的高度。因此，在下侧的半导体装置24上设置的焊球13的大小和在上侧的半导体装置29上设置的焊球22的大小成为大致相同的大小。
在布线基板30的上表面设置有密封树脂14，用以覆盖半导体芯片31、多个布线4、基板电极28、阻焊膜9。
参考图8，对于层压作为下侧的半导体装置的半导体装置24与作为上侧的半导体装置的半导体装置29来制造PoP型半导体装置的工序进行说明。首先，如图8的(a)所示，使上侧的半导体装置29移动到下侧的半导体装置25的上方并进行位置对准。使在上侧的半导体装置29的最外周设置的多个焊球22分别与在下侧的半导体装置24的最外周设置的多个焊球13的位置进行位置对准。同样地，使在上侧的半导体装置29的最外周的内侧设置的多个焊球22分别与在下侧的半导体装置24的最外周的内侧设置的多个焊球13的位置进行位置对准。
接着，如图8的(b)所示，使上侧的半导体装置18下降，并使上侧的半导体装置29叠合于下侧的半导体装置25之上。通过到此为止的工序，在设置于下侧的半导体装置24上的连续槽15a、15b之中分别插入在上侧的半导体装置29上设置的多个焊球22。在下侧的半导体装置24上设置的焊球13和在上侧的半导体装置29上设置的焊球22具有下侧的半导体装置24的密封树脂14的高度的大致一半的大小。因此，在下侧的半导体装置24的连续槽15a、15b内，下侧的焊球13与上侧的焊球2相接触。
接着，对于相叠合的下侧的半导体装置24与上侧的半导体装置29，在氮气氛中进行回焊处理。通过进行回焊处理，下侧的焊球13和上侧的焊球22熔化而相互接合。据此，下侧的半导体装置24的焊盘6与上侧的半导体装置29的焊盘21隔着焊球13和焊球22被连接。下侧的半导体装置24与上侧的半导体装置29隔着焊球13和焊球22被层压。通过到此为止的工序，能够制造出PoP型半导体装置32。
根据本实施例，在半导体装置24、29中，半导体芯片26、31使用凸块27被分别倒装芯片式安装于布线基板25、30。据此，与使用焊线的情况相比，无需形成用于防止焊线短路的环路形状。因此，能够缩小密封树脂14的高度，故而能够缩小焊球13以及焊球22的大小。据此，能够缩小相邻的焊球13之间的中心间间隔和相邻的焊球22之间的中心间间隔这两者。在PoP型半导体装置23中，即使在焊球13、22的数量非常多的情况下，也能够以较小的中心间间隔配置小直径的焊球13、22来使用。因此，能够将PoP型半导体装置23小型化。
也可以采用以下的变形例。第一变形例是除了从图6的(b)所示的状态开始，对密封树脂14的上表面进行研磨之外，还对半导体芯片26的上表面进行研磨。在这种情况下，可以对半导体芯片26进行研磨直至不妨碍半导体芯片26的功能的那种程度的厚度为止。在图6的(b)中，由虚线示出研磨后的半导体装置24的上表面。因此，能够进一步降低PoP型半导体装置24的厚度。再者，能够降低在密封树脂14中分别形成连续槽15a、15b的工时。
第二变形例是代替在密封树脂14中分别形成连续槽15a、15b的工序，还可以依次对密封树脂14的上表面和半导体芯片26的上表面进行研磨直至使焊球13的上部露出为止。在这种情况下，依次对密封树脂14的上表面和半导体芯片26的上表面进行研磨的工序相当于以使焊球13的上部露出为目的而在密封树脂14中形成开口的工序。
根据到此为止说明的各实施例，在设置于下侧的半导体装置上的连续槽之中插入在上侧的半导体装置上设置的多个焊球22之后，进行回焊处理。据此，将下侧的焊球13和上侧的焊球22电连接。通过到此为止的工序，能够制造出PoP型半导体装置32。
也可以采用以下的变形例。首先，在即将层压下侧的半导体装置与上侧的半导体装置之前，将规定量的树脂材料供给到在下侧的半导体装置上设置的连续槽之中。作为树脂材料，使用颗粒状、粉状、糊状、胶状等固体形状树脂或半固体形状树脂。作为树脂材料，还可以使用液状树脂(在常温下液状的树脂)。在固体形状树脂或半固体形状树脂的情况下，优选在进行回焊处理的工序中，在树脂材料熔化而形成流动性树脂的状态下，流动性树脂容易流动。在液状树脂的情况下，优选在进行回焊处理的温度下容易流动。作为树脂材料，还可以使用热硬化性树脂与热可塑性树脂中的任意一种。
接着，在设置于下侧的半导体装置上的连续槽之中插入在上侧的半导体装置上设置的多个焊球22。通过将焊球22插入连续槽，使得树脂材料被挤出到焊球22的周围。在这个状态下，进行回焊处理。
在回焊处理工序中，下侧的焊球13和上侧的焊球22熔化而被接合，树脂材料熔化而生成流动性树脂。据此，通过流动性树脂来填充焊球13和焊球22的周围的空间。在焊球13、22的周围的空间中，流动性树脂固化。据此，通过固化树脂来填充下侧的焊球13和上侧的焊球22的周围的空间。因此，能够使焊球13及焊球22与周围绝缘。据此，第一，能够抑制水分等从PoP型半导体装置的外部侵入到下侧的焊球13和上侧的焊球22的周边；第二，PoP型半导体装置的机械强度提高。因此，能够提高PoP型半导体装置的可靠性。
也可以采用以下其他的变形例。在层压下侧的半导体装置与上侧的半导体装置之后，将规定量的树脂材料供给到在下侧的半导体装置上设置的连续槽之中。在这种情况下，在形成槽15(参考图1的(a))以及槽15a(参考图6的(a))的工序中，形成到达密封树脂14的各外周面的槽15以及槽15a。据此，在密封树脂14的侧面(外周面)形成开口部。在下侧的焊球13和上侧的焊球22被接合的状态下(参考图5的(b))，经由开口部将树脂材料从密封树脂14的外侧注入到连续槽之中。例如，使用分配器，将液状树脂注入到连续槽之中。在这种情况下，优选从与注入液状树脂的开口部相反侧的开口部，对槽15和槽15a的内部进行吸引。据此，能够在短时间内将液状树脂填充到槽15和槽15a的内部。与不将树脂材料供给到连续槽之中的情况相比，优选扩大槽的宽度来形成槽15和槽15a。
此外，关于PoP型半导体装置，在使半导体装置出厂的方式中，有两种方式。第一方式是作为层压了下侧的半导体装置与上侧的半导体装置后的层压型半导体装置(作为最终产品来发挥功能的半导体装置)而出厂的方式。第二方式是仅将下侧的半导体装置作为半成品而出厂的方式。该半成品是下侧的半导体装置，且该半成品自身能够发挥功能。而且，通过将该半成品与其他的半导体装置(上侧的半导体装置)组合而完成最终产品。在这种情况下，购买了下侧的半导体装置的人根据用途自行层压上侧的半导体装置而作为层压型半导体装置来使用。本发明对哪种方式都适用。
在图1中，仅示出了1组包围半导体芯片3的焊球13的组。在图1中示出的焊球13的组的俯视形状为长方形。在图6中，仅示出了2组包围半导体芯片26的焊球13的组。包围半导体芯片26的焊球13的组的数量也可以为3组以上。在包围半导体芯片26的焊球13的组的数量为多个的情况下，焊球13的各个组在俯视时从距离半导体芯片26远侧朝向近侧分别依次形成。
图6中示出的内侧的焊球13的组的俯视形状与外侧的焊球13的组的俯视形状是相似的同心长方形。包围半导体芯片26的焊球13的组的俯视形状也可以是长方形(包括正方形)以外，可以是椭圆(包括正圆)，还可以是线段和曲线的组合。
包围半导体芯片26的焊球13的组的俯视形状并不限定于封闭的线段状和封闭的曲线状。其俯视形状例如也可以为拉丁文字的“L”形状，也可以为希腊文字的“Π”形状。具有拉丁文字“L”形状的焊球13的组或者具有希腊文字“Π”形状的焊球13的组也可以为两组以上。
包围半导体芯片26的焊球13的俯视形状可以是由连续的曲线构成的螺旋状，也可以是类似于螺旋的折线状(多个线段相连而成的形状)。在这些情况下，包围半导体芯片26的一圈焊球13相当于1组焊球13。这些焊球13的各个组在俯视时从距离半导体芯片26远侧朝向近侧分别依次形成。
本发明并不限定于上述的各实施例，在不脱离本发明宗旨的范围内，可根据需要，任意且适当地进行组合、变更或选择性地采用。
符号说明
1、24 半导体装置(半导体装置、第一半导体装置)
2、25 布线基板
3、26 半导体芯片(芯片部件)
4 布线
5 焊接引线(基板电极)
6 焊盘(外部电极)
7 焊盘
8 通孔布线
9 阻焊膜
10 粘接剂
11 电极垫(芯片电极)
12 焊线(连接构件)
13 焊球(第一突起状电极)
14 密封树脂
15、15a、15b 连续槽(开口)
16 阻焊膜
17 焊球
18、29 半导体装置(第二半导体装置)
19、30 布线基板
20、31 半导体芯片
21 焊盘
22 焊球(第二突起状电极)
23 PoP型半导体装置
27 凸块(连接构件)
28 基板电极
32 PoP型半导体装置

Claims (10)

1.一种半导体装置，具备：
布线基板；
芯片部件，俯视为矩形，安装于所述布线基板的一个面；
多个连接构件，将形成于所述芯片部件的多个芯片电极和形成于所述布线基板的一个面且以俯视时包围所述芯片部件的方式配置的多个基板电极分别电连接；
多个外部电极，在所述布线基板的一个面上与所述多个基板电极分别相连而形成于所述芯片部件的周围；
多个第一突起状电极，分别形成于所述多个外部电极上；
密封树脂，形成于所述布线基板的一个面，至少覆盖所述芯片部件和所述多个第一突起状电极；以及
直线状的多条连续槽，使所述多个第一突起状电极的至少上部从所述密封树脂中露出，并以与所述芯片部件的各侧面相对应的方式连续形成，所述多条连续槽中的每一条的两端到达所述密封树脂的外周面。
2.根据权利要求1所述的半导体装置，其特征在于，
具备：第一突起状电极组，由所述多个第一突起状电极形成，在俯视时包围所述芯片部件的周围，
所述第一突起状电极组形成有多个，
所述多个第一突起状电极组在俯视时分别包围所述芯片部件而形成为多重。
3.根据权利要求1所述的半导体装置，其特征在于，
所述连续槽通过物理加工或化学加工中的任意一种来形成。
4.一种半导体装置，其特征在于，
通过向第一半导体装置叠合第二半导体装置而构成，所述第一半导体装置由权利要求1所述的半导体装置构成，所述第二半导体装置具有在与所述多个第一突起状电极相对应的位置形成的多个第二突起状电极，
所述多个第一突起状电极和所述多个第二突起状电极分别电连接。
5.根据权利要求4所述的半导体装置，其特征在于，
具备：填充材料，形成于所述连续槽中的所述多个第一突起状电极和所述多个第二突起状电极的周围。
6.一种半导体装置的制造方法，包括：
准备布线基板的工序，所述布线基板具有：一个面；安装用区域，用于在所述一个面上安装俯视为矩形且具有多个芯片电极的芯片部件；多个基板电极，在所述一个面上形成于所述安装用区域的周围；以及多个外部电极，在所述一个面上形成并与所述多个基板电极相连；
在所述安装用区域安装所述芯片部件的工序；
将所述多个芯片电极和所述多个基板电极电连接的工序；
以俯视时包围所述芯片部件的方式在所述多个外部电极上形成多个第一突起状电极的工序；
在所述布线基板的一个面上形成至少覆盖所述芯片部件和所述多个第一突起状电极的密封树脂的工序；以及
形成连续槽的工序，使所述多个第一突起状电极的至少上部从所述密封树脂中露出，并以与所述芯片部件的各侧面相对应的方式连续形成直线状的多条连续槽，所述多条连续槽中的每一条的两端到达所述密封树脂的外周面。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，
在准备所述布线基板的工序中，准备具有第一突起状电极组的所述布线基板，所述第一突起状电极组具有下述特征：
(1)所述第一突起状电极组由所述多个第一突起状电极形成，并且在俯视时包围所述芯片部件的周围；
(2)所述第一突起状电极组由多个组形成，并且在俯视时分别包围所述芯片部件而形成为多重。
8.根据权利要求6所述的半导体装置的制造方法，其特征在于，
在形成所述连续槽的工序中，通过物理加工或化学加工中的任意一种来形成所述连续槽。
9.一种半导体装置的制造方法，包括：
准备第一半导体装置的工序，所述第一半导体装置由通过权利要求6所述的半导体装置的制造方法而制造的所述半导体装置构成；
准备第二半导体装置的工序，所述第二半导体装置具有在与所述第一半导体装置所具有的所述多个第一突起状电极相对应的位置形成的多个第二突起状电极；
在所述第一半导体装置的上方，进行位置对准以使所述多个第一突起状电极和所述多个第二突起状电极相互对置，来配置所述第二半导体装置的工序；
使所述第一半导体装置和所述第二半导体装置叠合的工序；以及
将所述多个第一突起状电极和所述多个第二突起状电极电连接的工序。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，
包括：形成填充材料的工序，所述填充材料充满所述第一半导体装置所具有的所述连续槽中的所述多个第一突起状电极和所述多个第二突起状电极的周围。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102358323B1 (ko) * 2017-07-17 2022-02-04 삼성전자주식회사 반도체 패키지
JP2021129083A (ja) * 2020-02-17 2021-09-02 キオクシア株式会社 半導体装置およびその製造方法
KR20220039385A (ko) 2020-09-22 2022-03-29 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683330A (zh) * 2011-03-11 2012-09-19 株式会社东芝 半导体装置以及半导体装置的制造方法
TW201351578A (zh) * 2012-04-13 2013-12-16 Samsung Electronics Co Ltd 包含密封層之堆疊封裝電子元件及其相關製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200504895A (en) * 2003-06-04 2005-02-01 Renesas Tech Corp Semiconductor device
FR2893764B1 (fr) * 2005-11-21 2008-06-13 St Microelectronics Sa Boitier semi-conducteur empilable et procede pour sa fabrication
JP2008171904A (ja) 2007-01-10 2008-07-24 Matsushita Electric Ind Co Ltd 積層型半導体装置、及びその製造方法
JP2010205851A (ja) * 2009-03-02 2010-09-16 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
JP2012238725A (ja) * 2011-05-12 2012-12-06 Toshiba Corp 半導体装置とその製造方法、およびそれを用いた半導体モジュール
KR20130082298A (ko) * 2012-01-11 2013-07-19 삼성전자주식회사 패키지 온 패키지 장치의 제조 방법 및 이에 의해 제조된 장치
JP2013157433A (ja) * 2012-01-30 2013-08-15 Elpida Memory Inc 半導体装置
JP2013225638A (ja) * 2012-03-23 2013-10-31 Toshiba Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683330A (zh) * 2011-03-11 2012-09-19 株式会社东芝 半导体装置以及半导体装置的制造方法
TW201351578A (zh) * 2012-04-13 2013-12-16 Samsung Electronics Co Ltd 包含密封層之堆疊封裝電子元件及其相關製造方法

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