CN106802871B - 总线系统 - Google Patents

总线系统 Download PDF

Info

Publication number
CN106802871B
CN106802871B CN201610352274.6A CN201610352274A CN106802871B CN 106802871 B CN106802871 B CN 106802871B CN 201610352274 A CN201610352274 A CN 201610352274A CN 106802871 B CN106802871 B CN 106802871B
Authority
CN
China
Prior art keywords
slave
bus
master
signal
slave devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610352274.6A
Other languages
English (en)
Other versions
CN106802871A (zh
Inventor
邱俊玮
卢嘉謦
黄士峰
洪明哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp
Original Assignee
Nuvoton Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp filed Critical Nuvoton Technology Corp
Publication of CN106802871A publication Critical patent/CN106802871A/zh
Application granted granted Critical
Publication of CN106802871B publication Critical patent/CN106802871B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/404—Coupling between buses using bus bridges with address mapping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Information Transfer Systems (AREA)
  • Small-Scale Networks (AREA)
  • Debugging And Monitoring (AREA)

Abstract

本发明提供了一种总线系统，包含：主控装置、总线以及多个从属装置。从属装置与主控装置通过总线电连接。其中主控装置是以一对一机制与从属装置通信，从属装置是经由仲裁机制选择从属装置其中之一与主控装置通信。本发明具有优点在于总线系统可在主控装置仍以一对一通信机制运作的情形下，使多个从属装置通过仲裁机制择一通过总线与主控装置通信，提高总线系统的扩充性。

Description

总线系统
技术领域
本发明是有关于一种数据传输技术，且特别是有关于一种总线系统。
背景技术
以往在电脑系统中，芯片组如南桥芯片(south bridge chip)是通过低接脚数(Low Pin Count；LPC)接口来与其他的外接电路模块，例如具不同功能的系统单芯片(System-on-a-chip；SoC)，相电连接。通过低接脚数接口连接的这些外接电路模块可分配到不同的独立地址，南桥芯片可因此以一对多的方式和外接电路模块通信。然而近年来，部分新提出的总线架构，例如增强序列周边设备接口(Enhanced Serial PeripheralInterface；eSPI)总线，仅允许芯片组和外接电路模块间以一对一的机制通信。在这样的情形下，总线系统的扩充性非常受限。
因此，如何设计一个新的总线系统，以解决上述缺陷，乃为此一业界亟待解决的问题。
发明内容
因此，本发明的一态样是在提供一种总线系统，包含：主控装置、总线以及多个从属装置。总线与主控装置电连接，且包含一芯片选择信号线以及一输入输出信号线，其中所述芯片选择信号线使该主控装置以该一对一机制选择该多个从属装置进行通信，所述输入输出信号线，使该多个从属装置是经由该仲裁机制与该主控装置通信；从属装置与主控装置通过总线电连接，包括仅有一个主要从属装置以及至少一次要从属装置，且该多个从属装置分配有互异的多个地址区段；其中从属装置是经由仲裁机制选择从属装置其中之一与主控装置通信；该主控装置将使该芯片选择信号线由第一电压准位转变为第二电压准位，以对该多个从属装置进行选择，该主要从属装置通过该输入输出信号线接收状态撷取信号并进行回应，至少一次要从属装置仅接收状态撷取信号而不进行任何回应；该主控装置及该多个从属装置进行下列动作：该主控装置通过该总线传送一系统事件信号；以及该主要从属装置以及该次要从属装置接收该系统事件信号，并由该主要从属装置通过该总线对该主控装置进行回应。
本发明具有的优点在于总线系统可在主控装置仍以一对一通信机制运作的情形下，使多个从属装置通过仲裁机制择一通过总线与主控装置通信，提高总线系统的扩充性。
附图说明
图1为本发明一实施例中，一种总线系统的方块图；
图2为本发明一实施例中，总线系统更详细的示意图；
图3为本发明一实施例中，在不同的时序下，芯片选择信号线、输入输出信号线和警示交握控制线的波形以及从属装置对应执行的动作的示意图；
图4为本发明另一实施例中，在不同的时序下，芯片选择信号线、输入输出信号线和警示交握控制线的波形以及从属装置对应执行的动作的示意图；
图5为本发明一实施例中，总线系统的方块图；
图6为本发明一实施例中，在不同的时序下，芯片选择信号线、输入输出信号线和警示交握控制线的波形以及从属装置对应执行的动作的示意图；
图7为本发明一实施例中，总线系统的方块图；以及
图8为本发明一实施例中，在不同的时序下，芯片选择信号线、输入输出信号线和警示交握控制线的波形以及从属装置对应执行的动作的示意图。
附图标号：
1：总线系统 10：主控装置
12：总线 14A-14D：从属装置
140A-140D：主次决定接脚 142A-142D：地址区段选择接脚
144A-144D：地址进入选择接脚 20：处理模块
22：存储器 50、52：基本输入输出系统
70：外部功能模块
具体实施方式
请同时参照图1以及图2。图1为本发明一实施例中，一种总线系统1的方块图。总线系统1包含：主控(master)装置10、总线12以及多个从属(slave)装置14A-14D。图2为本发明一实施例中，总线系统1更详细的示意图。
于一实施例中，主控装置10为例如，但不限于南桥芯片。于一实施例中，主控装置10可与一个电脑系统(未绘示)的处理模块20相电连接，以根据处理模块20的指令通过各种总线与周边元件进行数据存取，例如但不限于通过总线12与从属装置14A-14D进行数据存取。于一实施例中，处理模块20可更与电脑系统的存储器22相电连接，以依据不同应用程序的需求存取存储器22。
于一实施例中，总线12为例如，但不限于增强序列周边设备接口总线。从属装置14A-14D与主控装置10通过总线12电连接。于一实施例中，主控装置10是以一对一机制与从属装置14A-14D通信，从属装置14A-14D是经由仲裁机制与主控装置10通信。
于一实施例中，上述的总线12包含重置信号线eSPI_RST、芯片选择(chip select)信号线eSPI_CS、时脉信号eSPI_CLK及输入输出信号线eSPI_IO。主控装置10通过总线12进行的通信可以时脉信号eSPI_CLK作为参考时脉。其中，主控装置10是通过芯片选择信号线eSPI_CS选择从属装置14A-14D以一对一机制来进行通信，而从属装置14A-14D则与主控装置10间通过输入输出信号线eSPI_IO以仲裁机制来进行通信。
一般来说，根据芯片选择信号线eSPI_CS的运作机制，主控装置10仅能选择单一装置进行通信。然而，多个从属装置14A-14D通过仲裁机制的设计，将能在单一时间仅由从属装置14A-14D的其中一个来与主控装置10进行回应。因此，在主控装置10仍以一对一通信机制运作的情形下，总线12可对应一个芯片选择信号线eSPI_CS连接多个从属装置14A-14D进行通信，提高总线系统1的扩充性。
以下将就主控装置10与从属装置14A-14D间进行通信的实施例进行更详细的说明。
于一实施例中，从属装置14A-14D包含仅有一个主要从属装置以及其他的次要从属装置。如图2所示，从属装置14A-14D各包含主次决定接脚140A-140D。其中主次决定接脚140A接收到第一准位电压，例如但不限于电压V1，其所对应的从属装置14A是设定为主要从属装置。而主次决定接脚140B-140D接收不同于第一准位电压的第二准位电压，例如但不限于接地电位GND，其分别对应的从属装置14B-14D是设定为次要从属装置。
需注意的是，在不同的实施例中，可随使用者的需求设定任一从属装置接收第一准位电压成为主要从属装置，并不限于从属装置14A。并且，在其他实施例中，亦可能依使用者的设计，由硬件或是软件的其他方式来决定主要及次要从属装置。
如图2所示，从属装置14A-14D各更包含地址区段选择接脚142A-142D、地址进入选择接脚144A-144D以及警示交握(handshake)接脚146A-146D。
从属装置14A-14D所对应的地址，可通过地址区段选择接脚142A-142D以及地址进入选择接脚144A-144D所接收的电压准位的组合来进行分配，以使从属装置14A-14D具有互异的地址区段。
以图2所绘示的实施例为例，地址区段选择接脚142A及142C接收接地电位GND，以对应例如但不限于地址区段2E。地址区段选择接脚142B及142D接收电压V2，以对应例如但不限于地址区段4E。
进一步地，地址进入选择接脚144A及144C分别接收接地电位GND与电压V2，以分别对应不同的地址进入码，例如但不限于对应地址区段2E的87h及88h。地址进入选择接脚144B及144D分别接收接地电位GND与电压V2，以分别对应不同的地址进入码，例如但不限于对应地址区段4E的87h及88h。
警示交握接脚146A-146D彼此电连接至警示交握控制线ALERT_HAND。于本实施例中，警示交握控制线ALERT_HAND电连接至电压V3，以具有为高电压准位的第一电压准位。从属装置14A-14D的任一者可通过将警示交握接脚146A-146D拉低至低电压准位的第二电压准位，进一步将警示交握控制线ALERT_HAND的准位拉低。于部分实施例中，从属装置14A-14D通过控制警示交握控制线ALERT_HAND的准位来取得主动和主控装置10通信的权利。
请同时参照图2及图3。图3为本发明一实施例中，在不同的时序下，芯片选择信号线eSPI_CS、输入输出信号线eSPI_IO和警示交握控制线ALERT_HAND的波形以及从属装置14A-14D对应执行的动作的示意图。
当主控装置10及从属装置14A-14D于总线系统1启动时，将进行下列动作。
如图3的第一时序所示，主控装置10将使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。由于对主控装置10来说，并无法得知有多个从属装置14A-14D的存在，因此主控装置10将据以对从属装置14A-14D的整体进行通信。于本实施例中，第一电压准位为高电压准位，第二电压准位则为低电压准位。主控装置10接着通过输入输出信号线eSPI_IO传送状态撷取信号GET_STATUS，以确认从属装置14A-14D是否存在。于一实施例中，输入输出信号线eSPI_IO实际上包含四条子信号线，亦即可表示为输入输出信号线eSPI_IO[3:0]，以进行命令传递与数据交换。
此时，作为主要从属装置的从属装置14A通过输入输出信号线eSPI_IO接收状态撷取信号(命令)GET_STATUS并进行回应(在图3中标示为接收/回应)，表示从属装置14A-14D存在。而作为次要从属装置的从属装置14B-14D则仅接收状态撷取信号GET_STATUS(在图3中标示为接收)而不进行任何回应。因此，从属装置14A是作为从属装置14A-14D整体的代表来回应主控装置10。
意即，对于主控装置10来说，主控装置10仍以一对一的机制与从属装置14A-14D进行通信。而对从属装置14A-14D来说，则是通过仲裁机制择一与主控装置10通信。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
接着，如图3的第二时序所示，主控装置10再次将芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10接着通过输入输出信号线eSPI_IO传送组态撷取信号GET_CONFIG，以撷取从属装置14A-14D的组态。
此时，作为主要从属装置的从属装置14A通过输入输出信号线eSPI_IO接收组态撷取信号GET_CONFIG并进行回应(在图3中标示为接收/回应)。回应的内容可包括例如，但不限于从属装置14A-14D支援的数据传输规格，例如但不限于数据宽度及传输速率。举例来说，数据宽度可为例如但不限于1、2及4位，而工作时脉则可为例如但不限于20、33、50及66百万赫兹(mega-hertz；MHz)。
作为次要从属装置的从属装置14B-14D则仅接收组态撷取信号GET_CONFIG(在图3中标示为接收)而不进行任何回应。因此，从属装置14A是作为从属装置14A-14D整体的代表来回应主控装置10。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
接着，如图3的第三时序所示，主控装置10再次将芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10接着通过输入输出信号线eSPI_IO传送组态设定信号SET_CONFIG，以根据从属装置14A-14D支援的组态，对从属装置14A-14D进行设定。举例来说，主控装置10可设定以数据宽度为2位，工作时脉为33百万赫兹的规格来与从属装置14A-14D进行通信。
此时，作为主要从属装置的从属装置14A通过输入输出信号线eSPI_IO接收组态设定信号SET_CONFIG进行组态设定并进行回应(在图3中标示为接收/回应)，以表示组态设定完成，可依据此组态设定来与主控装置10通信。而作为次要从属装置的从属装置14B-14D则仅接收组态设定信号SET_CONFIG进行组态设定(在图3中标示为接收)而不进行任何回应。因此，从属装置14A是作为从属装置14A-14D整体的代表来回应主控装置10。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
于另一实施例中，主控装置10可在运作中或是系统刚从关机、休眠状态中重新启动时，对从属装置14A-14D进行重置。于此情形下，如图3的第四时序所示，主控装置10将芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10接着通过输入输出信号线eSPI_IO传送重置信号RESET。
此时，作为从属装置14A-14D均通过输入输出信号线eSPI_IO接收重置信号RESET进行重置(在图3中标示为接收)。于一实施例中，由于从属装置14A-14D在重置后仍需经过上述的存在、组态的询问与撷取步骤，因此不需再对重置信号RESET进行回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
需注意的是，在不同实施例中，重置的机制实际上可通过本实施例中由输入输出信号线eSPI_IO传送重置信号RESET的形式进行，亦或通过如图2所示，总线12所包含的重置信号线eSPI_RST传送重置的信号来进行。
此外，需注意的是，在本实施例中，从属装置14A-14D并未主动与主控装置10通信，因此警示交握控制线ALERT_HAND均位于第一电压准位。
请同时参照图1及图4。图4为本发明另一实施例中，在不同的时序下，芯片选择信号线eSPI_CS、输入输出信号线eSPI_IO和警示交握控制线ALERT_HAND的波形以及从属装置14A-14D对应执行的动作的示意图。
当主控装置10及从属装置14A-14D于总线系统1运作时，将进行下列动作。
如图4的第一时序所示，主控装置10将使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10可根据例如，但不限于处理模块10的要求，依目标地址通过输入输出信号线eSPI_IO传送数据存取信号，例如数据写入信号PUT_IOWR。于一实施例中，主控装置10根据地址区段2Eh的目标地址写入数据87h。
此时，对应此地址区段的从属装置14A接收数据写入信号PUT_IOWR进行解码，以写入数据并进行回应(在图4中标示为接收/回应)。从属装置14B-14D因未对应此地址区段，则在接收数据写入信号PUT_IOWR进行解码后，不予写入亦不予回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
如图4的第二时序所示，主控装置10将使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10可根据例如，但不限于处理模块10的要求，依目标地址通过输入输出信号线eSPI_IO传送数据存取信号，例如数据写入信号PUT_IOWR。于一实施例中，主控装置10根据地址区段2Eh的目标地址写入数据20h。
此时，对应此地址区段的从属装置14A接收数据写入信号PUT_IOWR进行解码，以写入数据并进行回应(在图4中标示为接收/回应)。从属装置14B-14D因未对应此地址区段，则在接收数据写入信号PUT_IOWR进行解码后，不予写入亦不予回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
如图4的第三时序所示，主控装置10将使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10可根据例如，但不限于处理模块10的要求，依目标地址通过输入输出信号线eSPI_IO传送数据存取信号，例如数据读取信号PUT_IORD。于一实施例中，主控装置10根据地址区段2Fh的目标地址进行读取。
此时，对应此地址区段的从属装置14A接收数据读取信号PUT_IORD进行解码，以读取数据并进行回应(在图4中标示为接收/回应)。从属装置14B-14D因未对应此地址区段，则在接收数据读取信号PUT_IORD进行解码后，不予读取亦不予回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
如图4的第四时序所示，主控装置10将使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10可根据例如，但不限于处理模块10的要求，依目标地址通过输入输出信号线eSPI_IO传送数据存取信号，例如数据写入信号PUT_IOWR。于一实施例中，主控装置10根据地址区段2E8h的目标地址进行写入。
于一实施例中，从属装置14D具有一个地址在0x2E8h的功能。因此，对应此地址区段的从属装置14D接收数据写入信号PUT_IOWR进行解码，以写入数据并进行回应(在图4中标示为接收/回应)。从属装置14A-14C因未具有对应此地址区段的功能，则在接收数据写入信号PUT_IOWR进行解码后，不予读取亦不予回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
需注意的是，上述各时序的数据存取为各自独立的实施例。在实际应用中，可任意存取不同地址的数据，而不需依照上述的顺序进行存取。在这样的数据存取模式下，虽然从属装置14A-14D均会接收主控装置10传送的存取信号并解码，但仅由具有对应地址者执行相应的动作并回应。并且，在本实施例中，从属装置14A-14D并未主动与主控装置10通信，因此警示交握控制线ALERT_HAND均位于第一电压准位。
请参照图5。图5为本发明一实施例中，总线系统1的方块图。与图1所绘示的类似，总线系统1包含：主控装置10、总线12以及从属装置14A-14D。于本实施例中，主控装置10更电连接于基本输入输出系统50(Basic Input/Output System；BIOS)，而作为主要从属装置的从属装置14A则更电连接于基本输入输出系统52。
当主控装置10及从属装置14A-14D可进行下列动作。
于一实施例中，主控装置10可通过类似图4描述的数据读取方式，通过芯片选择信号线eSPI_CS的选择与通过输入输出信号线eSPI_IO进行数据存取信号的传送，经由主要从属装置14A读取基本输入输出系统52的数据。同样地，在此情形下，从属装置14A-14D均会接收主控装置10传送的存取信号并解码，但仅由主要从属装置14A执行相应的动作并回应。于一实际应用情境中，主控装置10可在处理模块20的要求下，在无法通过基本输入输出系统50进行系统启动的程序与设定时，由备用的基本输入输出系统52读取数据进行系统启动的程序与设定。
于一实施例中，主要从属装置14A可向主控装置10提出请求，通过总线12以及主控装置10存取基本输入输出系统52。于一实施例中，基本输入输出系统50的数据可通过这样的存取方式备份于基本输入输出系统52。于另一实施例中，基本输入输出系统52的数据可通过这样的存取方式备份于基本输入输出系统50中，或以基本输入输出系统52的数据来修复基本输入输出系统50的数据。
请同时参照图2及图6。图6为本发明一实施例中，在不同的时序下，芯片选择信号线eSPI_CS、输入输出信号线eSPI_IO和警示交握控制线ALERT_HAND的波形以及从属装置14A-14D对应执行的动作的示意图。
当主控装置10及从属装置14A-14D于总线系统1运作时，将进行下列动作。
于一实施例中，从属装置14A可为任意功能模块，并在完成特定功能后，产生欲传送至主控装置10的事件信息。因此，从属装置14A需与主控装置10主动进行通信。
如图6的第一时序所示，从属装置14A使警示交握接脚146A由第一准位电压转变为第二准位电压，进而使警示交握控制线ALERT_HAND由第一准位电压转变为第二准位电压。从属装置14A进一步通过输入输出信号线eSPI_IO传送事件警示信号ALERT。此事件警示信号ALERT代表着从属装置14A对主控装置10要求通信的请求信号。此时，其他的从属装置14B-14D中如果具有欲与主控装置10通信的事件信息，将会先储存事件信息，以待下次取得控制权时再与主控装置10通信。
如图6的第二时序所示，主控装置10根据事件警示信号ALERT，使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。于本实施例中，第一电压准位为高电压准位，第二电压准位则为低电压准位。主控装置10接着通过输入输出信号线eSPI_IO传送状态撷取信号GET_STATUS，以询问从属装置14A-14D的状态。
此时，作为取得控制权的事件警示从属装置，从属装置14A通过输入输出信号线eSPI_IO接收状态撷取信号GET_STATUS并进行回应(在图6中标示为接收/回应)，以通知主控装置10有信息欲进行传送。其他的从属装置14B-14D则并不接收状态撷取信号GET_STATUS亦不回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
如图6的第三时序所示，主控装置10使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10接着通过输入输出信号线eSPI_IO传送事件撷取信号GET_VWIRE，以撷取从属装置14A的事件信息。
此时，从属装置14A接收事件撷取信号GET_VWIRE并进行回应(在图6中标示为接收/回应)，以将事件信息传送至主控装置10。从属装置14B-14D则不接收事件撷取信号GET_VWIRE亦不回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。在从属装置14A将事件信息传送至主控装置10且主控装置10结束通信将芯片选择信号线eSPI_CS由第二电压准位回复至第一电压准位后，从属装置14A使警示交握接脚146A由第二准位电压回复为第一准位电压，进而使警示交握控制线ALERT_HAND由第二准位电压回复为第一准位电压，从属装置14A结束与释出对主控装置10的占有与控制权。
如图6的第四时序所示，主控装置10将使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10可通过输入输出信号线eSPI_IO传送系统事件信号PUT_VWIRE，以传送各种电脑系统里的系统事件的信息至从属装置14A-14D。于一实施例中，系统事件的信息为例如，但不限于系统或是系统中的特定模块的电源状态，且电源状态可包含例如，但不限于休眠模式、省电模式等不同运作模式下的电源状态。由于在此情形下，从属装置14A-14D并非主动与主控装置10通信，因此警示交握控制线ALERT_HAND是于第一电压准位。
此时，作为主要从属装置的从属装置14A通过输入输出信号线eSPI_IO接收系统事件信号PUT_VWIRE并进行回应(在图6中标示为接收/回应)，以表示已接收到此系统事件的信息。而作为次要从属装置的从属装置14B-14D则仅接收系统事件信号PUT_VWIRE(在图6中标示为接收)而不进行任何回应。因此，从属装置14A是作为从属装置14A-14D整体的代表来回应主控装置10。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
于一实施例中，从属装置14C可为例如，但不限于鼠标，并接收到欲传送至主控装置10的事件信息，例如但不限于鼠标接收到的使用者输入。因此，从属装置14C需与主控装置10主动进行通信。
如图6的第五时序所示，从属装置14C使警示交握接脚146C由第一准位电压转变为第二准位电压，进而使警示交握控制线ALERT_HAND由第一准位电压转变为第二准位电压。从属装置14C进一步通过输入输出信号线eSPI_IO传送事件警示信号ALERT。此时，其他的从属装置14A、14B及14D中如果具有欲与主控装置10通信的事件信息，将会先储存事件信息，以待下次取得控制权时再与主控装置10通信。
如图6的第六时序所示，主控装置10根据事件警示信号ALERT，使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10接着通过输入输出信号线eSPI_IO传送状态撷取信号GET_STATUS，以询问从属装置14A-14D的状态。
此时，作为取得控制权的事件警示从属装置，从属装置14C通过输入输出信号线eSPI_IO接收状态撷取信号GET_STATUS并进行回应(在图6中标示为接收/回应)，以通知主控装置10有信息欲进行传送。其他的从属装置14A、14B及14D则不接收状态撷取信号GET_STATUS亦不回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
如图6的第七时序所示，主控装置10使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10接着通过输入输出信号线eSPI_IO传送事件撷取信号GET_VWIRE，以撷取从属装置14C的事件信息。
此时，从属装置14C接收事件撷取信号GET_VWIRE并进行回应(在图6中标示为接收/回应)，以将欲传送信息至事件信息传送至主控装置10。从属装置14A、14B及14D则不接收事件撷取信号GET_VWIRE亦不回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。在从属装置14C将事件信息传送至主控装置10且主控装置10结束通信将芯片选择信号线eSPI_CS由第二电压准位回复至第一电压准位后，从属装置14C使警示交握接脚146C由第二准位电压回复为第一准位电压，进而使警示交握控制线ALERT_HAND由第二准位电压回复为第一准位电压，从属装置14C结束与释出对主控装置10的占有与控制权。
需注意的是，上述第一到第三、第四与第五到第七时序的通信为各自独立的实施例。在实际应用中，可以任意顺序进行上述的通信。在这样的数据存取模式下，从属装置14A-14D在欲与主控装置10主动通信时，可通过警示交握接脚146A-146D取得控制权，以在单一时间仅由从属装置14A-14D的其中一个与主控装置10通信。
请同时参照图7及图8。图7为本发明一实施例中，总线系统1的方块图。与图1所绘示的类似，总线系统1包含：主控装置10、总线12以及从属装置14A-14D。于本实施例中，从属装置14D更电连接于外部功能模块70。于本实施例中，外部功能模块70可能例如，但不限于风扇模块。于一实施例中，外部功能模块70可产生包含例如但不限于温度、风扇转速等信息。
图8为本发明一实施例中，在不同的时序下，芯片选择信号线eSPI_CS、输入输出信号线eSPI_IO和警示交握控制线ALERT_HAND的波形以及从属装置14A-14D对应执行的动作的示意图。
于本实施例中，从属装置14A-14D的任一者可利用前述的警示交握接脚146A-146D及警示交握控制线ALERT_HAND发出警示信息，以向主控装置10取得温度信息并进一步调控外部功能模块70。
因此，当主控装置10及从属装置14A-14D于总线系统1运作时，将进行下列动作。
如图8的第一时序所示，从属装置14D使警示交握接脚146D由第一准位电压转变为第二准位电压，进而使警示交握控制线ALERT_HAND由第一准位电压转变为第二准位电压。从属装置14D进一步通过输入输出信号线eSPI_IO传送事件警示信号ALERT。此时，从属装置14A-14C中如果具有欲与主控装置10通信的事件信息，将会先储存事件信息，以待下次取得控制权时再与主控装置10通信。
如图8的第二时序所示，主控装置10根据事件警示信号ALERT，使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。于本实施例中，第一电压准位为高电压准位，第二电压准位则为低电压准位。主控装置10接着通过输入输出信号线eSPI_IO传送状态撷取信号GET_STATUS，以询问从属装置14A-14D的状态。
此时，作为取得控制权的事件警示从属装置，从属装置14D通过输入输出信号线eSPI_IO接收状态撷取信号GET_STATUS并进行回应(在图8中标示为接收/回应)，以通知主控装置10即将要存取主控装置10内的数据。其他的从属装置14A-14C则并不接收状态撷取信号GET_STATUS亦不回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
如图8的第三时序所示，主控装置10使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10接着通过输入输出信号线eSPI_IO传送数据询问信号GET_OOB，以询问从属装置14D欲撷取的信息类别和内容。
此时，作为取得控制权的事件警示从属装置，从属装置14D通过输入输出信号线eSPI_IO接收数据询问信号GET_OOB并进行回应(在图8中标示为接收/回应)，以通知主控装置10欲存取主控装置10内的温度信息。其他的从属装置14A-14C则并不接收数据询问信号GET_OOB亦不回应。于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。
如图8的第四时序所示，主控装置10自内部撷取温度信息后，将使芯片选择信号线eSPI_CS由第一电压准位转变为第二电压准位，以对从属装置14A-14D进行选择。主控装置10接着通过输入输出信号线eSPI_IO传送数据信号PUT_OOB，以将主控装置10内部的温度信息传送至从属装置14D。
此时，作为取得控制权的事件警示从属装置，从属装置14D通过输入输出信号线eSPI_IO接收数据信号PUT_OOB并进行回应(在图8中标示为接收/回应)，以接收主控装置10内部的温度信息。其他的从属装置14A-14C则并不接收数据信号PUT_OOB亦不回应。
于一实施例中，在此阶段的通信结束后，芯片选择信号线eSPI_CS将由第二电压准位回复至第一电压准位。在从属装置14D自主控装置10接收信息且主控装置10结束通信将芯片选择信号线eSPI_CS由第二电压准位回复至第一电压准位后，从属装置14D使警示交握接脚146D由第二准位电压回复为第一准位电压，进而使警示交握控制线ALERT_HAND由第二准位电压回复为第一准位电压，从属装置14D结束与释出对主控装置10的占有与控制权。
于一实施例中，当外部功能模块70为上述的风扇控制模块时，从属装置14D可进一步利用温度信息控制转速，以达到对系统散热的目的。
在这样的数据存取模式下，从属装置14A-14D在欲与主控装置10通信时，可通过警示交握接脚146A-146D取得控制权，以在单一时间仅由从属装置14A-14D的其中一个与主控装置10通信。
因此，通过上述的机制，总线系统1可在主控装置10仍以一对一通信机制运作的情形下，使多个从属装置14A-14D通过仲裁机制择一通过总线12与主控装置10通信，提高总线系统1的扩充性。
需注意的是，上述的从属装置14A-14D数目可随不同的应用情境而不同，并不限于四个。上述的电压V1、V2及V3可为相同或互异的数值，并不限制于一种数值组合。并且，第一电压准位及第二电压准位的高低关系亦可随应用情境的不同而改变，并不为本说明书内容的范例所限。
因此，在本发明的一实施例中，本发明具有优点在于总线系统可在主控装置仍以一对一通信机制运作的情形下，使多个从属装置通过仲裁机制择一通过总线与主控装置通信，提高总线系统的扩充性，而轻易地达到上述的目的。
虽然本案内容已以实施方式揭露如上，然其并非用以限定本案内容，任何本领域相关技术人员，在不脱离本案内容的精神和范围内，当可作各种的更动与润饰，因此本案内容的保护范围当视权利要求为准。

Claims (13)

1.一种总线系统，其特征在于，包含：
一主控装置；
一总线，与主控装置电连接，且包含一芯片选择信号线以及一输入输出信号线，其中所述芯片选择信号线使该主控装置以一对一机制选择多个从属装置进行通信，所述输入输出信号线，使该多个从属装置是经由仲裁机制与该主控装置通信；以及
多个从属装置，与该主控装置通过该总线电连接，包括仅有一个主要从属装置以及至少一次要从属装置，且该多个从属装置分配有互异的多个地址区段；
其中该多个从属装置经由一仲裁机制选择该多个从属装置其中之一与该主控装置通信；
该主控装置将使该芯片选择信号线由第一电压准位转变为第二电压准位，以对该多个从属装置进行选择，该主要从属装置通过该输入输出信号线接收状态撷取信号并进行回应，该至少一次要从属装置仅接收状态撷取信号而不进行任何回应；
该主控装置及该多个从属装置进行下列动作：
该主控装置通过该总线传送一系统事件信号；以及
该主要从属装置以及该次要从属装置接收该系统事件信号，并由该主要从属装置通过该总线对该主控装置进行回应。
2.如权利要求1所述的总线系统，其特征在于，该多个从属装置其中之一经由该仲裁机制通过该输入输出信号线传送一事件警示信号至该主控装置。
3.如权利要求1所述的总线系统，其特征在于，该多个从属装置各包含一主次决定接脚，其中当该主次决定接脚接收一第一准位电压时，该主次决定接脚对应的其中一个该多个从属装置是设定为该主要从属装置，当该主次决定接脚接收不同于该第一准位电压的一第二准位电压时，该主次决定接脚对应的其中一个该多个从属装置是设定为该次要从属装置。
4.如权利要求1所述的总线系统，其特征在于，该多个从属装置各包含至少一地址区段选择接脚以及至少一地址进入选择接脚，分别接收不同的一第一准位电压及一第二准位电压其中之一，该多个地址区段是依据该多个从属装置的该地址区段选择接脚及该地址进入选择接脚所接收的该第一准位电压及/或该第二准位电压的组合进行分配。
5.如权利要求1所述的总线系统，其特征在于，该主控装置及该多个从属装置于该总线系统启动时，进行下列动作：
该主控装置通过该总线传送一状态撷取信号以确认该多个从属装置是否存在；
该主要从属装置以及该次要从属装置接收该状态撷取信号，且仅由该主要从属装置通过该总线对该状态撷取信号进行一状态回应信号；
该主控装置通过该总线传送一组态撷取信号；
该主要从属装置以及该次要从属装置接收该组态撷取信号，且仅由该主要从属装置通过该总线对该组态撷取信号进行回应；
该主控装置通过该总线传送一组态设定信号；以及
该主要从属装置以及该次要从属装置接收该组态设定信号并据以进行一组态设定，且仅由该主要从属装置通过该总线对该主控装置进行回应。
6.如权利要求5所述的总线系统，其特征在于，该主要从属装置通过该总线对该组态撷取信号的回应至少包含该主要从属装置以及该次要从属装置的一数据传输规格。
7.如权利要求1所述的总线系统，其特征在于，该主控装置及该多个从属装置进行下列动作：
该主控装置通过该总线传送一重置信号；以及
该主要从属装置以及该次要从属装置接收该重置信号进行重置且不回应。
8.如权利要求1所述的总线系统，其特征在于，该主控装置及该多个从属装置进行下列动作：
该主控装置根据一目标地址通过该总线传送一数据存取信号；以及
该主要从属装置以及该次要从属装置对该数据存取信号进行解码，以判断该目标地址对应于该多个地址区段其中的一对应地址区段，并由分配到该对应地址区段的该主要从属装置以及该次要从属装置其中之一通过该总线对该主控装置进行回应。
9.如权利要求1所述的总线系统，其特征在于，更包含电连接于该主要从属装置的一第一基本输入输出系统，其中该主控装置及该多个从属装置进行下列动作：
该主控装置通过该总线传送一第一基本输入输出系统存取信号；以及
该主要从属装置以及该次要从属装置对该第一基本输入输出系统存取信号进行解码，并由该主要从属装置存取该第一基本输入输出系统并通过该总线对该主控装置进行回应。
10.如权利要求9所述的总线系统，其特征在于，更包含电连接于该主控装置的一第二基本输入输出系统，其中该主要从属装置通过该总线以及该主控装置存取该第二基本输入输出系统。
11.如权利要求10所述的总线系统，其特征在于，该主要从属装置通过该总线以及该主控装置将该第一基本输入输出系统的数据写入该第二基本输入输出系统。
12.如权利要求1所述的总线系统，其特征在于，该多个从属装置各更包含一警示交握接脚，且该多个从属装置的该警示交握接脚彼此电连接至一警示交握控制线，该主控装置及该多个从属装置进行下列动作：
该多个从属装置其中的一事件警示从属装置使该警示交握接脚由一第一准位电压转变为一第二准位电压，并通过该总线传送一事件警示信号；
该主控装置根据该事件警示信号，通过该总线传送一状态撷取信号；
该事件警示从属装置接收该状态撷取信号，并通过该总线对该主控装置进行回应；
该主控装置通过该总线传送一事件撷取信号；以及
该事件警示从属装置接收该事件撷取信号，并通过该总线对该主控装置进行回应。
13.如权利要求1所述的总线系统，其特征在于，该多个从属装置各更包含一警示交握接脚，且该多个从属装置的该警示交握接脚彼此电连接至一警示交握控制线，该主控装置及该多个从属装置进行下列动作：
该多个从属装置其中的一事件警示从属装置使该警示交握接脚由一第一准位电压转变为一第二准位电压，并通过该总线传送一事件警示信号；
该主控装置根据该事件警示信号，通过该总线传送一状态撷取信号；
该事件警示从属装置接收该状态撷取信号，并通过该总线对该主控装置进行回应；
该主控装置通过该总线传送一数据存取确认信号；
该事件警示从属装置接收该数据存取确认信号，并通过该总线对该主控装置进行回应；
该主控装置通过该总线传送一数据信号；以及
该事件警示从属装置接收该数据信号，并通过该总线对该主控装置进行回应。
CN201610352274.6A 2015-11-26 2016-05-25 总线系统 Active CN106802871B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW104139444A TWI567561B (zh) 2015-11-26 2015-11-26 匯流排系統
TW104139444 2015-11-26

Publications (2)

Publication Number Publication Date
CN106802871A CN106802871A (zh) 2017-06-06
CN106802871B true CN106802871B (zh) 2020-05-01

Family

ID=58407874

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610352274.6A Active CN106802871B (zh) 2015-11-26 2016-05-25 总线系统

Country Status (3)

Country Link
US (1) US10606778B2 (zh)
CN (1) CN106802871B (zh)
TW (1) TWI567561B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI671638B (zh) * 2018-05-24 2019-09-11 新唐科技股份有限公司 匯流排系統
TWI694336B (zh) * 2018-05-24 2020-05-21 新唐科技股份有限公司 匯流排系統以及其偵測方法
TWI698752B (zh) * 2018-08-22 2020-07-11 新唐科技股份有限公司 積體電路、匯流排系統以及其控制方法
TWI668632B (zh) * 2018-10-08 2019-08-11 新唐科技股份有限公司 控制方法
TWI705335B (zh) * 2018-10-15 2020-09-21 新唐科技股份有限公司 積體電路、匯流排系統以及其控制方法
TWI706257B (zh) * 2018-12-13 2020-10-01 新唐科技股份有限公司 匯流排系統
US11379571B2 (en) * 2019-07-12 2022-07-05 Hewlett Packard Enterprise Development Lp Presence terminal-based side channel communications
TWI719633B (zh) * 2019-09-12 2021-02-21 新唐科技股份有限公司 積體電路、匯流排系統及排程方法
CN112988634A (zh) * 2019-12-02 2021-06-18 深圳市中兴微电子技术有限公司 多天线通道装置及配置方法
CN112003992A (zh) * 2020-08-14 2020-11-27 迅镭智能（广州）科技有限公司 一种基于扫描枪的传输系统和方法
US11699683B2 (en) * 2020-08-20 2023-07-11 Global Unichip Corporation Semiconductor device in 3D stack with communication interface and managing method thereof
CN112486740B (zh) * 2020-11-27 2023-01-10 苏州浪潮智能科技有限公司 一种多控制器之间的主从关系确认方法、系统及相关装置
TWI775436B (zh) * 2021-05-17 2022-08-21 新唐科技股份有限公司 匯流排系統
TWI791271B (zh) 2021-08-25 2023-02-01 新唐科技股份有限公司 匯流排系統

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6816933B1 (en) * 2000-05-17 2004-11-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US6954821B2 (en) * 2003-07-31 2005-10-11 Freescale Semiconductor, Inc. Crossbar switch that supports a multi-port slave device and method of operation
US7013357B2 (en) * 2003-09-12 2006-03-14 Freescale Semiconductor, Inc. Arbiter having programmable arbitration points for undefined length burst accesses and method
US7765269B2 (en) * 2003-11-05 2010-07-27 Renesas Technology Corporation Communications system, and information processing device and control device incorporating said communications system
US20080270654A1 (en) * 2004-04-29 2008-10-30 Koninklijke Philips Electronics N.V. Bus System for Selectively Controlling a Plurality of Identical Slave Circuits Connected to the Bus and Method Therefore
US7305510B2 (en) * 2004-06-25 2007-12-04 Via Technologies, Inc. Multiple master buses and slave buses transmitting simultaneously
US7761633B2 (en) * 2007-01-29 2010-07-20 Microsemi Corp. - Analog Mixed Signal Group Ltd. Addressable serial peripheral interface
CN101499043A (zh) * 2009-03-12 2009-08-05 杭州士兰微电子股份有限公司 单线总线系统和通信方法
US20110078350A1 (en) * 2009-09-30 2011-03-31 Via Technologies, Inc. Method for generating multiple serial bus chip selects using single chip select signal and modulation of clock signal frequency
KR101476112B1 (ko) * 2009-12-17 2014-12-23 가부시끼가이샤 도시바 호스트 컨트롤러 및 반도체 디바이스
CN102193888B (zh) * 2010-03-12 2013-06-05 新唐科技股份有限公司 数据传输系统与可编程串行外围设备接口控制器
JP2012064021A (ja) * 2010-09-16 2012-03-29 Ricoh Co Ltd 通信システム、マスター装置、及びスレーブ装置、並びに通信方法
US8433838B2 (en) * 2010-09-17 2013-04-30 International Business Machines Corporation Remote multiplexing devices on a serial peripheral interface bus
TWI547784B (zh) * 2011-04-22 2016-09-01 緯創資通股份有限公司 動態調整匯流排時脈的方法及其裝置
US9015394B2 (en) 2012-06-22 2015-04-21 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Chip select (‘CS’) multiplication in a serial peripheral interface (‘SPI’) system
US8943250B2 (en) * 2012-08-20 2015-01-27 General Electric Systems and methods for concatenating multiple devices
US9152598B2 (en) * 2012-11-28 2015-10-06 Atmel Corporation Connecting multiple slave devices to a single master controller in bus system
US20150254198A1 (en) * 2013-03-15 2015-09-10 Google Inc. Methods and apparatus related to bus arbitration within a multi-master system
TWI598815B (zh) * 2014-07-01 2017-09-11 微星科技股份有限公司 用以供更新基本輸入輸出系統之橋接模組及其更新方法
US9542201B2 (en) * 2015-02-25 2017-01-10 Quanta Computer, Inc. Network bios management
CN105068951B (zh) * 2015-07-27 2018-05-08 中国科学院自动化研究所 一种具有非等时传输结构的片上系统总线

Also Published As

Publication number Publication date
US20170153997A1 (en) 2017-06-01
US10606778B2 (en) 2020-03-31
CN106802871A (zh) 2017-06-06
TWI567561B (zh) 2017-01-21
TW201719438A (zh) 2017-06-01

Similar Documents

Publication Publication Date Title
CN106802871B (zh) 总线系统
US8417864B2 (en) Cascade-able serial bus device with clock and management and cascade methods using the same
CN107870882B (zh) 用于管理外围设备的数据协议
US9003091B2 (en) Flow control for a Serial Peripheral Interface bus
JP2015062131A (ja) Ｍｍｃ／ｓｄデバイスからホストデバイスをブートする方法，ｍｍｃ／ｓｄデバイスからブート可能なホストデバイス及びホストデバイスをブートできるｍｍｃ／ｓｄデバイス
US10078568B1 (en) Debugging a computing device
CN102339267A (zh) I2c地址转换
JP5209461B2 (ja) 集積回路内のデバイス間のデータ転送
TW201603040A (zh) 以記憶體控制器來處理資料錯誤事件之方法、設備及系統
WO2016000339A1 (zh) 一种芯片互连的方法、芯片及装置
CN112765082B (zh) 多主机仲裁方法、装置和可读存储介质
US20110072168A1 (en) Data transfer system with different operating modes
CN113824741A (zh) 一种iic设备的通信方法、装置、设备、系统及介质
US8897705B2 (en) Data transmitting system and data transmitting method
CN101911035B (zh) 通过存储器地址映射使处理器与外部设备相接口的桥电路
CN103412838A (zh) 一种扩展系统、通信方法、地址配置方法、设备及装置
CN112711559A (zh) 串行中断方法、设备、串行中断处理方法以及处理器
CN110795373B (zh) 一种i2c总线到并行总线的转换方法、终端及存储介质
TW202143061A (zh) 促進與積體電路間（ｉｃ）反向相容性之改良式積體電路間（ｉ３ｃ）集線器
US11907155B2 (en) Bus system connecting slave devices with single-wire data access communication
CN108681517B (zh) 变换i2c器件地址的方法及系统
US11379396B2 (en) Memory card access module and memory card access method
US7934024B2 (en) Method for reading and writing non-standard register of serial advanced technology attachment (SATA) device
US9886406B2 (en) Electronic device and detecting method
KR20190066844A (ko) 메모리 장치, 메모리 컨트롤러, 및 이들을 포함하는 스토리지 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant