CN112988634A - 多天线通道装置及配置方法 - Google Patents

Abstract

本申请提出一种多天线通道装置及配置方法。该装置包括：主控芯片和至少两块射频芯片，其中，所述主控芯片通过共享片选信号线与所述至少两块射频芯片的片选信号接口分别相连，用于向目标射频芯片发送片选信号；所述主控芯片通过共享时钟信号线与所述至少两块射频芯片的时钟信号接口分别相连，用于向目标射频芯片发送时钟信号；所述主控芯片通过共享数据线与所述至少两块射频芯片的数据接口分别相连，用于根据自定义的通信协议格式，向所述目标射频芯片发送或从所述目标射频芯片接收目标串行数据。上述多天线通道装置减少了多天线通道系统的硬件资源，实现了基于类SPI协议对系统进行灵活地配置。

Description

多天线通道装置及配置方法

技术领域

本申请涉及无线通信技术领域，具体涉及一种多天线通道装置及配置方法。

背景技术

随着无线通信系统从4G向5G的演进，采用大规模天线阵列支持MIMO(Multiple-Input Multiple-Output，多进多出)以提升频谱效率、满足未来业务对大吞吐量、超宽带的需求成为一种常态。

无线基站一般是由BBU(Baseband Unit，基带单元)和RRU(Remote Radio Unit，拉远射频单元)组成，RRU主要承担包括射频收发和功率放大器的射频收发信机等功能。RRU链路系统主要由数字中频、TRC(Tranceiver，收发机)射频和射频模拟前端组成，系统射频部分的配置一般是通过主控板芯片的通信总线进行下发，最常用的是通过传输速率相对较高的SPI(Serial Peripheral Interface，串行外围设备接口)进行，当传输通道增多时，占用的硬件资源随之增多，如图1所示，每块射频芯片都有单独的配置通路。然而，硬件系统的布线空间是非常有限的，如何减少硬件资源，提高主控处理器使用效率是5G多天线通道场景RRU链路系统配置和实现中亟待解决的问题。

发明内容

本申请提供一种多天线通道装置及配置方法，以减少多天线通道系统硬件系统资源，改善多天线系统的配置效率。

第一方面，本申请实施例提供一种多天线通道装置，包括：

所述主控芯片通过共享片选信号线与所述至少两块射频芯片的片选接口分别相连，用于向目标射频芯片发送片选信号；

所述主控芯片通过共享时钟信号线与所述至少两块射频芯片的时钟接口分别相连，用于向目标射频芯片发送时钟信号；

所述主控芯片通过共享数据线与所述至少两块射频芯片的数据接口分别相连，用于根据自定义的通信协议格式，向所述目标射频芯片发送或从所述目标射频芯片接收目标串行数据。

第二方面，本申请实施例提供一种多天线通道装置的配置方法，应用于如本申请任意实施方式中所述的多天线通道装置中的射频芯片，包括：

通过共享片选信号线接收主控芯片发送的片选信号；

如果所述片选信号有效，则在时钟信号有效沿采集所述主控芯片通过共享数据线发送的目标串行数据，其中，所述时钟信号为所述主控芯片通过共享时钟信号线向所述射频芯片发送的，所述目标串行数据的通信协议格式是自定义的。

本实施例提供的技术方案中，多天线通道装置包括主控芯片和多块射频芯片，主控芯片通过共享片选信号线与各射频芯片的片选信号接口分别相连，通过共享时钟信号线与各射频芯片的时钟信号接口分别相连，通过共享数据线与各射频芯片的数据接口分别相连，也即通过共享的类SPI总线实现对每块射频芯片的系统配置和状态监测，相比较于为每块射频芯片单独设置配置通路的技术方案，减少了多天线通道系统的硬件资源，实现了基于类SPI协议对系统进行灵活地配置，在某些场景下还可以对多块射频芯片进行并行操作，进而提高了主控芯片处理器的配置效率。

关于本申请的以上实施例和其他方面以及其实现方式，在附图说明、具体实施方式和权利要求中提供更多说明。

附图说明

图1为RRU链路中多天线通道系统的架构示意图；

图2为本申请提供的一种多天线通道装置的结构示意图；

图3为本申请提供的一种主控芯片和射频芯片之间的通信协议格式示意图；

图4为本申请提供的一种射频芯片的结构示意图；

图5为本申请提供的一种多天线通道装置的配置方法的流程示意图；

图6为本申请提供的一种主控芯片和射频芯片之间通信的读写流程示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在一个示例性实施方式中，图2为本申请提供的一种多天线通道装置的结构示意图。该装置适用于多天线通道系统中传输通道较多、硬件系统的布局空间有限的情况。如图2所示，本申请提供的多天线通道装置，包括：主控芯片和至少两块射频芯片，其中，

主控芯片通过共享片选信号线与至少两块射频芯片的片选信号接口分别相连，用于向目标射频芯片发送片选信号；

主控芯片通过共享时钟信号线与至少两块射频芯片的时钟信号接口分别相连，用于向目标射频芯片发送时钟信号；

主控芯片通过共享数据线与至少两块射频芯片的数据接口分别相连，用于根据自定义的通信协议格式，向目标射频芯片发送或从所述目标射频芯片接收目标串行数据。

当射频芯片为4T4R(4个发射通道4个接收通道)射频芯片时，假设多天线通道为32通道时，则4T4R射频芯片数量为8个。随着多天线通道数量的增加，射频芯片的数量会随之增加。

主控芯片通过共享的类SPI总线对多块射频芯片进行配置，采用主从模式架构，主控芯片为主设备，射频芯片为从设备，也即通过共享片选信号线、共享时钟信号线和共享数据线实现对多天线通道场景下射频芯片的系统配置和状态监控。其中，片选(Chip Select，CS)信号也由主控芯片产生，通过共享片选信号线向发送至目标射频芯片，也即由主控芯片选中的射频芯片，一般情况下，片选信号为低电平时有效。时钟信号SCLK由主控芯片产生，在片选信号有效也即有信号传输的情况下，通过共享时钟信号线随路输出至所述目标射频芯片。片选信号低有效时，射频芯片在CS信号为低电平时确认通信开始，在时钟信号有效沿采集共享数据线上的数据。当实现系统配置时，主控芯片输出数据，通过共享数据线发送至所述目标射频芯片；当实现数据回读时，主控芯片接收所述目标射频芯片输出的数据。

其中，主控芯片对射频芯片进行读操作时，被选中的设备直接输出信号到共享数据线上，未被选中的设备输出高阻态，这样便可以实现输出数据线的共享，减少布线空间。

作为一种具体的实施方式，所述数据线为双向安全数字输入输出(SDIO,SecureDigital Input and Output)数据线。

这样设置的好处在于，共享数据线为双向接口时，多天线通道装置中包括共享片选信号线、共享时钟信号线以及共享SDIO数据线这三根线，比传统SPI中的四根信号线少了一根线，也即输入输出共享一根线相对于输入输出独立的结构减少了硬件管脚使用。

本申请提出了一种可选的自定义的通信协议格式，如图3所示，当所述目标串行数据对应射频芯片写操作时，也即向目标射频芯片中写数据时，所述目标串行数据依次代表写操作指令、设备编码、传输数据长度、访问空间地址、传输数据和校验码；当所述目标串行数据对应射频芯片读操作时，也即从目标射频芯片中读取数据时，所述目标串行数据依次代表读操作指令、设备编码、传输数据长度、访问空间地址、dummy填充字段、传输数据和校验码。

对于写操作，依次传输的是写操作指令、设备编码、传输数据长度、访问空间地址、传输数据和校验码；对于读操作操作，依次传输的是读指令、设备编码、传输数据长度、访问空间地址、dummy填充字段、传输数据和校验码。其中，读写操作指令为1bit，高代表写操作，低代表读操作。

设备编码，用于是否对目标射频芯片进行操作，根据设备编码的编码规则，可以实现例如单播、组播和广播这几种传输方式，单播指的是一对一进行访问，组播指的是一对多进行访问，广播是组播的特殊形式，即一个对全部进行访问。

以32T32R场景为例，射频芯片有8块，假设组播方式是一对二，可以利用7bit空间来实现设备编码，依次为bit[6]、bit[5]、bit[4]、bit[3]、bit[2]、bit[1]、bit[0]。设备编码方式为：取bit[6]为传输方式，bit[6]＝0时为单播，bit[6]＝1时为组播或广播。当bit[6]＝0时，取bit[2:0]作为实际设备编号，其值分别对应射频芯片0-射频芯片7；当bit[6]＝1且bit[5:0]均为1时为广播；当bit[6]＝1且bit[5:0]不全为1时为组播，取bit[2:0]和bit[5:3]分别对应组播的两块射频芯片。其中，如果bit[6]＝1且bit[5:3]和bit[2:0]值相等，则说明设备编码异常。

传输数据长度，指的是在一次数据传输期间需要访问的地址空间大小，其支持single操作和burst操作。single操作指的是单独一次的读写操作，而burst操作是连续多次的读写操作，且burst操作只针对访问连续的地址空间。当向射频芯片的内存中加载程序时，burst操作相对于single操作的效率提高很多。

访问空间地址即为主控板芯片需要访问射频芯片的具体地址空间。busrt操作时，访问空间地址即为连续访问的首地址，射频芯片内部会根据传输数据长度自动进行地址累加，以确定下一次读写操作的访问空间地址。

传输数据，即为写操作时主控板芯片需要向访问空间写入的串行数据或者为读操作时射频芯片向主控芯片串行发送的回读数据。

校验码，用于对传输数据进行校验，检测传输是否存在异常。例如可以采用8-BIP奇校验，对接收的数据每8bit进行异或取反操作，其结果与接收的校验码进行比对，若比对结果一致说明校验成功，若比对结果不一致说明校验失败，数据传输存在异常。

dummy填充字段，是针对读操作而言的，其内容可以配置。当地址接收完成后，可以先发送可配的dummy填充字段进行传输。由于此处dummy填充字段可配，所以能够应对射频芯片不同地址段返回读数据延时不同的情况。

本实施例提供的技术方案中，多天线通道装置包括主控芯片和多块射频芯片，主控芯片通过共享片选信号线与各射频芯片的片选信号接口分别相连，通过共享时钟信号线与各射频芯片的时钟信号接口分别相连，通过共享数据线与各射频芯片的数据接口分别相连，也即通过共享的类SPI总线实现对每块射频芯片的系统配置和状态监测，相比较于为每块射频芯片单独设置配置通路的技术方案，减少了多天线通道系统的硬件资源，实现了基于类SPI协议对系统进行灵活地配置，在某些场景下还可以对多块射频芯片进行并行操作，进而提高了主控芯片处理器的配置效率。

在一示例中，如图4所示，射频芯片包括：设备编码处理模块，用于在所述射频芯片复位期间通过目标引脚下载所述射频芯片的目标设备编号并将所述目标设备编号进行锁存，以及在所述射频芯片片选有效期间将解析确定的设备编码与所述目标设备编号进行对比，并根据对比结果产生是否对所述射频芯片进行后续操作的标志信号；其中，所述目标引脚在复位释放后恢复为所述目标引脚的原有功能。

目标引脚，是射频芯片的原有引脚，具有其对应的原有功能。在所述射频芯片复位期间，目标引脚用于下载所述射频芯片的目标设备编号，其中，目标设备编号为用于标识所述射频芯片的标识；在所述射频芯片复位释放后，目标引脚恢复为其原有功能。这样设置的好处在于，在射频芯片复位期间复用目标引脚也能一定程度减少了硬件资源的使用。

设备编码处理模块，在射频芯片片选有效期间，还会将根据接收的目标串行数据解析确定的设备编码与锁存的目标设备编号进行对比，如果对比结果一致，则产生对所述射频芯片进行后续操作的标志信号，也即指示进行后续的读写操作，如果对比结果不一致，则产生对所述射频芯片不进行后续操作的标志信号，也即指示终止后续的读写操作。

具体的，设备编码处理模块首先在射频芯片复位期间通过目标引脚下载该射频芯片的目标设备编号，并进行锁存；然后在射频芯片片选有效期间根据串并转换模块解析得到的设备编码，判断是哪种传输方式，若是广播则直接输出指示后续操作的标志信号，若是单播或组播则需要对比设备编号是否相等，相等则输出指示进行后续操作的标志信号，使射频芯片继续完成后续操作，否则输出指示不进行后续操作的标志信号，是射频芯片终止后续操作。

这样设置的好处在于：利用射频芯片复位期间不使能的目标引脚来加载目标设备编号，有效地减少了引脚使用；同时，相对固化设备编号的传统方法“通过主控芯片先读取再比对设备编号以产生不同的片选信号”，省去了主控芯片读取设备编号的步骤，提高了数据传输效率。

在一示例中，如图4所示，射频芯片还包括：串并转换模块、协议转换模块和业务处理模块，其中，

所述串并转换模块，用于在写数据操作时实现数据的串并转换，以及在读数据时实现数据的串行转换或并串转换。

主控芯片和射频芯片之间的数据交互是串行传输，串并转换模块用于实现数据的串并转换和并串转换。当片选信号拉低时，由随路时钟SCLK采样数据，串并转换模块根据通信协议格式将其转换为并行数据；当主控芯片获取射频芯片数据时，串并转换模块将射频芯片的并行数据转换为串行数据，并在随路时钟SCLK的触发下发送出去。

具体的，串并转换模块在写操作时将串行数据转换成并行的写操作指令、设备编码、写数据长度、写操作访问空间地址、写操作传输数据和校验码；在读操作时，将主控芯片发送给射频芯片的读指令码、设备编码、读数据长度和读操作访问空间地址由串行数据转换成并行数据，将由射频芯片发送给主控芯片的dummy填充字段、读操作传输数据和校验码由并行数据转换成串行数据。

所述协议转换模块，用于将根据所述串并转换模块得到的数据的协议转换成所述业务处理模块所用的互联总线协议。

具体的，协议转换模块将根据串并转换模块解读的信息转换成射频芯片内业务处理模块(或者称业务处理系统)所用的互联总线协议，这样主控芯片可以访问射频芯片内的全部地址空间，从而实现系统的程序加载、初始化配置、系统运行状态监控的目的。

根据通信协议格式解析出读写指令、传输数据长度、访问空间地址，根据业务处理系统的总线桥接协议，如AHB(Advanced High-performance Bus，高级高性能总线)协议和APB(Advanced Peripheral Bus，外围总线)协议等，地址传输结束后，发送对应转换协议的读写命令，待业务处理系统返回准备好的ready信号，写操作时发送并行的写数据进去，读操作时下载总线返回的读数据。对于读操作，地址传输完成后根据通信协议格式插入一定长度的dummy填充字段再等待业务处理系统返回读数据，其中，此dummy填充字段长度是可以通过主控芯片进行配置，对固定的填充周期，只能设定系统最长延时，对于访问低延时的业务模块，效率较低会有冗余周期浪费，此时填充周期可配，提高了灵活性。当传输数据长度大于1时，访问空间地址在协议转换模块自动累加，直到达到指定的传输数据长度。

所述业务处理模块，用于实现所述射频芯片与中频芯片的对接，还可以完成数字和射频的配置处理、射频校准算法和流程控制等。

进一步的，如图4所示，所述射频芯片还包括：校验模块，用于是对主控芯片和射频芯片之间的传输数据进行校验。

具体的，校验模块主要用来检测主控芯片和射频芯片之间的数据传输是否异常。若采用8-BIP奇校验，对于写操作，将接收的数据每8bit进行异或取反操作即8-BIP校验，并与接收的校验码进行比对，比对结果不一致则确定校验失败；读操作时根据从业务处理系统返回的读数据产生校验码，用于串行发送至主控芯片。此处校验模块还可以采用其它校验方法如CRC校验等，在此不赘述。

进一步的，如图4所示，所述射频芯片还包括：异常上报模块，用于将所述主控芯片和所述射频芯片之前的传输异常和/或来自所述业务处理模块的异常上报至所述主控芯片，以使所述主控芯片根据异常类型确定应对措施。

具体的，异常上报模块是用来处理主控芯片和射频芯片传输异常或者是来自业务处理模块的异常，如设备编码异常、传输数据异常和业务系统链路异常等，主控芯片可以查询实时异常和历史异常状态，各类异常也可以通过引脚直接上报给主控芯片，主控板根据异常类型采取合适的应对措施。

例如，设备编码模块如果发现设备编码异常，如前述示例中确定“bit[6]＝1且bit[5:3]和bit[2:0]值相等”时，则会将该设备编码异常发送至异常上报模块，以通过异常上报模块将该异常上报给主控板芯片，而射频芯片丢弃本次异常操作。再例如，设备编码模块如果发现目标设备编号对比结果不一致，则会将该传输异常发送至异常上报模块，以通过异常上报模块将该异常上报给主控板芯片，而射频芯片丢弃本次异常操作。又例如，校验模块确定根据接收的数据确定的校验码与接收的校验码对比不一致时，则会将该校验异常发送至异常上报模块，以通过异常上报模块将该异常上报给主控板芯片，而射频芯片丢弃本次异常操作。还例如，在读数据时，射频芯片将共享数据线上的输出环回输入到射频芯片内部，异常上报模块还用于将其与该射频芯片的实际输出数据进行对比，如果对比不一致则进行异常上报，以实现误操作检测。

在一个示例性实施方式中，图5为本申请提供的一种多天线通道装置的配置方法的流程示意图。该装置适用于多天线通道系统中传输通道较多、硬件系统的布局空间有限的情况。该方法可以由本申请任意实施方式中提供的多天线通道装置中的射频芯片执行。

如图5所示，本申请提供的多天线通道装置的配置方法，应用于多天线通道装置中的射频芯片，具体包括：

S510、通过共享片选信号线接收主控芯片发送的片选信号。

主控芯片通过共享片选信号线向目标射频芯片发送片选信号，一般情况下片选信号为低电平时片选有效。

S520、如果所述片选信号有效，则在时钟信号有效沿采集所述主控芯片通过共享数据线发送的目标串行数据，其中，所述时钟信号为所述主控芯片通过共享时钟信号线向所述射频芯片发送的，所述目标串行数据的通信协议格式是自定义的。

目标射频芯片检测到片选信号拉低时，确认与主控芯片通信开始，同时在片选信号有效时时钟信号通过共享时钟信号线随路输出至所述目标射频芯片，以使目标射频芯片在时钟信号有效沿采集共享数据线上的串行数据。

其中，所述数据线可以是SDIO数据线。主控芯片与射频芯片之间传输数据使用的由主控芯片产生的自定义的通信协议格式。主控芯片将需要下发给射频芯片的配置数据串行发送出去，同时串行接收从射频芯片中需要读取的数据。

可选的，当所述目标串行数据对应射频芯片写操作时，依据所述自定义的通信协议格式，所述目标串行数据依次代表读写操作指令、设备编码、传输数据长度、访问空间地址、传输数据和校验码；当所述目标串行数据对应射频芯片读操作时，依据所述自定义的通信协议格式，所述目标串行数据依次代表读写操作指令、设备编码、传输数据长度、访问空间地址、dummy填充字段、传输数据和校验码。

关于自定义的通信协议格式的详细解释参照前述实施方式，在此不再赘述。

本实施例提供的技术方案中，多天线通道装置包括主控芯片和多块射频芯片，主控芯片通过共享片选信号线与各射频芯片的片选信号接口分别相连，通过共享时钟信号线与各射频芯片的时钟信号接口分别相连，通过共享数据线与各射频芯片的数据接口分别相连，也即通过共享的类SPI总线实现对每块射频芯片的系统配置和状态监测，相比较于为每块射频芯片单独设置配置通路的技术方案，减少了多天线通道系统的硬件资源，实现了基于类SPI协议对系统进行灵活地配置，在某些场景下还可以对多块射频芯片进行并行操作，进而提高了主控芯片处理器的配置效率。

进一步的，所述在时钟信号有效沿采集所述主控芯片通过共享数据线发送的目标串行数据之后，还包括：

将根据所述目标串行数据解析确定的设备编码与目标设备编号进行对比，并根据对比结果产生指示是否对所述射频芯片进行后续操作的标志信号；

其中，所述目标设备编号为所述射频芯片在复位期间通过目标引脚下载的所述射频芯片的设备编号，所述目标引脚在复位释放后恢复为所述目标引脚的原有功能。

射频芯片在复位期间通过目标引脚下载所述射频芯片的目标设备编号，并将目标设备编号进行锁存，在片选有效期间，将根据接收的目标串行数据解析确定的设备编码与目标设备编号进行对比，如果对比结果一致，则产生指示所述射频芯片进行后续操作的标志信号，继续执行后续的读写操作，如果对比结果不一致，则产生指示不对所述射频芯片进行后续操作的标志信号，终止后续的读写操作，并向主控芯片进行异常上报。

进一步的，在将根据所述目标串行数据解析确定的设备编码与目标设备编号进行对比，并根据对比结果产生指示是否对所述射频芯片进行后续操作的标志信号时，可以首先根据接收的所述目标串行数据解析确定的设备编码确定传输方式，是单播、组播还是广播，然后根据确定的传输方式，以及根据所述目标串行数据解析确定的设备编码与目标设备编号的对比结果，产生指示是否对所述射频芯片进行后续操作的标志信号。

进一步的，在本实施方式中增加一种检测机制，当所述目标串行数据对应射频芯片读操作时，将共享数据线上传输的目标串行数据环回输入到所述射频芯片内，与所述射频芯片的实际输出数据进行比对；如果比对不一致，则将传输异常上报至所述主控芯片，以使所述主控芯片确定应对措施。

图6示出了一种主控芯片和射频芯片之间通信的读写流程。如图6所示，射频芯片在复位期间通过芯片目标引脚下载目标设备编号并进行锁存，在复位释放后，目标引脚恢复其原有功能。由于片选信号线共享，首先判断片选信号是否为低电平，否则返回空闲态，当检测到片选信号拉低时，判断目标射频芯片的目标设备编号是否匹配。具体的，在接收的目标串行数据中解析设备编码，并确定传输方式(依据前述自定义的通信协议格式)，根据传输方式以及解析得到的设备编码确定目标设备编号是否匹配。若为广播方式，则继续执行后续操作；若为组播，则比较bit[2:0]或者bit[5:3]与锁存的目标设备编号是否匹配，匹配则执行后续操作，否则回到空闲态；若为单播，比较bit[2:0]与锁存的目标设备编号是否匹配，匹配则执行后续操作，否则回到空闲态。如果设备编码中bit[6]＝1且bit[2:0]和bit[5:3]相等不全为1，则终止后续的操作，认为主控芯片通信错误，并进行异常上报。

目标设备编号匹配后，根据片选信号拉低后采集到的第一位数据判断读写指令，高为写操作，低为读操作。若为写操作，根据采集到的传输数据长度，对射频芯片进行写操作，并进行传输校验，若传输异常，校验错误，对主控芯片进行上报，校验完成后，一次写操作完成，片选信号拉高；若为读操作，访问空间地址接收完成后，先发送可配的dummy填充字段进行传输，此处dummy字段可配能够应对射频芯片不同地址段返回读数据的延时不同的情况，然后发送射频芯片返回的读数据以及返回的校验码，发送读数据时，SDIO数据线的方向为输出，由于数据线共享，目标设备编号不匹配的射频芯片此时输出高阻态。

SDIO数据线为双向数据线，可以通过读写指令控制SDIO的方向，其中，写操作时，SDIO数据线的输入为写数据和校验码；读操作时，SDIO数据线的输出为dummy填充字段、读数据和校验码。

其中，读操作还支持射频芯片的回读，但只支持对一个射频芯片的回读，具体的，将SDIO数据线的PAD输入引到各射频芯片内部。在对某块射频芯片进行读操作时，该块射频芯片的异常上报模块将PAD输入与该射频芯片内部实际要输出的读数据进行对比，如果对比结果不一致，则说明存在误操作或者同时读两个或以上射频芯片，此时射频芯片输出异常，由该异常上报模块进行告警或者上报给主控芯片。

以上所述，仅为本申请的示例性实施例而已，并非用于限定本申请的保护范围。

本领域内的技术人员应明白，术语用户终端涵盖任何适合类型的无线用户设备，例如移动电话、便携数据处理装置、便携网络浏览器或车载移动台。

一般来说，本申请的多种实施例可以在硬件或专用电路、软件、逻辑或其任何组合中实现。例如，一些方面可以被实现在硬件中，而其它方面可以被实现在可以被控制器、微处理器或其它计算装置执行的固件或软件中，尽管本申请不限于此。

本申请的实施例可以通过移动装置的数据处理器执行计算机程序指令来实现，例如在处理器实体中，或者通过硬件，或者通过软件和硬件的组合。计算机程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或者以一种或多种编程语言的任意组合编写的源代码或目标代码。

本申请附图中的任何逻辑流程的框图可以表示程序步骤，或者可以表示相互连接的逻辑电路、模块和功能，或者可以表示程序步骤与逻辑电路、模块和功能的组合。计算机程序可以存储在存储器上。存储器可以具有任何适合于本地技术环境的类型并且可以使用任何适合的数据存储技术实现，例如但不限于只读存储器(ROM)、随机访问存储器(RAM)、光存储器装置和系统(数码多功能光碟DVD或CD光盘)等。计算机可读介质可以包括非瞬时性存储介质。数据处理器可以是任何适合于本地技术环境的类型，例如但不限于通用计算机、专用计算机、微处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、可编程逻辑器件(FGPA)以及基于多核处理器架构的处理器。

通过示范性和非限制性的示例，上文已提供了对本申请的示范实施例的详细描述。但结合附图和权利要求来考虑，对以上实施例的多种修改和调整对本领域技术人员来说是显而易见的，但不偏离本发明的范围。因此，本发明的恰当范围将根据权利要求确定。

Claims (10)

1.一种多天线通道装置，其特征在于，包括：主控芯片和至少两块射频芯片，其中，

所述主控芯片通过共享片选信号线与所述至少两块射频芯片的片选信号接口分别相连，用于向目标射频芯片发送片选信号；

所述主控芯片通过共享时钟信号线与所述至少两块射频芯片的时钟信号接口分别相连，用于向目标射频芯片发送时钟信号；

所述主控芯片通过共享数据线与所述至少两块射频芯片的数据接口分别相连，用于根据自定义的通信协议格式，向所述目标射频芯片发送或从所述目标射频芯片接收目标串行数据。

2.根据权利要求1所述的装置，其特征在于，所述射频芯片包括：

设备编码处理模块，用于在所述射频芯片复位期间通过目标引脚下载所述射频芯片的目标设备编号并将所述目标设备编号进行锁存，以及在所述射频芯片片选有效期间，将解析确定的与所述目标设备编号进行对比，并根据对比结果产生是否对所述射频芯片进行后续操作的标志信号；

其中，所述目标引脚在复位释放后恢复为所述目标引脚的原有功能。

3.根据权利要求2所述的装置，其特征在于，所述射频芯片还包括：串并转换模块、协议转换模块和业务处理模块，其中，

所述串并转换模块，用于在写数据操作时实现数据的串并转换，以及在读数据时实现数据的串并转换或并串转换；

所述协议转换模块，用于将根据所述串并转换模块得到的数据的协议转换成所述业务处理模块所用的互联总线协议；

所述业务处理模块，用于实现所述射频芯片与中频芯片的对接。

4.根据权利要求3所述的装置，其特征在于，所述射频芯片还包括：

异常上报模块，用于将所述主控芯片和所述射频芯片之前的传输异常和/或来自所述业务处理模块的异常上报至所述主控芯片，以使所述主控芯片根据异常类型确定应对措施。

5.根据权利要求1所述的装置，其特征在于，所述数据线为双向安全数字输入输出信号线。

6.一种多天线通道装置的配置方法，应用于如权利要求1-5任一项所述的多天线通道装置中的射频芯片，其特征在于，包括：

通过共享片选信号线接收主控芯片发送的片选信号；

如果所述片选信号有效，则在时钟信号有效沿采集所述主控芯片通过共享数据线发送的目标串行数据，其中，所述时钟信号为所述主控芯片通过共享时钟信号线向所述射频芯片发送的，所述目标串行数据的通信协议格式是自定义的。

7.根据权利要求6所示的方法，其特征在于，所述在时钟信号有效沿采集所述主控芯片通过共享数据线发送的目标串行数据之后，还包括：

将根据所述目标串行数据解析确定的设备编码与目标设备编号进行对比，并根据对比结果产生指示是否对所述射频芯片进行后续操作的标志信号；

其中，所述目标设备编号为所述射频芯片在复位期间通过目标引脚下载的所述射频芯片的设备编号，所述目标引脚在复位释放后恢复为所述目标引脚的原有功能。

8.根据权利要求7所述的方法，其特征在于，所述将根据所述目标串行数据解析确定的设备编码与目标设备编号进行对比，并根据对比结果产生指示是否对所述射频芯片进行后续操作的标志信号，包括：

根据所述目标串行数据解析确定的设备编码确定传输方式；

根据确定的传输方式，以及根据所述目标串行数据解析确定的设备编码与目标设备编号的对比结果，产生指示是否对所述射频芯片进行后续操作的标志信号。

9.根据权利要求6所述的方法，其特征在于，当所述目标串行数据对应射频芯片写操作时，依据所述自定义的通信协议格式，所述目标串行数据依次代表读写操作指令、设备编码、传输数据长度、访问空间地址、传输数据和校验码；

当所述目标串行数据对应射频芯片读操作时，依据所述自定义的通信协议格式，所述目标串行数据依次代表读写操作指令、设备编码、传输数据长度、访问空间地址、dummy填充字段、传输数据和校验码。

10.根据权利要求9所述的方法，其特征在于，还包括：

当所述目标串行数据对应射频芯片读操作时，将共享数据线上传输的目标串行数据环回输入到所述射频芯片内，与所述射频芯片的实际输出数据进行比对；

如果比对不一致，则将传输异常上报至所述主控芯片，以使所述主控芯片确定应对措施。

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