CN106688101B - 晶体管器件和方法 - Google Patents

晶体管器件和方法 Download PDF

Info

Publication number
CN106688101B
CN106688101B CN201580048309.0A CN201580048309A CN106688101B CN 106688101 B CN106688101 B CN 106688101B CN 201580048309 A CN201580048309 A CN 201580048309A CN 106688101 B CN106688101 B CN 106688101B
Authority
CN
China
Prior art keywords
drain electrode
grid
length
conductive material
interdigital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580048309.0A
Other languages
English (en)
Other versions
CN106688101A (zh
Inventor
A·斯库德里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN106688101A publication Critical patent/CN106688101A/zh
Application granted granted Critical
Publication of CN106688101B publication Critical patent/CN106688101B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本公开包括晶体管器件和方法。在一个实施例中，晶体管包括栅极、源极和漏极。根据本公开的一个方面，使用不同的栅极至漏极电容补偿漏极中不同电阻性路径。根据本公开的另一方面，电流在中心分接点处进入漏极并且在两个相邻栅极之下对称地向外流动至两个相邻源极。

Description

晶体管器件和方法
相关申请的交叉引用
本申请要求享有2014年9月15日提交的美国申请No. 14/486,969的优先权，该申请的内容在此出于所有目的通过全文引用的方式并入本文。
技术领域
本公开涉及半导体器件和方法，并且特别地涉及晶体管器件和方法。
背景技术
对于电子电路的性能要求继续逐步升高。几乎所有电子电路的基本构建组块是晶体管。因为晶体管工作在甚至越来越高的速度下，器件内的寄生效应越来越成为问题。例如，当电流流过晶体管器件的端子时，内部电阻可以引起电压降，这可以消耗电路的电力并且降低电路的效率。该内部电阻可以由于电压降而对用于特定应用的器件大小提出限制。许多应用要求晶体管可以以非常高的速度输送大量电流。与此同时，为了管理高功率水平，晶体管必须能够管理高电压。现有的用于降低这些寄生效应和用于管理高电流和高电压的解决方案对于满足电子工业的日益增多的需求并非是最佳的。
发明内容
本公开包括晶体管器件和方法。在一个实施例中，晶体管包括栅极、源极和漏极。根据本公开的一个方面，使用不同的栅极至漏极电容而补偿由漏极中不同电阻路径引起的延迟。根据本公开的另一方面，电流在中心分接点处进入漏极叉指并且在两个相邻栅极之下对称地向外流动至两个相邻源极。
以下详细说明书和附图提供了对本公开本质和优点的更好理解。
附图说明
图1示出了根据一个实施例的晶体管。
图2A示出了根据一个实施例的晶体管中寄生电阻的模型。
图2B示出了根据一个实施例的用于寄生电阻的补偿技术。
图3示出了根据一个实施例的具有后端补偿的示例性晶体管。
图4示出了根据一个实施例的逐级缩减(tapered)补偿。
图5示出了根据另一实施例的逐级缩减补偿。
图6示出了根据一个实施例的晶体管中寄生电阻和电容的模型。
具体实施方式
本公开关于晶体管器件和方法。在以下说明书中，为了解释说明的目的，阐述数个示例和具体细节以便于提供对本公开的全面理解。然而，对于本领域技术人员明显的是如权利要求中所述的本公开可以在这些示例中单独地或者与以下所述其他特征组合地而包括一些和全部特征，并且可以进一步包括在此所述特征和概念的修改和等价形式。
图1示出了根据一个实施例的示例性晶体管100。在该示例中，晶体管100是金属氧化物半导体场效应晶体管(MOSFET)。晶体管100包括漏极110、栅极120A-B、以及源极130A-B。在该示例中，源极和栅极包括在漏极110的相对侧边110A和110B上的两个结构120A和120B。特别地，漏极110包括长度Ld和宽度Wd。源极包括与在漏极110的第一侧110A上的漏极110的长度Ld平行地设置的第一源极叉指130A，以及与在漏极110的第二侧110B上的漏极110的长度平行地设置的第二源极叉指130B。晶体管100的栅极包括在漏极的第一侧110A与第一源极叉指130A之间与漏极110 的长度平行地设置的第一栅极叉指120A，以及在漏极的第二侧 110B与第二源极叉指130B之间与漏极110的长度平行地设置的第二栅极叉指120B。
本公开的特征和优点包括在漏极110上的中心分接头101。例如，导电材料180(虚线)可以垂直地设置在漏极110之上并且与位于漏极110的长度Ld的中点(例如Ld/2)处的中心分接头101处而与漏极电接触。导电材料180可以例如是后端(BE)金属层。因此，电流可以沿着电流路径150A-F从BE 180流向漏极101。当电流沿着每个路径流动时，电流遭遇到漏极和/或源极中的寄生电阻。因此，路径150A-F也在此称作电阻性路径。
在该示例中，电流在中心分接头101处流入漏极110中，跨越在栅极120A-B下方的沟道152，并且沿着路径150E和150F流出每个源极130A端以及沿着路径流出源极130B的每个端。针对流出源极130A的第一端的电流151A，电流可以沿着漏极110的一半横越各种路径，跨越栅极120A下方的沟道，并且沿着源极130A的一半。例如，电流可以流入中心分接头101中并且从漏极110直接流向源极130A。在该示例中，电流可以经历电阻性路径，包括可忽略的漏极电阻(从中心分接头至沟道区域)以及沿着源极长度一半的大的源极电阻。备选地，电流可以流入中心分接头101中，沿着漏极110的一部分，跨越沟道至源极130A，并且沿着源极130A的一部分。在该情形中，电流可以经历电阻性路径，包括较大的漏极电阻(从中心分接头至在漏极的中心与末端之间的点)以及沿着小于源极长度一半的较低的源极电阻。该路径例如示出在151处。类似地，电流可以流入中心分接头101至漏极110的末端，跨越沟道至源极130A的末端。在该情形中，电流可以经历电阻性路径，包括最大的漏极电阻(从中心分接头至漏极末端)和可以可忽略的最小的源极电阻(流出源极末端)。
当然地，当电流流入中心分接点101中、沿着漏极的各个区段、跨越沟道并且沿着源极的各个长度时，该电流和电阻性路径的连续统一体可以存在。例如，电流151B可以类似地流入中心分接头 101中，沿着电流和电阻性路径150D朝向漏极110的另一段，跨越沟道至源极130A，并且沿着电流和电阻性路径150F。类似地，电流 151C可以流入中心分接头101中，沿着电流和电阻性路径150C朝向漏极110的末端，跨越沟道至源极130B，并且沿着电流和电阻性路径150A。最终，电流151D可以流入中心分接头101中，沿着电流和电阻路径150D朝向漏极110的末端，跨越沟道至源极130B，并且沿着电流和电阻路径150B。
图2A示出了根据一个实施例的晶体管中寄生电阻的模型。在该示例中，图1的晶体管100被建模作为电路。根据以上描述，可以看到晶体管100可以划分为三个并联晶体管，具有沿着中心区域、中心至边缘区域以及边缘区域的不同电阻性/电流路径。晶体管100 的中心区域可以被建模作为具有漏极电阻(Rd1)260和源极电阻 (Rs1)261的第一晶体管200A。中心至边缘区域可以被建模作为具有漏极电阻(Rd2)262和源极电阻(Rs2)263的第二晶体管 200B。边缘区域例如可以被建模作为具有漏极电阻(Rd3)264和源极电阻(Rs3)265的第三晶体管200C。每个晶体管200A-C例如具有共栅极220、漏极210和源极220。应该理解，晶体管100例如可以使用较少或额外的并联晶体管而建模。
沿着每个电阻性路径的寄生电阻可以不同。如上所述，对于中心区域而言，晶体管200A可以具有小的漏极电阻和大的源极电阻。对于中心至边缘区域而言，晶体管200B可以具有类似大小的漏极电阻和源极电阻。对于边缘区域而言，晶体管200A可以具有大的漏极电阻和小的源极电阻。在图1所示的示例中，中心分接头101的一个示例性优点在于，电流和电阻路径跨越器件的四个象限是对称的，由此产生了平衡的漏极至源极电阻路径。因此，针对漏极110、栅极120A-B、以及源极130A-B的顶部和底部端部区域的路径可以被组合至单个模型中，针对漏极110、栅极120A-B、和源极130A-B 的顶部和底部中心至端部区域的路径可以被组合至单个模型中，以及针对漏极110、栅极120A-B、和源极130A-B的顶部和底部中心区域的路径可以被组合至单个模型中。
图2B示出了根据一个实施例的补偿技术。本公开的另一方面涉及补偿由晶体管中的寄生电阻引起的延迟。例如，图2B示出了根据一个实施例的用于对沿着晶体管200的寄生漏极电阻路径的不同延迟补偿的电路200B。在该示例中，电容261被提供在栅极220和漏极210之间以与漏极电阻260形成RC电路。本公开的实施例包括跨越漏极长度而变化的电容，以补偿例如在沿着漏极的不同电阻性路径之间的对应的变化。在一些实施例中，导电材料(例如图1中后端金属180)可以产生栅极至漏极电容。如以下更详细所述，导电材料可以跨越漏极的长度而变化，以产生补偿了沿着漏极长度的不同漏极电阻的不同栅极至漏极电容。
图3示出了根据一个实施例的具有后端补偿的示例性晶体管。在该示例中，晶体管形成在包括硅衬底398和埋设氧化物(BOX) 397的绝缘体上硅衬底上。晶体管包括重掺杂n+漏极310，栅极 320A-B以及重掺杂n+源极330A-B。晶体管器件可以包括浅沟槽隔离(STI)305A-B，N漂移区域302A-B，耗尽区域304A-B，以及p 型阱(PW)区域303A-B。在该示例中，金属化结构层(M1)301 形成连至漏极310的中心分接头连接。M1通过通孔390耦合至另一金属化结构层(M2)380。同样，M2通过通孔391和392耦合至第三金属化结构层(M3)399。
本公开的实施例可以改变后端层(例如M2)的宽度，以在沿着漏极长度的不同点处改变栅极至漏极电容。如图3中所示，M2 380 电连接至漏极310。M2也接近栅极320A-B，在M2和栅极之间具有非导电材料377。栅极和M2的接近例如产生栅极至漏极电容Cgd。如在381A-B处所示，M2的每个端部的位置可以在沿着漏极的不同点处不同以使得漏极的不同点具有对于Cgd不同的数值。在一个实施例中，修改M2的宽度，从而栅极在漏极上相同点处具有相同 Cgd。如在此所示，M2的宽度可以在沿着漏极的不同点处不同以产生与栅极的不同叠置以及对应的Cgd的不同数值。宽度381A-B示出对于较大数值Cgd在相同点处M2可以而完全或者几乎完全叠置栅极，并且对于较小Cgd数值在沿着漏极的长度的其他点处M2可以以根本不与栅极叠置。
图3中所示的示例性晶体管可以是高压MOS器件 (HVMOS)，扩展漏极MOS器件(EDMOS)，或横向扩散MOS 器件(LDMOS)。高压器件有时经受高电场梯度，例如在N漂移- PW界面中。M2可以形成场板以例如减小沿着器件叉指的应力。在该示例中，后端金属M2在漏极上被图形化以允许沿着叉指的电压平衡。与利用设计用于减小电场效应的栅极场板的传统方案相反，本公开的实施例在中心处分接漏极以减小路径损耗和可控的栅极至漏极电容以在叉指宽度之上维持恒定的漏极至栅极延迟，例如。此外，通常避免漏极场板，因为其在表面处感应产生减少耗尽并提供早期BV的电荷。然而，在薄的绝缘体上硅(SOI)应用中，M2后端金属例如作为场板的使用将不减小击穿电压，因为N漂移已经完全耗尽。
额外地，在一些实施例中在叉指的长度之上图形化漏极金属化结构层M2，并且部分地覆盖栅极，这允许调制在漏极和栅极之间的电容耦合。在一个示例性实施例中，M2从最高漏极电压点处(叉指的中心)朝向叉指的边缘(例如图1中漏极110的顶部和底部)减小。虽然潜在地减小了增益，该电容效应可以自举(bootstrap)栅极电压，其中漏极电压更高，可以例如跨越叉指宽度而归一化电压应力。因此，可以图形化M2的实施例以允许平衡的漏极至栅极延迟对应于在漏极叉指的长度之上的RC时间常数，从而允许在一些示例性应用中采用非常长的叉指宽度。
图4示出了根据一个实施例的逐级缩减补偿。在该示例中，BE 金属层M2被配置为逐级缩减在漏极长度的中点处更宽并且朝向漏极长度的末端点缩窄。在一个实施方式中，逐级缩减包括沿着漏极长度在导电材料的宽度上的步进式改变。例如，M2在481A处可以最宽，其中M2在漏极的两个侧边上叠置栅极。然而，M2在邻接在 481A处M2的两个侧边的481B处比在481A处较窄并且在漏极的两个侧边上叠置较少的栅极。类似地，M2在481C处可以最窄，其中 M2可以在漏极的两个侧边上叠置栅极最少(或者根本不叠置，例如)。M2在邻接481B处M2的两个侧边的481C处比在481B处更窄并且在漏极的两侧边上叠置较少栅极。应该理解，在其他实施例中例如可以使用在步进式逐级缩减中更少或更多步进。
图5示出了根据另一实施例的逐级缩减补偿。在该示例中，BE 金属层M2 581被配置为：逐级缩减在漏极长度的中点处较宽并且朝向漏极长度的末端点缩窄。在一个实施方式中，M2的逐级缩减581 包括沿着漏极长度在导电材料的宽度上的线性改变。例如，在漏极的中心点处(例如Ld/2)，M2可以具有最大宽度582。M2可以朝向漏极的每个端部朝向最小宽度583线性地缩窄。因此，当电阻性路径增大时，减小栅极至漏极电容以例如补偿漏极电压的改变并且维持近似相同的RC时间常数。
图6示出了根据一个实施例的晶体管中寄生电阻和电容的模型。在该示例中，单个晶体管被建模作为三个并联晶体管610-612。晶体管610对应于靠近中心分接头的MOS结构，并且由于漏极中短电阻路径而相对于其他器件具有低漏极电阻。晶体管611对应于在中心分接头和边缘之间区域中的MOS结构，并且可以比中心器件 610具有更高漏极电阻，例如由于漏极中更长的电阻性路径。晶体管 612对应于在上部和下部边缘处区域中MOS结构，并且可以具有最高的漏极电阻，例如由于漏极中长的电阻性路径。如图6中所示，逐级缩减缩窄可以沿着漏极的长度产生不同的栅极至漏极电容 Cgd。例如，中心晶体管610可以具有第一Cgd 602(C1)。逐级缩减在中心处最宽，从而Cgd 602在中心区域处具有最大数值。当电阻性路径沿着漏极叉指增大时，栅极至漏极电容减小。例如，中心至边缘晶体管611可以具有第二Cgd 604(C1)，其比Cgd 602数值更低。类似地，边缘晶体管611可以具有第三Cgd 606(C1)，比 Cgd 604数值更低。因此，当电阻性路径沿着漏极的长度增大时，栅极和漏极之间电容性耦合减小。有利地，由寄生电阻和栅极至漏极电容产生的时间常数可以跨越漏极长度而维持近似恒定。恒定的RC 栅极至漏极时间常数接着改进稳定性并且对于长宽度器件提供更均匀的延迟。
以上说明书示出了本公开的各个实施例以及可以如何实施特定实施例的方面的示例。以上示例不应被认为仅是实施例，而是展示用于说明如由以下权利要求所限定的特定实施例的灵活性和优点。基于以上本公开和以下权利要求，可以使用其他设置、实施例、实施方式和等价形式而并未脱离如由权利要求所限定的本公开的范围。

Claims (14)

1.一种半导体器件，包括：
晶体管，包括源极、栅极和漏极；
其中所述漏极包括长度和宽度，
其中所述源极包括在所述漏极的第一侧上平行于所述漏极的长度而设置的第一源极叉指、以及在所述漏极的第二侧上平行于所述漏极的长度而设置的第二源极叉指，以及
其中所述栅极包括在所述漏极的第一侧与所述第一源极叉指之间平行于所述漏极的长度而设置的第一栅极叉指、以及在所述漏极的第二侧与所述第二源极叉指之间平行于所述漏极的长度而设置的第二栅极叉指；
导电材料，设置在所述晶体管的所述栅极的至少一部分和所述漏极上方并且仅在所述漏极的长度的中点处与所述漏极电接触；以及
非导电材料，在所述导电材料与所述晶体管的栅极和漏极之间；
其中所述漏极包括连至所述源极的不同电阻性路径，其中所述导电材料沿着平行于所述栅极的长度的所述漏极的长度而逐级缩减，其中所述逐级缩减在所述漏极的长度的中点处较宽并且朝向所述漏极的端点缩窄，以及其中所述导电材料被配置成在所述栅极和所述漏极之间产生电容，所述电容沿着所述电阻性路径与电阻相反地改变。
2.根据权利要求1所述的半导体器件，其中，所述逐级缩减包括沿着所述漏极的长度在所述导电材料的宽度上的步进式改变。
3.根据权利要求1所述的半导体器件，其中，所述逐级缩减包括沿着所述漏极的长度在所述导电材料的宽度上的线性改变。
4.根据权利要求1所述的半导体器件，其中，所述导电材料被配置为沿着所述漏极的长度产生均匀的RC时间常数。
5.根据权利要求1所述的半导体器件，其中，所述晶体管是绝缘体上硅晶体管。
6.根据权利要求1所述的半导体器件，其中，所述晶体管包括在所述漏极和所述源极之间的N漂移区域，以及其中所述导电材料与所述漏极和所述N漂移区域叠置。
7.根据权利要求1所述的半导体器件，其中，所述导电材料是金属化结构层。
8.根据权利要求1所述的半导体器件，其中，所述导电材料使用第一金属化结构层在所述漏极的长度的所述中点处电耦合至所述漏极，并且所述导电材料是使用通孔耦合至所述第一金属化结构层的第二金属化结构层。
9.根据权利要求1所述的半导体器件，其中所述导电材料与所述栅极的至少一部分和所述漏极叠置。
10.根据权利要求1所述的半导体器件，其中，电流流入所述漏极的中点以及在相反方向上穿过所述第一源极叉指并且在相反的方向上穿过所述第二源极叉指。
11.一种用于操作半导体器件的方法，包括：
将电流从导电材料耦合至晶体管的漏极，所述晶体管包括源极、栅极和所述漏极；
其中所述漏极包括长度和宽度，
其中所述源极包括在所述漏极的第一侧上平行于所述漏极的长度而设置的第一源极叉指、以及在所述漏极的第二侧上平行于所述漏极的长度而设置的第二源极叉指，以及
其中所述栅极包括在所述漏极的第一侧与所述第一源极叉指之间平行于所述漏极的长度而设置的第一栅极叉指、以及在所述漏极的第二侧与所述第二源极叉指之间平行于所述漏极的长度而设置的第二栅极叉指；以及
其中所述导电材料被设置在所述晶体管的所述栅极的至少一部分和所述漏极上方并且仅在所述漏极的长度的中点处与所述漏极电接触；以及
将电流耦合穿过所述漏极、在所述栅极之下并且沿着不同电阻性路径去往所述源极，其中非导电材料被配置在所述导电材料与所述晶体管的所述栅极和所述漏极之间，其中所述导电材料沿着平行于所述栅极的长度的所述漏极的长度而逐级缩减，其中所述逐级缩减在所述漏极的长度的中点处较宽并且朝向所述漏极的端点缩窄，以及其中所述导电材料在所述栅极和所述漏极之间产生电容，以及其中所述电容沿着所述电阻性路径与所述电阻相反地改变。
12.根据权利要求11所述的方法，其中，所述导电材料与所述栅极的至少一部分和所述漏极叠置。
13.一种用于制造半导体器件的方法，包括：
在衬底上形成晶体管，所述晶体管包括源极、栅极和漏极；
其中所述漏极包括长度和宽度，
其中所述源极包括在所述漏极的第一侧上平行于所述漏极的长度而设置的第一源极叉指、以及在所述漏极的第二侧上平行于所述漏极的长度而设置的第二源极叉指，以及
其中所述栅极包括在所述漏极的第一侧与所述第一源极叉指之间平行于所述漏极的长度而设置的第一栅极叉指、以及在所述漏极的第二侧与所述第二源极叉指之间平行于所述漏极的长度而设置的第二栅极叉指；
在所述漏极和所述栅极上方形成非导电材料；以及
形成导电材料，所述导电材料被设置在所述晶体管的所述栅极的至少一部分和所述漏极上方并且仅在所述漏极的长度的中点处与所述漏极电接触，其中所述非导电材料被配置在所述导电材料与所述晶体管的栅极和漏极之间；以及
其中所述漏极包括连至所述源极的不同电阻性路径，其中所述导电材料沿着平行于所述栅极的长度的所述漏极的长度而逐级缩减，其中所述逐级缩减在所述漏极的长度的中点处较宽并且朝向所述漏极的端点缩窄，以及其中所述导电材料被配置成在所述栅极和所述漏极之间产生电容，所述电容沿着所述电阻性路径与电阻相反地改变。
14.根据权利要求13所述的方法，其中所述导电材料与所述栅极的至少一部分和所述漏极叠置。
CN201580048309.0A 2014-09-15 2015-08-26 晶体管器件和方法 Active CN106688101B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/486,969 2014-09-15
US14/486,969 US9331158B2 (en) 2014-09-15 2014-09-15 Transistor devices and methods
PCT/US2015/047043 WO2016043939A1 (en) 2014-09-15 2015-08-26 Transistor devices and methods

Publications (2)

Publication Number Publication Date
CN106688101A CN106688101A (zh) 2017-05-17
CN106688101B true CN106688101B (zh) 2019-11-05

Family

ID=54106445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580048309.0A Active CN106688101B (zh) 2014-09-15 2015-08-26 晶体管器件和方法

Country Status (6)

Country Link
US (1) US9331158B2 (zh)
EP (1) EP3195362B1 (zh)
JP (1) JP2017527999A (zh)
KR (1) KR20170057250A (zh)
CN (1) CN106688101B (zh)
WO (1) WO2016043939A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110895648B (zh) 2018-08-22 2021-08-24 无锡华润上华科技有限公司 功率器件及其电阻的仿真方法与功率器件的仿真工具
EP4333304A3 (en) * 2019-10-31 2024-06-05 Infineon Technologies Austria AG Semiconductor device and inverter

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6164781A (en) * 1998-11-13 2000-12-26 Alliedsignal Inc. High temperature transistor with reduced risk of electromigration and differently shaped electrodes
CN102160158A (zh) * 2008-09-15 2011-08-17 美光科技公司 具有无源栅极的晶体管及其制造方法
CN103456733A (zh) * 2012-06-04 2013-12-18 英飞凌科技奥地利有限公司 单片集成hemt和电流保护器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766397A (ja) 1993-08-26 1995-03-10 Fujitsu Ltd 半導体装置
EP1187220A3 (en) 2000-09-11 2007-10-10 Kabushiki Kaisha Toshiba MOS field effect transistor with reduced on-resistance
JP2006245391A (ja) 2005-03-04 2006-09-14 Toshiba Corp 半導体装置
JP2006278677A (ja) 2005-03-29 2006-10-12 Mitsumi Electric Co Ltd 半導体装置
US7498872B2 (en) 2006-04-28 2009-03-03 Northrop Grumman Corporation Transistor devices configured to operate above a first cutoff frequency
DE102006050087A1 (de) 2006-10-24 2008-04-30 Austriamicrosystems Ag Halbleiterkörper und Verfahren zum Entwurf eines Halbleiterkörpers mit einer Anschlussleitung
US7851856B2 (en) 2008-12-29 2010-12-14 Alpha & Omega Semiconductor, Ltd True CSP power MOSFET based on bottom-source LDMOS
JP2012023212A (ja) 2010-07-14 2012-02-02 Sumitomo Electric Ind Ltd 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6164781A (en) * 1998-11-13 2000-12-26 Alliedsignal Inc. High temperature transistor with reduced risk of electromigration and differently shaped electrodes
CN102160158A (zh) * 2008-09-15 2011-08-17 美光科技公司 具有无源栅极的晶体管及其制造方法
CN103456733A (zh) * 2012-06-04 2013-12-18 英飞凌科技奥地利有限公司 单片集成hemt和电流保护器件

Also Published As

Publication number Publication date
JP2017527999A (ja) 2017-09-21
EP3195362B1 (en) 2018-07-18
WO2016043939A1 (en) 2016-03-24
US9331158B2 (en) 2016-05-03
EP3195362A1 (en) 2017-07-26
KR20170057250A (ko) 2017-05-24
US20160079378A1 (en) 2016-03-17
CN106688101A (zh) 2017-05-17

Similar Documents

Publication Publication Date Title
JP4602465B2 (ja) 半導体装置
US9418993B2 (en) Device and method for a LDMOS design for a FinFET integrated circuit
US8063419B2 (en) Integrated circuit having compensation component
JP6109931B2 (ja) 高電圧接合型電界効果トランジスタ
US20130313617A1 (en) Embedded JFETs for High Voltage Applications
TW201436459A (zh) 用於ｍｏｓｆｅｔ應用的可變緩衝電路
US10074723B1 (en) Field plate trench FET and a semiconductor component
WO2013039135A1 (ja) 高耐圧半導体装置
CN105934818A (zh) 用于驱动高侧功率晶体管的集成高侧栅极驱动器结构和电路
JP5983658B2 (ja) 半導体装置
JP2015523723A5 (zh)
CN106688101B (zh) 晶体管器件和方法
CN102751330A (zh) 横向高压器件及其制造方法
JP2007096143A (ja) 横型半導体デバイス
CN104934419A (zh) 半导体器件
JP5269852B2 (ja) 半導体装置
TWI675474B (zh) 半導體結構
TW201240091A (en) Semiconductor device
TWI545782B (zh) Zener diode
CN105280638A (zh) 包括沟槽结构的半导体器件
JP2011129701A (ja) Ｍｏｓトランジスタ
CN103681825A (zh) 半导体装置
WO2015145641A1 (ja) 半導体装置
JP2017027999A (ja) スイッチ素子及び負荷駆動装置
TWI577020B (zh) 高壓金氧半導體電晶體元件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant