CN106471633A - 集成电路冷却阵列 - Google Patents

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Abstract

本发明涉及一种集成电路冷却阵列，优选地用于微处理器或冷却装置，该集成电路冷却阵列由介电基板和至少一个热电组件组成，其中，所述介电基板具有掺杂和识别区域，所述介电基板用于实现由至少一个微电子组件形成集成电路，所述至少一个热电组件形成冷却阵列。所述冷却阵列的特征在于，所述热电组件(1)包括至少一个第一接触区域、至少一个第二接触区域以及至少一个冷却段，其中，所述冷却段设置在所述第一与所述第二接触区域之间，并且由至少一个热敏元件(29)组成，其由所述第一接触区域和所述第二接触区域通过控制单元使用电压供电，其中，所述热敏元件(29)由至少一个第一掺杂层和第二掺杂层组成，其通过桥元件(53、58、59、73、83、84、92)连接，在这种方式中，所述桥元件(53、58、59、73、83、84、92)仅部分设置在所述第一掺杂层和/或所述第二掺杂层上。根据本发明所述的冷却阵列，由于确保了来自所述集成电路内部的足够自由热流动，可实现紧凑和/或更有效的集成电路。

Description

集成电路冷却阵列
技术领域
本发明涉及一种集成电路冷却阵列，优选地用于微处理器或冷却装置，其由基板组成，所述基板具有掺杂和识别区域，用于实现由至少一个热电组件形成冷却阵列。此外，在基板上或在基板内至少可以形成微电子组件，所述微电子组件通过集成电路冷却阵列冷却。
背景技术
集成电路，优选地用于实现微处理器，通常由金属层、半导体层或电介质层的复杂设置组成，其在由电介质组成的基板上以特定布局和形成顺序设置。由于半导体技术，在非常狭小的空间内，存在实现电子电路的选择，其包括用于层组成和掺杂的不同方法。随着使用这些方法，明确定义厚度和明确定义形状的层处于亚微米级，并且产生明确定义的掺杂。此处将提及溅射沉积、光束沉积、气相涂层、离子镀敷(物理气相沉积)、化学气相沉积、流电涂层、离子注入、中子嬗变掺杂以及扩散掺杂的方法。
因此，在非常有限的空间内制造非常复杂的电子电路变为可能；但是，随着电子电路的性能增加，功率损耗也会增加。增加的功耗反过来伴随着集成电路的微电子元件的发热的增加，并且因此增加了集成电路的微电子元件的整体发热量。然而，从集成电路产生的热有害于集成电路的微电子元件，并且当偶尔地甚至永久地，达到临界温度时，甚至可能导致它们的功能能力的损耗。因此，或者必须降低集成电路的性能和复杂性，或者必须主动冷却集成电路。与主动冷却系统结合，可以实现特别紧凑且非常有效的集成电路。然而，由于在集成电路中产生的热在到达它的表面之前，首先必须穿过它自己，所以即使使用主动冷却系统，集成电路的功耗和复杂度依然受限制。
通过使用根据现有技术的所谓的帕尔帖(Peltier)元件，使得在集成电路中的内部的主动冷却成为可能。帕尔帖元件为热敏元件的串联序列，其由两种具有不同电导率的组件组成。这两种组件通过所谓的桥连接，该桥是导电的。同样两种热敏元件中的每个通过桥连接，以便每个桥提供在相同的或邻接热敏元件的第一组件与第二组件之间的电连接。两种组件通常为n型掺杂半导体材料和p型掺杂半导体材料。这两种组件通常通过大多数的金属桥电连接。由于p型掺杂半导体材料的传导带的能级不同于相同的但是n型掺杂半导体材料的传导带的能级，当电子从组件中的一个穿过到另一个时，热量被吸收或热量散发到中，这电子是否从第一组件穿过到第二组件，或反之亦然。因此，在电流流动期间，从桥与组件之间的接触区域散发热量到周围或从周围吸收热量，其中，热传输的方向第一与第二组件的材料和电流的方向。周围指集成电路的包埋材料和进一步地微电子组件。
从帕尔帖元件的较热侧散发的热在外部冷却系统的辅助下，例如在冷却装置和在其上设置的风扇的辅助下，已经被耗散。如果帕尔帖元件设置在集成电路内，热可通过热通道传输到集成电路的表面，随后被耗散。
尽管有这种冷却系统，其可由帕尔帖元件在集成电路内实现，但是集成电路的功耗和复杂度受限。这可能是由于每个时间单位从集成电路内部到外部的足够热的耗散的限制，或者由于出现局部热峰，热峰不能选择性地，即局部地，通过增加冷却级别而降低。
美国专利申请US 2009/0321909 A1公开了一种具有层结构和冷却阵列的集成电路。该集成电路包括两层，特征在于微电子组件组成集成电路。帕尔帖元件设置在层中的至少一层中，以便冷却集成电路的特定区域。
又一美国专利申请US 2006/0102223 A1公开了一种用于集成电路的冷却阵列，其包括由绝缘材料制成的基板，其具有在所述基板表面的高度上设置的研磨表面(gratedsurface)和热电元件，其中，热电元件中的第一组件为n型掺杂的，并设置在所述高度的一个侧面上，并且热电元件的第二组件为p型掺杂的，并且设置在所述高度的相对侧面上。这两种组件通过金属桥连接，所述金属桥连接设置在每个所述高度的顶部。在两个所述高度之间，设置另一金属桥以电连接每个第一与第二组件。第一组件、第二组件以及桥形成帕尔帖元件。
英国专利申请GB 2 364 439 A公开了一种半导体芯片，其包括基板、设置在基板上的集成电路以及用于冷却设置在基板背面上的集成电路的热电冷却阵列。冷却阵列为帕尔帖元件。
最后，美国专利申请US 201370255741 A1公开了一种集成电路，其具有嵌入热交换器和嵌入热电冷却阵列，其中，热交换器特征为与热电冷却阵列耦合的散热器部分。冷却阵列同样为帕尔帖元件。
发明内容
在此背景下，本发明的目的在于提出一种集成电路冷却阵列，与现有技术相比，其明显地更加紧凑，这是由于改善了热耗散以及单组件或多组件，例如在相同基板上实现的微电子组件，可以选择性地局部冷却。基板本发明进一步的目的为实现改善集成电路的微电子组件的冷却，其具有尽可能少的功耗。
为了实现这个目的，本发明旨在：所述热电组件包括至少第一接触区域、至少第二接触区域以及至少一个冷却段(cooling section)，其中，所述冷却段设置在所述第一与所述第二接触区域之间，并且由至少一个热敏元件组成，其由所述第一接触区域和所述第二接触区域通过控制单元使用电压供电，并且其中，所述热敏元件由至少一个第一掺杂层和至少一个第二掺杂层组成，其通过桥元件连接，所述桥元件仅部分设置在所述第一掺杂层和/或所述第二掺杂层上。
本发明进一步有利的实施例在从属权利要求中表征。
根据本发明，所述热电组件包括至少一个第一接触区域和至少一个第二接触区域。至少一个冷却段设置在这两个接触区域之间。所述冷却段由至少一个热敏元件组成。所述热敏元件由第一掺杂层和第二掺杂层组成，其通过桥元件电连接。所述桥元件以这样的方式设置，即仅部分地设置在所述第一掺杂层和/或所述第二掺杂层上。所述冷却段可以由所述第一接触区域和所述第二接触区域通过控制单元使用电压供电。如果冷却段由若干热敏元件组成，邻接热敏元件同样通过桥元件彼此电连接。
所述第一掺杂层优选地为n型掺杂半导体层，并且所述第二掺杂层优选地为p型掺杂半导体层，其中，顺序也可能相反。这样的冷却阵列特征在于，所述热敏元件的所述桥元件仅部分地设置在所述第一掺杂层上或所述第二掺杂层上或两层上。因此，它允许控制由一个或多个这样的热敏元件组成的热电组件的热传输特性，而不需要改变基本的“芯片设计”。从而，在桥元件与掺杂层之间的最小化接触区域导致在所述接触区域中的电流密度的增加，并且因此，导致在所述接触区域处的热吸收或散发的增加。这样，冷却能力不仅可以根据特定集成电路中的发热的空间分布进行调节，还可以根据热发射的强度进行调节，使得所述冷却阵列具有较低的功率需求。
使用根据本发明所述的集成电路冷却阵列，在所述第一或第二掺杂层上设置的所述桥元件的段53、58、59、73、83、84、92的长度x、所述第一或第二掺杂层的长度y、以及所述第一或第二掺杂层的宽度z，符合以下的条件：0.2≤x/y≤0.5和z≥x。例如，y和z可以在1μm与1cm之间的范围内。越小的尺寸越难于制造，因此越昂贵，但是也是可实现的。更大的尺寸同样是可实现的。x、y以及z的尺寸可以根据所述集成电路冷却阵列的目的而选择，其中，主要方面为每单位面积的冷却功率和所述冷却功率的分布。因此，只要满足所述条件，x、y以及z的值可以在热电组件之间变化。
所述至少一个热电组件可以设置在所述基板上或在所述基板内。在所述基板上设置的热电组件可以将集成电路产生的热传递到周围空气或冷却装置。在所述基板内设置的热电组件用于所述集成电路内部的热到其表面的传输。
优选地，热电组件的冷却段由若干热敏元件组成，热敏元件串联连接在每个所述第一与所述第二接触区域之间，和/或每个串联连接在所述第一与所述第二接触区域之间，并且附加的热敏元件与各热敏元件至少部分地并联连接。使用这样的热敏元件的串联连接，热敏元件的所述第一掺杂层和所述第二掺杂层通过桥元件连接。进一步地，热敏元件的所述第一掺杂层通过另一桥元件连接到邻接的热敏元件的所述第二掺杂层，并且所述第二掺杂层通过另一桥元件与另一邻接的热敏元件连接。在这种情况下，本发明可能旨在，这样串联连接的热敏元件中的的各热敏元件与单个附加的热敏元件并联地连接。后者用于冷却能力的局部增加。
本发明可能旨在，在所述桥元件与所述第一和第二掺杂层之间的接触区域的尺寸彼此互不相同。在该实施例中，所述桥元件不仅部分地设置在所述第一掺杂层和所述第二掺杂层上，而且所述第一掺杂层的所述接触区域的尺寸不同于所述第二掺杂层的所述接触区域的尺寸。从热敏元件到热敏元件，所述接触区域的尺寸可以改变，即，在一个冷却段内，所有接触区域可具有不同的尺寸，其中，沿冷却段的接触区域的尺寸可以连续增加，或可以周期性设置。
优选地，具有若干热电组件，其设置在所述基板内，热电组件彼此邻近和/或在彼此上方，和/或若干邻接热电组件设置在所述基板上。彼此邻近设置的热电组件用于在所述区域之上的冷却能力的分布。在彼此上方设置的热电组件用于改善所述集成电路内部的产生的热到它的表面的传输。所述集成电路的表面的冷却可以通过彼此邻近设置在所述基板上的热电组件而附加地实现，其中，如果需要，所述热电组件可以与冷却装置连接。如上文详细描述，每个热电组件包括：第一接触区域、第二接触区域和至少一个冷却段，冷却段设置在所述两个接触区域之间，其中，所述冷却段由串联连接的至少一个，优选地若干热敏元件组成。所述若干热电组件可以彼此邻近地设置在所述基板的不同高度中或设置在相同高度上，以便局部地选择冷却。
在本发明的具体实施例中，本发明旨在：在所述基板内的较低位置中的至少一个热敏元件和在所述基板内的较高位置中的一个热敏元件通过热通道(heat channel)连接。这样的热通道允许热敏元件产生的热的耗散，并且通常由电介质组成以阻止非预期的电流，或由金属组成以实现快速热传输，由于金属是尤为导热的。在后面的情况中，所述热通道必须以这样的方式设计以阻止非预期的短路。
而且，本发明旨在，若干热电组件设置在彼此上方，其第一和第二接触区域通过至少一个永久或可切换的VIA连接(VIA-connection)而连接，其中，通过控制单元控制VIA连接的切换。VIA连接(VIA＝垂直互连访问Vertial Interconnect Access)为在集成电路中的两个高度之间的电连接。这样的VIA连接可能是永久的，即，其设计为贯穿所述集成电路的垂直延伸的电路路径，或VIA连接可能是可切换的，即，通过包括晶体管或另一可切换的组件(实现)。从而，通过所述集成电路的热传输可以通过所述控制单元而调节，并且同时，所述冷却阵列的所需功率可以被优化，因为选择热电组件可以按需求接通或断开。
在优选的实施例中，若干冷却段设置在所述第一与所述第二接触区域之间，平行延伸。从而，每个冷却段相对于其他冷却段独立地电压供电。此外，至少两个所述冷却段彼此以水平角α延伸或者至少两个冷却段彼此以周期性交替距离设置。彼此邻近设置的冷却段用于在特定区域之上的冷却能力的分布。由于所述桥部分地设置在热敏元件的所述第一与第二掺杂层上的特征，具有较高冷却能力的区域和具有较低冷却能力的区域可沿一个冷却段实现。由于在所述冷却段之间具有较小距离的区域的冷却能力比在所述冷却段之间具有较长距离的区域的冷却能力高，在彼此成角度延伸的冷却段的辅助下，附加地可以达到局部更高的冷却能力。同样，通过彼此以周期性变化距离设置的一个或多个冷却段，可实现局部增强的冷却能力。在不同冷却段的热敏元件之间的最小距离的区域常常为具有最高冷却能力的区域。
在冷却段的两个热敏元件之间或在两个冷却段之间或在两个冷却段的两个部分之间的水平角测量为在5°与85°之间，优选地在30°与40°之间，并且特别优选地在10°与20°之间。
而且，本发明旨在，热电组件的若干热敏元件或冷却段设置在基板中，设置在彼此上方。从而，热电组件没有必要降低到基板高度，而是可能延伸到或跨越若干基板高度。
所述冷却阵列可以进一步以这样的方式设计，热电组件包括第一接触区域和若干第二接触区域，其中，至少一个冷却段中的每个设置在所述第一接触区域与所述第二接触区域之间。从而，所述第一接触区域被若干第二接触区域围绕，其中至少一个冷却段设置在所述第一接触区域与每个所述第二接触区域中之间。根据实施例，若干冷却段从所述第一接触区域以星形结构延伸到围绕所述第一接触区域的第二接触区域或若干第二接触区域。
为了监视并控制冷却能力，温度传感器可设置在至少两个冷却段之间的不同位置，其与所述控制单元相互作用以调节(局部)冷却能力。明显地，使用温度传感器也可以仅仅监视冷却能力。在提及的冷却阵列和温度传感器的实施例的辅助下，冷却能力的有效调节可以通过优化位置和冷却能力实现，其同时优化所需功率。
本发明进一步旨在，所述控制单元包括电路元件，其用于若干热电组件中的一个或若干冷却段中的一个的选择性电压供电。通过接通或断开各热电组件或各冷却段，这样的切换元件还用于局部选择冷却能力。
在优选的实施例中，所述控制单元包括一个晶体管，其通过阻塞二极管供给电压到热电组件，或所述控制单元包括若干晶体管，其并联连接，且每个同时通过阻塞二极管供给电压到热电组件，或关于其它热电组件处于交错的间隔。这样的控制单元可有效地调节局部和临时冷却能力。而且，所述控制单元同样可以接通或断开彼此独立的现有的可切换VIA连接。
所述控制单元包括可编程器件，其具有高频脉冲生成器和计数单元，其可以由所述脉冲生成器触发，其中，所述控制单元结合所述计数单元的计数器的值切换在至少两个热电组件之间的VIA连接。因此，例如，冷却能力的时间控制调节是可能的，使用其可进行周期性激活，周期性激活即一个或多个热电组件或冷却段的电压供电。
在基于现有技术的实施例中，热敏元件的第一掺杂层为n型掺杂层，特别地由n型掺杂半导体材料制成，并且第二掺杂层为p型掺杂层，特别地由p型掺杂半导体材料制成。所述半导体材料可以是砷化镓或碳化硅。所述桥元件由高掺杂多晶硅、金属或金属合金组成。
在根据本发明所述的集成电路的进一步实施例中，可具有至少一个屏蔽层，其设置为邻接热电组件的较热侧，其中，所述屏蔽层阻止介电基板与热电组件的较热侧之间的电连接。所述屏蔽层由电绝缘材料构成，其中所述绝缘材料由高k和/或低k电介质，特别地，二氧化硅、AgO、TiO2、HfO2或Al2O3组成。
而且，根据本发明所述的电路特征在于具有至少一个冷却层，其与热电组件的较冷侧上的至少一个桥元件相接触，并且由导热材料组成。借助于这样的冷却层，热电元件的冷却能力可更好地分布。
在本发明的特定实施例中，可能旨在，所述集成电路包括至少一个功能单元，其设置在所述热电组件之间和/或在一个或多个热电组件的冷却段之间和/或其设置在冷却段的较热或较冷侧。
所述功能单元可包括
-传感器，特别地，热传感器或光学传感器，
-整流器，特别地，二极管，
-开关元件，特别地，晶体管，优选MOSFET，诸如IGFET、NMOS、PMOS、VMOS，
-控制元件，
-可编程器件，特别地微处理器、微控制器或可编程逻辑，诸如FPGA或PLD，
-存储器元件，诸如DRAM、ROM、SRAM，
-太阳能板，
-激光二极管，
-发光二极管，
-微带。
这样的功能单元由形成集成电路的上述微电子组件组成，但是特征在于在所述集成电路内的特定功能。
根据本发明所述的集成电路用于总电流在0.5pA与500mA之间，特别地在1mA与200mA之间，优选地在20μΑ与120μΑ之间，并且特别优选地在10pA与1μΑ之间。
而且，本发明旨在，中间层设置在热电组件之间，热电组件设置在基板中，设置在彼此上方，其限定了所述热电组件之间的距离。该距离优选地测量为在5nm与12nm之间。
此外，所述第一与第二掺杂层和所述桥元件通过粘合层与所述基板连接是可能的。相应地，所述第一掺杂层、所述第二掺杂层以及所述桥元件，和包括若干热敏元件的冷却段，各自通过粘合层与所述基板连接。这样的粘合层阻止所述各层的溶解。它是由固体材料制成的中间层。
在特定实施例中，热电组件可以设置在所述基板上或在所述基板的上层之一中，其中，集成电路的微电子组件产生的热用于生成电压。在该实施例中，热电组件设置在所述基板上或在所述基板的上层中，没有将其用作帕尔帖元件并因此用于所述集成电路的激活冷却，而是将其用作热电生成器，即，其将所述集成电路的废热引起的温度差转换为电压(塞贝克效应，Seebeck effect)。从而，产生的电压用于所述热电组件的运行或所述控制单元的运行。
除了上文提供的说明，参考科学出版物“Performance of Novel ThermoelectricCooling Module Depending on Geometrical Factors”，电子材料杂志第6期第44卷，和“Influence of Geometrical Factors on Performance of Thermoelectric MaterialUsing Numerical Methods”，电子材料杂志第6期第44卷，其公开内容被全面并入到此处。
附图说明
本发明借助于附图进行进一步说明。
附图示出：
图1具有两个冷却元件的集成电路的热电组件的电路图，
图2热电组件的可能安装位置的透视示意图，
图3冷却流的温度-时间图；
图4热电组件和冷却元件的各组件示意图，
图5具有两个冷却元件的第一实施例的层组成，
图6具有三个冷却元件的层组成，
图7具有两个冷却元件作为热电生成器的层组成，以及
图8总共具有四个冷却元件的第四实施例的层组成。
具体实施方式
图1示出了具有用于热电组件1的组装的各组件的电路图。触发器单元2通过触发器线路3与两个晶体管4连接，其中，触发器单元2和晶体管4使用正电势5电压供电。触发器单元2和晶体管4是控制单元的一部分。在晶体管4的输出侧上，线路6分开，各自通过两个保护二极管7、8到冷却元件15。冷却元件15为热电组件的热敏元件或冷却段。保护二极管7、8可以例如，由肖特基(Schottky)保护二极管组成，并且引导电流到冷却元件15的方向中。两个冷却元件15在一侧上均与零电势9连接，并且通过晶体管4经过在另一侧上的两个保护二极管7、8供给电压。
由于电压供电，可以实现冷却元件15产生冷却效果以冷却微电子组件，例如，微处理器等。由于这个原因，本发明旨在，电路图的所有组件附加地集成到集成电路内。根据图4到8的实施例，该集成可以发生至少一次，优选地若干次。帕尔帖效应产生的冷却的发生在本质上是已知的。帕尔帖效应的基础为两种材料的接触，这两种材料具有不同的传导带能级，特别地，在一侧上为p型掺杂半导体材料而在另一侧上为n型掺杂半导体材料，通过桥元件电连接。一旦电流穿过相继设置的这些半导体材料的两个接触点，热量会被其中的一个接触点处吸收，以便将电子传输到邻接半导体材料的高能传导带中，以便发生冷却效应。在另一接触点，电子从较高能级下降到较低能级，以便在这种情况下，在电子从n型掺杂半导体传输到p型掺杂半导体的位置发生冷却。
图2示出了集成电路10透视示意图，其中，集成了微处理器或类似组件的结构。由于微处理器的高功耗，例如，产生相当大量的热，以便完整的集成电路10不仅通过冷却系统和风扇发生附加冷却，而且在集成电路10内发生附加冷却是附加必要的。因此，本发明建议，将具有至少一个冷却元件15的至少一个附加热电组件1集成到集成电路10，附加热电组件设置在集成电路的各层之间，或设置在集成电路10的最低或最高位置。然而，设置若干热电组件1紧接在集成电路中的各组件下面同样存在可能，例如，当该集成电路由若干平行延伸的微处理器组成时，其通过相应的控制逻辑临时地接通和断开，诸如，当温度发生显著上升和局部关闭，或如果需要，需要冷却时。因此，如果将微处理器以多重设置集成到集成电路10中，每个单个微处理器可以分配给这样的热电组件1，其中，其特征为简单结构，但是同样可能为根据图4到8的更复杂的结构。图2通过在示意图中的虚线仅示出了热电组件1的一个位置，但是其可随意选择并且其在集成电路10中可随意改变。
图3示出了用于冷却元件15的典型的冷却流的温度-时间图。冷却元件15的温度从0°以上的温度降低到-30°，直到温度在大约-15°时进一步稳定。为了利用极端冷却温度，在激活阶段，冷却元件15仅由电压供电直到温度达到-30°的时间点x。然后，冷却元件15转换为静置阶段，然而，相继设置第二或另一冷却元件15使用电源供电，以重复地利用冷却效果。通过使用若干单独的冷却元件15，在激活阶段16期间最大温度下降可以用于冷却集成电路，而在静置阶段17期间冷却元件15调整周围温度。目前为止，以这种方式使用若干冷却元件15可以实现连续的冷却，而不考虑调节冷却元件15的温度，以便实现低于-15°的冷却。
图4示出了根据本发明所述的具有至少一个冷却元件15的热电组件1的组装示意图，其在集成电路内实现，诸如微处理器。图4的热敏元件29对应于图1的冷却元件15。为了施加电压，形成第一接触区域20，正常情况下，其由正电压供电。另一方面，第二接触区域21连接到零电势，其中确定接触区域21的尺寸使得与冷却元件15的接触变为可能。在集成电路内的热电组件1由第一接触区域22组成，其旨在用于零电势的接触，并且特征在于冷却段27、28、30、31、32。穿过第一接触区域20通过两个晶体管24、25并行切换发生电压供电，其为电源供应同时地或随后地切换，以便降低启动电流。电流可能通过附加电路元件26中断。当集成电路的部分是永久的非激活状态时，或在集成电路内的温度上升时，接通目标热电组件1以冷却温度，可能发生电流的中断。在该热电组件1内的电流通过第一接触区域22、冷却段27、28、30、31、32以及第二接触区域23。第一接触区域22通过冷却段电连接到第二接触区域23，其中，在图4中示出三种不同的连接。
在第一实施例中，第一接触区域22可以通过以等距距离设置的若干平行延伸的冷却段连接到第二接触区域23，其中，各冷却段27、28由热敏元件29组成。当冷却段27、28以等距距离平行延伸时，实现了区域温度的恒定冷却。附加传感器元件33设置在各冷却段27、28之间，其根据现有温度梯度触发切换处理，诸如中断或使电流供应到第一接触区域22。第一接触区域22、第二接触区域23、冷却段27、28以及热敏元件29的布置可以以层的方式设置，设置在彼此上方。
可选地，存在可能，设置冷却段为角度α，以便设置第一冷却段28和第二冷却段30，其中由于给定角度和在冷却段28、30之间的变化距离，在第一接触区域22的附近可实现较快冷却，而随着距离的增加，冷却显著变慢，特别地在第二接触区域23的附近。该布置示出了第二实施例，其也可以以多重设置、以层的方式设置，设置在彼此上方。
可选地，存在可能，通过两个热电冷却段31、32将第一接触区域22与第二接触区域23电连接。在这种情况下，由于两个冷却段31、32的周期性变化的距离，实现了变化温度的下降。在该实施例中，示出了图4的第三实例。与第一实例相同，温度传感器33用于第二和第三实例中，其中，所述温度传感器33通过控制单元允许冷却段31、32的选择电压供电。
图5示出了层设置的热敏元件29的示意图，其中，通常地，若干热敏元件29在半导体芯片中彼此邻近设置或设置在彼此上方。此处，存在各热敏元件20串联或并联电气运行的进一步的可能，以便一方面使用帕尔帖效应并且有意地通过若干热敏元件29冷却集成电路的区域。
由于两个电气接触区域50、51，使得有可能将单个热敏元件29与另一热敏元件29并联或串联连接，以使用所述接触区域50、51来电压供电。此处，整个布置嵌入在基板52中，其可以容纳多个类似的热敏元件29，并且附加地容纳各微电子组件，例如微处理器，其中，本发明旨在，热敏元件29直接安置到微处理器的结构上，以便在产生大量热的那些区域中实现目标冷却。
热敏元件29由附加的第一上桥元件53的两个接触区域50、51组成，其通过接触区域54、55连接到p型掺杂或n型掺杂半导体材料。p型掺杂半导体材料56通过下桥元件58与第一接触区域50电连接，而n型掺杂半导体材料57通过第二下桥元件59连接到第二电接触区域51。根据电流的方向，半导体材料56、57可以是相反的掺杂。每个热敏元件29的单个组件通过粘合层60、61、62、63、64连接到基板52。
而且，该热敏元件29的基本设置示出了独特的特征，也就是说，掺杂的半导体材料56、57均通过具有不同尺寸的接触区域54、55与上桥元件53连接，不需要适应掺杂的半导体材料56、57的形状。通过将半导体材料56、57设置为非对准上桥53，接触区域54、55可改变。这里规则适用，接触区域54、55越大，热传输越小。通过第一掺杂半导体材料56的暴露区域65、66或第二掺杂半导体材料57的各自区域67、68发生热耗散。热敏元件29的该简单结构也是进一步更复杂的实施例的基础。
图6示出了由若干热敏元件29组成的热电冷却阵列70的组装的示意图。冷却阵列70特征也在于第一接触区域71和第二接触区域72，其或用于彼此连接不同的冷却阵列70或用于电压供电。第一n型掺杂半导体材料74和第二p型掺杂半导体材料75通过上桥元件73连接，其中通过不同尺寸的接触区域76、77连接。背景是，当考虑通过较小的接触区域76的电流时，向上散发更多的热，即从基板78散发，而较大的接触区域77向下散发较少的热量到基板78中。第一n型掺杂半导体材料进一步通过接触区域79连接到第二n型掺杂半导体材料80，而p型掺杂半导体材料75通过接触区域81连接到另一p型掺杂半导体材料82。由于两级台阶形内衬的n型或p型掺杂半导体材料74、75、80、82，实现了更高的冷却能力。
第一p型掺杂半导体材料74、75，例如Bi2Te3、BN、TiN、SiGeN、PbTeN，用作基础材料，并且相同的材料可以用作第二n型掺杂半导体材料80、82的基础材料。通常，用于p型掺杂和n型掺杂半导体材料的基础材料依赖于集成电路冷却阵列的工作温度。第二n型掺杂半导体材料80、82再次通过下桥元件83、84分别与第一接触区域71或与第二接触区域72连接，以便可以实现电流穿过导电层。下桥83、84通过粘合层87、88与基板78连接，而第一掺杂半导体材料74、75通过粘合层89、90连接，并且上桥元件73通过粘合层91与基板79连接。此处可选的示出的附加的特征为另一桥元件92，其连接第一p型掺杂半导体材料93和第二n型掺杂半导体材料94，进而其通过粘合层95、96、97与基板78连接。与其它设置对比，这些第三掺杂半导体材料93、94的直接电气接触是不可用的。第三半导体材料93、94嵌入在介电的基板78中。在第一掺杂半导体材料80与第三掺杂半导体材料93之间的距离A和在第二掺杂半导体材料82与第三掺杂半导体材料94之间的距离B可选为不相等的，但是应保持很小，以便在-30°左右的温度下用于该短距离，基板78变为导电的，并且因此为附加的热敏元件98的电压供电。这样，可以实现，使用-30°的冷却而不考虑温度随后上升产生的效果，且由于附加的冷却，大约-30°的温度可以维持较长的时间。
图7示出了根据塞贝克效应的热电生成器100的示意性设置。热电生成器100由上桥元件101组成，其通过接触区域104、105连接到第一n型掺杂半导体材料102和第一p型掺杂半导体材料103。第一掺杂半导体材料102、103连接到第二n型掺杂半导体材料106和第二p型掺杂半导体材料107。在这种情况下，第一半导体材料102与103和各自第二半导体材料106、107完全接触。第二半导体材料106、107通过下桥元件108与第一接触区域110和第二接触区域111连接。接触区域110、111再次用于连接各热电生成器元件100或分接(tap)电压。下桥元件108和109通过粘合层112、113与基板116连接，并且第二掺杂半导体材料106、107通过粘合层114、115与基板116连接，同时上桥元件101通过粘合层117与基板116连接。
图8示出了热敏元件的多重设置，示意性概图中示出了热敏元件构建在一起以形成冷却阵列120。第一热敏元件121通过桥元件122与第二热敏元件123连接。每个单个热敏元件121、123的组装对应于根据图4的热敏元件的组装。通过第一接触区域124与第二接触区域125可电压供电。。接触区域124、125均通过介电复合层126、127与另两个热敏元件128、129连接，以便得到热敏元件的四重设置。在这种情况下，两个上热敏元件121、123串联切换，两个下热敏元件128、129也是如此。上热敏元件121、123也可通过介电复合层126、127与下热敏元件128、129并联切换，以便任何热敏元件121、123、128、129为可激活的。该设置的优点为，下方设置的热敏元件128、129仅在相应的冷却时接通，以便由于延迟连接仅产生较低的启动电流。
所有四个热敏元件121、123、128、129被集成到基板130中，并且每个通过粘合层与基板130连接。
在这种情况下，由于集成电路产生的废热，热电生成器100用于附加生成电压。由于塞贝克效应，产生的废热导致在热电生成器100中生成电压，并且可以用于集成电路中为热敏元件供电。因此，这样的热电生成器100优选地可以用在集成电路的上层中，以便利用产生的废热。
附图标记列表
1 热电组件
2 触发单元
3 触发线路
4 晶体管
5 正电势
6 线路
7 保护二极管
8 保护二极管
9 零电势
10 集成电路
15 冷却元件
16 激活阶段
17 静置阶段
20 第一接触区域
21 第二接触区域
22 第一接触区域
23 第二接触区域
24 晶体管
25 晶体管
26 电路元件
27 冷却段
28 冷却段
29 热敏元件
30 冷却段
31 冷却段
32 冷却段
33 传感器
50 接触区域
51 接触区域
52 基板
53 桥元件
54 接触区域
55 接触区域
56 半导体材料
57 半导体材料
58 桥元件
59 桥元件
60 粘合层
61 粘合层
62 粘合层
63 粘合层
64 粘合层
65 区域
66 区域
67 区域
68 区域
70 冷却阵列
71 接触区域
72 接触区域
73 桥元件
74 半导体材料
75 半导体材料
76 接触区域
77 接触区域
78 基板
79 接触区域
80 半导体材料
81 接触区域
82 半导体材料
83 桥元件
84 桥元件
85 粘合层
86 粘合层
87 粘合层
88 粘合层
89 粘合层
90 粘合层
91 粘合层
92 桥元件
93 半导体材料
94 半导体材料
95 粘合层
96 粘合层
97 粘合层
98 热敏元件
100 热电生成器
101 桥元件
102 半导体材料
103 半导体材料
104 接触区域
105 接触区域
106 半导体材料
107 半导体材料
108 桥元件
109 桥元件
110 接触区域
111 接触区域
112 粘合层
113 粘合层
114 粘合层
115 粘合层
116 基板
117 粘合层
120 冷却段
121 热敏元件
122 桥元件
123 热敏元件
124 接触区域
125 接触区域
126 复合层
127 复合层
128 热敏元件
129 热敏元件
130 基板
A 距离
B 距离

Claims (29)

1.一种集成电路冷却阵列，优选地用于微处理器或冷却装置，由介电基板组成，所述介电基板具有掺杂和识别区域，用于实现由至少一个热电组件(1)形成冷却阵列，
其特征在于，
所述热电组件包括至少一个第一接触区域(22)、至少一个第二接触区域(23)以及至少一个冷却段(27、28、30、31、32)，其中，所述冷却段(27、28、30、31、32)设置在所述第一接触区域(22)与所述第二接触区域(23)之间，并且由至少一个热敏元件(29)组成，其由所述第一接触区域(22)和所述第二接触区域(23)通过控制单元使用电压供电，并且其中，所述热敏元件(29)由至少一个第一掺杂层和至少一个第二掺杂层组成，其通过桥元件(53、58、59、73、83、84、92)连接，在这种方式中，所述桥元件(53、58、59、73、83、84、92)仅部分设置在所述第一掺杂层和/或所述第二掺杂层上。
2.根据权利要求1所述的集成电路冷却阵列，
其特征在于，
在所述第一或第二掺杂层上设置的所述桥元件(53、58、59、73、84、92)的段的长度x、所述第一或第二掺杂层的长度y、以及所述第一或第二掺杂层的宽度z符合以下的条件：0.2≤x/y≤0.5和z≥x。
3.根据权利要求1或2所述的集成电路冷却阵列，
其特征在于，
冷却段(27、28、30、31、32)由若干热敏元件(29)组成，所述每个热敏元件(29)串联连接在所述第一接触区域(22)与所述第二接触区域(23)之间，和/或
冷却段(27、28、29、39、31、32)由若干热敏元件(29)组成，所述每个热敏元件(29)串联连接在所述第一接触区域(22)与所述第二接触区域(23)之间，并且，附加的热敏元件(29)与各热敏元件(29)至少部分地并联连接。
4.根据权利要求1、2或3所述的集成电路冷却阵列，
其特征在于，
在所述桥元件与所述第一和第二掺杂层之间的所述接触区域(50、51、54、55、71、72、76、77、79、81)的尺寸彼此不同。
5.根据权利要求1-4之一所述的集成电路冷却阵列，
其特征在于，
所述热电组件(1)设置在所述基板(52、78)上或在所述基板(52、78)内。
6.根据权利要求1-5之一所述的集成电路冷却阵列，
其特征在于，
存在若干热电组件(1)，其设置在所述基板(52、78)内彼此相邻和/或一个在另一个之上，
和/或若干邻接的热电组件(1)设置在所述基板(52、78)上。
7.根据权利要求1-6之一所述的集成电路冷却阵列，
其特征在于，
若干热电组件(1)设置在彼此上方，其第一接触区域(22)和第二接触区域(23)通过至少一个永久或可切换的VIA连接(垂直互连访问)而连接，其中，通过所述控制单元控制VIA连接的切换。
8.根据权利要求1-7之一所述的集成电路冷却阵列，
其特征在于，
若干冷却段(27、28、30、31、32)设置在所述第一接触区域(22)与所述第二接触区域(23)之间平行延伸。
9.根据权利要求1-8之一所述的集成电路冷却阵列，
其特征在于，
每个冷却段(27、28、30、31、32)由相互独立的电压供电。
10.根据权利要求1-9之一所述的集成电路冷却阵列，
其特征在于，
存在至少两个冷却段(27、28、30、31、32)，其以彼此成水平角(α)设置，或
存在至少两个冷却段，其彼此的距离以周期性交替的方式设置。
11.根据权利要求1-10之一所述的集成电路冷却阵列，
其特征在于，
在冷却段(27、28、30、31、32)的两个热敏元件(29)之间或在两个冷却段(27、28、30、31、32)之间或在两个冷却段(27、28、30、31、32)的两个部分之间的水平角测量为在5°与85°之间，优选地在30°与40°之间，并且特别优选地在10°与20°之间。
12.根据权利要求1-11之一所述的集成电路冷却阵列，
其特征在于，
热电组件(1)的若干热敏元件(29)或冷却段(27、28、30、31、32)设置在所述基板(52、78)中，设置在彼此上方。
13.根据权利要求1-12之一所述的集成电路冷却阵列，
其特征在于，
具有第一接触区域(22)和若干第二接触区域(23)，其中至少一个冷却段(27、28、30、31、32)每个设置在所述第一接触区域(22)与所述若干第二接触区域(23)之间，和/或其中，所述第一接触区域(22)被所述若干第二接触区域(23)围绕，其中，至少一个冷却段(27、28、30、31、32)每个设置在所述第一接触区域(22)与所述第二接触区域(23)之间。
14.根据权利要求1-13之一所述的集成电路冷却阵列，
其特征在于，
若干冷却段(27、28、30、31、32)从所述第一接触区域(22)以星形结构延伸到围绕所述第一接触区域(22)的第二接触区域(23)或围绕所述第一接触区域(22)的若干第二接触区域(23)。
15.根据权利要求1-14之一所述的集成电路冷却阵列，
其特征在于，
温度传感器(33)设置在至少两个冷却段(27、28、30、31、32)之间，其与所述控制单元相互作用。
16.根据权利要求1-15之一所述的集成电路冷却阵列，
其特征在于，
所述控制单元包括电路元件，其用于若干热电组件(1)中的一个或若干冷却段(27、28、30、31、32)中的一个的选择电压供电。
17.根据权利要求1-16之一所述的集成电路冷却阵列，
其特征在于，
所述控制单元包括晶体管(24、25)，其通过阻塞二极管为所述热电组件供应电压，或所述控制单元包括若干晶体管(24、25)，其并联连接，且每个晶体管通过阻塞二极管同时或关于其它热电组件(1)以交错间隔为所述热电组件供应电压。电
18.根据权利要求1-17之一所述的集成电路冷却阵列，
其特征在于，
所述控制单元彼此相互独立地切换现有的可切换VIA连接。
19.根据权利要求1-18之一所述的集成电路冷却阵列，
其特征在于，
所述控制单元包括可编程器件，其具有高频脉冲生成器和计数单元，其可以通过所述脉冲生成器触发，其中，在至少两个热电组件(1)之间的所述VIA连接，通过所述控制单元结合所述计数单元的计数值进行切换。
20.根据权利要求1-19之一所述的集成电路冷却阵列，
其特征在于，
热敏元件(29)的所述第一掺杂层为n型掺杂层，而热敏元件(29)的所述第二掺杂层为p型掺杂层。
21.根据权利要求1-20之一所述的集成电路冷却阵列，
其特征在于，
所述桥元件(53、58、73、83、84、92)由高多晶硅、金属或金属合金组成。
22.根据权利要求1-21之一所述的集成电路冷却阵列，
其特征在于，
具有至少一个屏蔽层，其设置为与热电组件(1)的较热侧邻接。
23.根据权利要求1-22之一所述的集成电路冷却阵列，
其特征在于，
所述屏蔽层由电绝缘材料构成，其中所述绝缘材料由高k和/或低k电介质构成，特别地，由二氧化硅、AgO、TiO2、HfO2或Al2O3构成。
24.根据权利要求1-23之一所述的集成电路冷却阵列，
其特征在于，
具有至少一个冷却层，其与在所述热电组件(1)的较冷侧上的至少一个桥元件(53、58、59、73、83、84、92)接触，其由热导材料构成。
25.根据权利要求1-24之一所述的集成电路冷却阵列，
其特征在于，
所述集成电路包括至少一个功能单元，其设置在所述热电组件(1)之间和/或在热电组件(1)的冷却段(27、28、30、31、32)之间和/或其设置在冷却段(27、28、30、31、32)的较热或较冷侧。
26.根据权利要求1-25之一所述的集成电路冷却阵列，
其特征在于，
所述功能单元包括：
-传感器，特别地，热传感器或光学传感器，
-整流器，特别地，二极管，
-开关元件，特别地，晶体管，优选MOSFET，诸如IGFET、NMOS、PMOS、VMOS，
-控制元件，
-可编程器件，特别地，微处理器、微控制器或可编程逻辑器件，诸如FPGA或PLD，
-存储器元件，诸如DRAM、ROM、SRAM，
-太阳能板，
-激光二极管，
-发光二极管，或
-微带。
27.根据权利要求1-26之一所述的集成电路冷却阵列，
其特征在于，
热电组件(1)设置在所述基板(52、78)上或在所述基板(52、78)的顶层中的一层之内，其中，所述微电子组件的废热用于生成电压。
28.根据权利要求1-27之一所述的集成电路冷却阵列，
其特征在于，
所述集成电路适用于总电流在0.5pA与500mA之间，特别地在1mA与200mA之间，优选地在20μΑ与120μΑ之间，并且特别优选地在10pA与1μΑ之间。
29.根据权利要求1-28之一所述的集成电路冷却阵列，
其特征在于，
中间层设置在热电组件(1)之间，所述热电组件(1)彼此在彼此上方，设置在所述基板(52、78)中彼此上方，所述中间层确定所述热电组件(1)之间的距离。
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