JP2011146474A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】発熱に対して効率的に冷却を行うことができる、半導体装置を提供する。
【解決手段】半導体層の表面に形成された活性領域５，６と、Ｎ型の不純物を有する半導体から成るＮ型ゲート７Ｎと、Ｐ型の不純物を有する半導体から成るＰ型ゲート７Ｐと、Ｎ型ゲート７Ｎ及びＰ型ゲート７Ｐ及び活性領域５，６に接続された第１の金属配線１３と、Ｐ型ゲート７Ｐ及びＮ型ゲート７Ｎに接続された第２の金属配線と１５、第２の金属配線１５に接続され、熱を外部に放出するための放熱部１９とを含む冷却機構素子を備えた半導体装置を構成する。
【選択図】図１

Description

本発明は、トランジスタ等の能動素子を有する半導体装置及びその製造方法に係わる。
近年のＣＭＯＳ技術の進展により、トランジスタの駆動能力が高まり、トランジスタから発生する熱が問題になっている。
ＭＯＳトランジスタにおいて、１℃温度が上がると閾値電圧Ｖｔｈが２ｍＶ下がるので、サブスレッシュホールド電流は、１２５℃の状態では室温の状態と比較して２桁増えることになる。それため、半導体デバイスにおいて、温度の管理が非常に重要になる。
従来、ＣＰＵ等の高速ロジックデバイスでは、ヒートシンクやファン等を外装することによって、チップを冷却してきた（例えば、特許文献１を参照）。
この方式は、チップ外から冷却する方式であり、微細化が進むことにより、さらに発熱量が増加すると、スタンバイ電流の増加やＴＤＤＢ（経時的絶縁膜破壊）やエレクトロマイグレーション等を生じて、素子の信頼性等に重大な支障を来たす虞がある。
一方、ＣＭＰ（化学的機械的研磨）法による平坦化を行って形成される半導体デバイスにおいて、層間絶縁膜の平坦性の理由から、半導体基板表面にダミーを配置するようになっている（例えば、特許文献２を参照）。
ダミーを配置するレイヤーは、活性領域、ゲート、メタルダミー等、ＣＭＰ法による平坦化に関わるレイヤーである。従来は、ダミーを能動素子として利用することは考えられてこなかった。
そこで、半導体デバイスを作りこむ基板そのものに、冷却機能素子を有する構造が考案されてきた（例えば、特許文献３を参照）。
しかし、この方法では、冷却機能素子を形成するための工程を追加する必要があり、コスト対効果の許容を満たさなくなる可能性がある。
これに対して、能動素子として用いられていなかったゲートダミーを冷却機能素子の一部として用い、積極的に工程を増加させなくても冷却機能素子を作製する試みが提案されている（例えば、特許文献４を参照）。
特開２０００−３０７０４２号公報 米国特許第７０１４９５５号明細書 特開２００８−１６６７２５号公報 特開２００１−１５６２２８号公報
しかしながら、前記特許文献４には、吸熱部と発熱部の詳細な構成についての言及が無いため、具体性・実用性に乏しいものであった。
このため、基板表面から効率的な冷却を行うことを可能にする、冷却装置付半導体装置及び冷却装置付半導体装置の製造方法を提供することが、強く望まれている。
上述した問題の解決のために、本発明においては、発熱に対して効率的に冷却を行うことができる、半導体装置及びその製造方法を提供するものである。
本発明の半導体装置は、冷却機構素子を備えたものである。
そして、この冷却機構素子は、不純物領域から成り、半導体層の表面に形成された活性領域と、Ｎ型の不純物を有する半導体から成るＮ型ゲートと、Ｐ型の不純物を有する半導体から成るＰ型ゲートとを含む。さらに、Ｎ型ゲート及びＰ型ゲート及び活性領域に接続された第１の金属配線と、Ｐ型ゲート及びＮ型ゲートに接続された第２の金属配線と、第２の金属配線に接続され、熱を外部に放出するための放熱部とを含む。
本発明の半導体装置の製造方法は、半導体層上に、ゲートとなる半導体膜を形成する工程と、半導体膜の一部にＮ型の不純物を注入し、半導体膜の他の一部にＰ型の不純物を注入する工程とを含む。さらに、半導体膜をパターニングして、Ｎ型ゲートとＰ型ゲートをそれぞれ形成する工程と、半導体層の表面に、不純物領域から成る活性領域を形成する工程とを含む。そして、Ｎ型ゲート及びＰ型ゲート及び活性領域に接続して第１の金属配線を形成し、Ｐ型ゲート及びＮ型ゲートに接続して第２の金属配線を形成する工程と、第２の金属配線に接続して、熱を外部に放出するための放熱部を形成する工程とを含む。
上述の本発明の半導体装置の構成によれば、冷却機能素子が、Ｎ型ゲート及びＰ型ゲート及び活性領域に接続された第１の金属配線と、Ｐ型ゲート及びＮ型ゲートに接続された第２の金属配線とを含んでいる。これにより、Ｎ型ゲート→第１の金属配線→Ｐ型ゲート→第２の金属配線→Ｎ型ゲートの順序で電流が流れるように、電圧を供給すれば、第１の金属配線で吸熱作用を生じ、第２の金属配線で発熱作用を生じる。
吸熱作用を生じる第１の金属配線が、半導体層の表面に形成された活性領域に接続されているので、発熱した半導体層を効率良く冷却することができる。
また、発熱作用を生じる第２の金属配線に、熱を外部に放出するための放熱部が接続されているので、熱を外部に放出して、効率良く冷却を行うことができる。
上述の本発明の半導体装置の製造方法によれば、半導体膜にＮ型並びにＰ型の不純物をそれぞれ注入した後に、半導体膜をパターニングして、Ｎ型ゲートとＰ型ゲートを形成し、半導体層の表面に、不純物領域から成る活性領域を形成する。そして、Ｎ型ゲート及びＰ型ゲート及び活性領域に接続して第１の金属配線を形成し、Ｐ型ゲート及びＮ型ゲートに接続して第２の金属配線を形成し、第２の金属配線に接続して、熱を外部に放出するための放熱部を形成する。
これにより、前述した、冷却機構素子を備えた本発明の半導体装置を、従来から知られている、通常の半導体装置の製造方法を適用して、容易に製造することができる。
本発明の半導体装置によれば、冷却機構素子によって、半導体層を効率良く冷却して、外部に効率良く放熱することができるので、半導体装置を冷却して、半導体装置内の回路素子の特性を安定化させることができる。
従って、安定して動作する、信頼性の高い半導体装置を実現することができる。
本発明の半導体装置の製造方法によれば、冷却機構素子を備えた半導体装置を、通常の半導体装置の製造方法を適用して、容易に製造することができるので、回路素子の微細化等にも対応して、冷却機構素子を作製することが可能になる。
従って、本発明により、回路素子の微細化や、駆動能力の増大が進んでも、半導体装置を充分に冷却して、安定して動作させることが可能になる。
Ａ、Ｂ 本発明の半導体装置の第１の実施の形態の概略構成図（断面図）である。 Ａ〜Ｆ 図１Ａ及び図１Ｂの半導体装置の製造方法を示す製造工程図である。 Ｇ〜Ｋ 図１Ａ及び図１Ｂの半導体装置の製造方法を示す製造工程図である。 Ｌ〜Ｎ 図１Ａ及び図１Ｂの半導体装置の製造方法を示す製造工程図である。 本発明の半導体装置の第２の実施の形態の概略平面図である。 本発明の半導体装置の第３の実施の形態の概略平面図である。 本発明の半導体装置の第４の実施の形態の概略平面図である。 Ａ、Ｂ パワーゲートを設けた半導体装置の回路構成図である。 Ａ、Ｂ 本発明の半導体装置にパワーゲートを設けた場合の回路構成図である。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．変形例
＜１．第１の実施の形態＞
本発明の半導体装置の第１の実施の形態の概略構成図（断面図）を、図１Ａ及び図１Ｂに示す。図１Ａは、シリコン基板１に形成された、Ｐ型半導体ウエル領域の部分の断面図であり、図１Ｂは、シリコン基板１に形成された、Ｎ型半導体ウエル領域の部分の断面図である。図１Ａ及び図１Ｂは、いずれも、半導体装置のうちの本発明に係る冷却機構素子が形成された部分の断面図を示している。
図１Ａ及び図１Ｂに示すように、シリコン基板１に形成された、Ｐ型半導体ウエル領域３及びＮ型半導体ウエル領域４に、それぞれ、素子を分離するためのＳＴＩ（shallow trench isolation）構造の素子分離層２が形成されている。この素子分離層２は、例えば、酸化シリコン層によって形成することができる。
そして、素子分離層２の上に、ポリシリコン等の半導体により、Ｎ型ゲートダミー７Ｎ及びＰ型ゲートダミー７Ｐが形成されている。
それぞれのゲートダミー７Ｎ，７Ｐの側壁には、絶縁層によりサイドウォール８が形成されている。
ゲートダミー７Ｎ，７Ｐ及びその側壁のサイドウォール８は、図示しない部分のシリコン基板１上に形成されている、ＮＭＯＳトランジスタやＰＭＯＳトランジスタのゲート及びその側壁のサイドウォールと同じ材料で形成されている。
Ｎ型ゲートダミー７Ｎ及びＰ型ゲートダミー７Ｐは、ＭＯＳトランジスタのゲートと同じ材料により形成されているが、素子分離層２上に形成されているので、ゲートとしては動作しない。
Ｐ型半導体ウエル領域３の素子分離層２の間の部分の表面には、Ｎ型の高濃度の不純物領域から成る、Ｎ＋活性領域５が形成されている。Ｎ型半導体ウエル領域４の素子分離層２の間の部分の表面には、Ｐ型の高濃度の不純物領域から成る、Ｐ＋活性領域６が形成されている。
また、これらＮ＋活性領域５及びＰ＋活性領域６の表面と、ゲートダミー７Ｎ，７Ｐの表面とには、Ｗ，Ｔｉ，Ｎｉ，Ｃｏ等の金属元素及びシリコンから成るシリサイド９が形成されている。
ただし、ゲートダミー７Ｎ，７Ｐの表面の中央部には、絶縁層からなるシリサイドブロック１０が形成されており、ゲートダミー７Ｎ，７Ｐの表面のうちのシリサイドブロック１０が形成されていない部分にシリサイド９が形成されている。
Ｎ型ゲートダミー７ＮとＰ型ゲートダミー７Ｐには、シリサイド９を介して、第１のコンタクト層１１と、第２のコンタクト層１２とが、接続されている。
第１のコンタクト層１１は、プラグ状に細く形成され、１つのゲートダミー７Ｎ，７Ｐの表面のシリサイド９に接続されている。
第２のコンタクト層１２は、第１のコンタクト層１１よりも太く形成され、活性領域５，６の表面のシリサイド９と、この活性領域５，６の左右にある２つのゲートダミー７Ｎ，７Ｐの表面のシリサイド９とに接続されている。
第１のコンタクト層１１及び第２のコンタクト層１２は、図示しないシリコン基板１の他の部分に形成されている、トランジスタ等の能動素子を構成するゲートや不純物領域等に電気的に接続されたコンタクト層と同一層の金属層によって形成されている。
第１のコンタクト層１１及び第２のコンタクト層１２の上には、第１層の金属配線層１３が形成されている。この第１層の金属配線層１３は、図示しないシリコン基板１の他の部分に形成されている、トランジスタ等の素子にコンタクト層を介して電気的に接続された、第１層の金属配線層と同じ層によって形成されている。
そして、第１層の金属配線層１３は、同じ素子分離層２上で隣接する、Ｎ型ゲートダミー７ＮとＰ型ゲートダミー７Ｐにそれぞれ電気的に接続された、２つの第１のコンタクト層１１を接続している。
これにより、シリサイド９を介して、Ｎ型ゲートダミー７Ｎ→第２のコンタクト層１２→Ｐ型ゲートダミー７Ｐ→第１のコンタクト層１１→第１層の金属配線層１３→第１のコンタクト層１１→Ｎ型ゲートダミー７Ｎの順で電気的に接続される。このようにして、Ｎ→Ｐ→Ｎ→Ｐ・・・の順でＮ型ゲートダミー７ＮとＰ型ゲートダミー７Ｐを交互に接続している。
さらに、第１のコンタクト層１１上の第１層の金属配線層１３には、ビアホール内に形成されたプラグ層１４とその上の金属配線層１５とが数層繰り返して形成されている。
そして、最上層の金属配線層１５の上に、ビアホール内に形成されたコンタクト層１６を介して、パッドダミー１７が形成されている。パッドダミー１７は、図示しない他の部分に形成され、ワイヤボンディング等により外部と接続するためのボンディング用パッドと、同じ金属層で形成されている。パッドダミー１７は、図示しない絶縁層に形成された開口内を埋めて、さらに開口の外側の絶縁層上にわたって形成されている。
また、パッドダミー１７の上には、熱伝導率の高い熱伝導材１８を介して、ヒートシンク１９が取り付けられている。
プラグ層１４、金属配線層１５、コンタクト層１６、パッドダミー１７、熱伝導材１８、ヒートシンク１９は、第１層の金属配線層１３に熱的に接続されている。
そして、Ｎ型及びＰ型のゲートダミー７Ｎ，７Ｐ、活性領域５，６、第１のコンタクト層１１、第２のコンタクト層１２、第１層の金属配線層１３、パッドダミー１７、ヒートシンク１９等の各部品により、冷却機構素子が構成されている。
そして、本実施の形態の半導体装置の冷却機構素子を動作させるには、電源等から電圧を供給することにより、図中矢印で示す方向に電流を流す。
矢印で示す方向に電流を流すと、ペルチェ効果により、電流の流れに沿って、Ｎ型ゲートダミー７ＮからＰ型ゲートダミー７Ｐへ電流が流れる第２のコンタクト層１２では、吸熱作用が生じる。
一方、Ｐ型ゲートダミー７ＰからＮ型ゲートダミー７Ｎへ電流が流れる金属配線、即ち、第１のコンタクト層１１及びその上の第１層の金属配線層１３では、発熱作用が生じる。
ＬＳＩの発熱の大部分は、抵抗の高いトランジスタ等のシリコン基板上の能動素子から発生するため、シリコン基板１で発生した熱を吸収して、吸収した熱を外部に放熱するのが望ましい。
そして、Ｎ型ゲートダミー７ＮからＰ型ゲートダミー７Ｐを結ぶ第２のコンタクト層１２が、シリコン基板１の半導体ウエル領域３，４の表面の活性領域５，６にシリサイド９を介して接続されている。
これにより、熱伝導性の良好なシリサイド９を通じて、シリコン基板１の熱を吸収することができ、シリコン基板１を効率的に冷却することができる。
一方、Ｐ型ゲートダミー７ＰからＮ型ゲートダミー７Ｎを結ぶ、第１のコンタクト層１１及びその上の第１層の金属配線層１３を、熱伝導率の高い金属材料から成るプラグ層１４及び金属配線層１５のスタック構造でパッドダミー１７まで引き上げている。
そして、パッドダミー１７から、熱伝導率の高い熱伝導材１８を介してヒートシンク１９が取り付けられているので、ヒートシンク１９から熱を放出することができる。
図１Ａ及び図１Ｂに示した冷却機構素子を含む半導体装置は、例えば、以下に説明するようにして、製造することができる。
なお、製造工程図として図２Ａ〜図４Ｎを参照するが、これらの製造工程図では、図示の都合上、図１Ａ及び図１Ｂとは半導体装置の各部品の寸法や形状が一部異なっている。
まず、通常のＬＳＩの製造工程と同様に、図２Ａに示すように、シリコン基板１にＳＴＩ構造の素子分離層２を形成する。
次に、図２Ｂに示すように、シリコン基板１に、Ｐ型不純物の注入によりＰ型半導体ウエル領域３を形成し、Ｎ型不純物の注入によりＮ型半導体ウエル領域４を形成する。なお、どちらの半導体ウエル領域を先に形成しても構わない。
次に、図２Ｃに示すように、シリコン基板１の上に、ＣＶＤ（化学的気相成長）法等により、ゲートの材料であるポリシリコン膜３１を成膜する。
次に、ポリシリコン膜３１の上に、レジスト３２によるマスクを形成する。このレジスト３２のパターンは、Ｐ型ゲートダミー７Ｐ及びトランジスタのＰ型ゲートとなる部分を少なくとも覆い、Ｎ型ゲートダミー７Ｎ及びトランジスタのＮ型ゲートとなる部分を覆わないように形成する。
そして、このレジスト３２をマスクとして使用して、ポリシリコン膜３１へのＮ型不純物のイオン注入により、図２Ｄに示すように、ポリシリコン膜３１のレジスト３２に覆われていない部分を、Ｎ型ドープポリシリコン３３とする。
その後、レジスト３２を除去する。
次に、ポリシリコン膜３１の上に、レジスト３４によるマスクを形成する。このレジスト３４のパターンは、Ｎ型ゲートダミー７Ｎ及びトランジスタのＮ型ゲートとなる部分を少なくとも覆い、Ｐ型ゲートダミー７Ｐ及びトランジスタのＰ型ゲートとなる部分を覆わないように形成する。図示の部分では、図２Ｅに示すように、図２Ｄのレジスト３２とは逆のパターンとしている。
そして、このレジスト３４をマスクとして使用して、ポリシリコン膜３１へのＰ型不純物のイオン注入により、ポリシリコン膜３１のレジスト３４に覆われていない部分を、Ｐ型ドープポリシリコン３５とする。
その後、レジスト３４を除去する。
次に、図２Ｆに示すように、Ｎ型ドープポリシリコン３３及びＰ型ドープポリシリコン３５の上に、ゲートダミー７Ｎ，７Ｐ及びトランジスタのゲートに対応するパターンで、レジスト３６によるマスクを形成する。
さらに、レジスト３６をマスクとして使用して、Ｎ型ドープポリシリコン３３及びＰ型ドープポリシリコン３５をパターニングして、ゲートダミー７Ｎ，７Ｐ及びトランジスタのゲートを形成する。
その後、レジスト３６を除去する。この状態を、図３Ｇに示す。
その後、図３Ｈに示すように、ゲートダミー７Ｎ，７Ｐ及びトランジスタのゲートにセルフアラインして、ゲートダミー７Ｎ，７Ｐ及びトランジスタのゲートの側壁に、絶縁層によるサイドウォール８を形成する。
また、図３Ｈに示すように、シリコン基板１の半導体ウエル領域３，４の表面に、イオン注入により、Ｎ＋活性領域５とＰ＋活性領域６とを順次形成する。
そして、図示しないが、シリコン基板１の半導体ウエル領域３，４に、イオン注入により、トランジスタのソース／ドレイン領域を形成する。
なお、Ｎ＋活性領域５と、Ｐ＋活性領域６と、トランジスタのソース／ドレイン領域とは、特に形成の順序は問わない。また、Ｎ＋活性領域５とＮ型のソース／ドレイン領域や、Ｐ＋活性領域６とＰ型のソース／ドレイン領域は、不純物濃度が同じでも構わないのであれば、同時に形成することが可能である。
その後、シリサイド９を形成する前に、ゲートダミー７Ｎ，７Ｐの表面の一部にリソグラフィーを用いたパターニングにより、例えば、シリコン窒化膜とシリコン酸化膜を用いて、図３Ｉに示すように、シリサイドブロック１０を形成する。
シリサイドブロック１０を構成するシリコン窒化膜とシリコン酸化膜の各膜厚は、シリサイド９の形成工程における自然酸化膜の除去処理を経ても充分に残る膜厚であれば良い。
次に、シリコン基板１の表面の自然酸化膜を除去した後、図３Ｊに示すように、活性領域５，６及びゲートダミー７Ｎ，７Ｐのシリサイドブロック１０により分離された２つの部分の表面に、シリサイド９を形成する。例えば、Ｗ（タングステン）等の金属膜を成膜した後に、ランプアニール等でシリコンと金属膜とによりシリサイド９を形成する。このシリサイドの形成は、図示しない他の部分のトランジスタ等へのシリサイドの形成工程と同時に行う。
次に、全体を覆って絶縁層３７を形成した後に、活性領域５，６上のシリサイド９やゲートダミー７Ｎ，７Ｐ上のシリサイド９に達する開口を、絶縁層３７に形成する。
続いて、開口を埋めて金属層を形成した後に、絶縁層３７上の金属層を除去することにより、図３Ｋに示すように、絶縁層３７の開口内に、シリサイド９に接続して、第１のコンタクト層１１及び第２のコンタクト層１２を形成する。第２のコンタクト層１２は、ゲートダミー７Ｎ，７Ｐの表面のシリサイドブロック１０により分離された２つの部分の一方の部分及び活性領域５，６の表面のシリサイド９に接続されている。第１のコンタクト層１１は、ゲートダミー７Ｎ，７Ｐの表面のシリサイドブロック１０により分離された２つの部分の他方の部分の表面のシリサイド９に接続されている。これら第１のコンタクト層１１及び第２のコンタクト層１２の形成は、図示しない部分における、トランジスタを構成する、シリコン基板１に形成された不純物領域やゲートとのコンタクト層を形成する工程と同時に行う。
なお、図３Ｋでは、Ｎ型ゲートダミー７Ｎ上のシリサイド９に接続された第２のコンタクト層１２と、Ｐ型ゲートダミー７Ｐ上のシリサイド９に接続された第２のコンタクト層１２とが、離れている。これらの第２のコンタクト層１２は、図３Ｋでは示していない部分でつながっており、図１Ａ及び図１Ｂに示したと同様に、Ｎ型ゲートダミー７Ｎ上からＰ型ゲートダミー７Ｐ上にわたって第２のコンタクト層１２が形成されている。
次に、第１のコンタクト層１１及び第２のコンタクト層１２の上に接続して、第１層の金属配線層１３を形成し、さらに、その上に、プラグ層１４及び金属配線層１５を必要な層数だけ繰り返して形成する。最上層の金属配線層１５まで形成した状態を、図４Ｌに示す。
次に、図４Ｍに示すように、最上層の金属配線層１５の上に、コンタクト層１６と、パッドダミー１７とを順次形成する。パッドダミー１７は、他の部分に形成するボンディング用パッドと同時に形成する。パッドダミー１７は、絶縁層に形成された開口１７Ｃ内を埋めて、さらに開口１７Ｃの外側の絶縁層上にわたって形成されている。
次に、図４Ｎに示すように、パッドダミー１７の上に、熱伝導材１８とヒートシンク１９とを、順次形成する。
このようにして、図１Ａ及び図１Ｂに示した半導体装置を製造することができる。
上述した製造方法によれば、冷却機構素子を備えた半導体装置を、通常の半導体装置の製造方法を適用して、容易に製造することができる。
これにより、回路素子の微細化等にも対応して、冷却機構素子を作製することが可能になる。
また、冷却機構素子を構成する部品の形成工程を、シリコン基板１の他の部分に形成されたトランジスタを構成する各部品の形成工程と同時に行うことにより、工程の追加なしにトランジスタと冷却機構素子を作製することができる。これにより、安い製造コストで冷却機構素子を備えた半導体装置を製造することができる。
上述の本実施の形態の構成によれば、Ｎ型ゲートダミー７Ｎ及びＰ型ゲートダミー７Ｐ及び活性領域５，６に、シリサイド９を介して、第２のコンタクト層１２が接続されている。また、Ｐ型ゲートダミー７Ｐ及びＮ型ゲートダミー７Ｎに、それぞれシリサイド９を介して、第１のコンタクト層１１が接続され、２つの第１のコンタクト層１１の上に接続して第１層の配線層１３が形成されている。
これにより、Ｎ型ゲートダミー７Ｎ→第２のコンタクト層１２→Ｐ型ゲートダミー７Ｐ→第１のコンタクト層１１→第１層の金属配線層１３→第１のコンタクト層１１→Ｎ型ゲートダミー７Ｎの順に電流を流せば、第２のコンタクト層１２で吸熱作用を生じる。また、第１のコンタクト層１１及びその上の第１層の金属配線層１３で発熱作用を生じる。
そして、吸熱作用を生じる第２のコンタクト層１２が、シリコン基板１の表面の活性領域５，６に接続されているので、発熱したシリコン基板１を効率良く冷却することができる。
また、発熱作用を生じる第１層の金属配線層１３に、熱的に接続されて、熱を外部に放出するための放熱部となる、パッドダミー１７と熱伝導材１８とヒートシンク１９が設けられている。これにより、ヒートシンク１９から熱を外部に放出して、効率良く冷却を行うことができる。
そして、本実施の形態の構成によれば、冷却機構素子によって、シリコン基板１を効率良く冷却して、外部に効率良く放熱することができるので、半導体装置を冷却して、半導体装置内の回路素子（トランジスタ等）の特性を安定化させることができる。
例えば、トランジスタの閾値電圧の安定化、スタンバイリークの低減、特性の安定化による動作タイミングのばらつきの低減、等を図ることができる。そして、特性歩留まりの向上、ひいては、製造コストの低減も可能にする。
本発明において、トランジスタ等の発熱する能動素子と、ゲートダミー及びダミーパッド等本発明の構成による冷却機能素子との組み合わせの配置は、様々な態様が考えられる。
ここで、本発明の半導体装置の他の実施の形態として、能動素子と冷却機能素子との平面配置の具体的な形態を、以下にいくつか示す。
＜２．第２の実施の形態＞
本発明の半導体装置の第２の実施の形態の概略平面図を、図５に示す。
本実施の形態は、Ｎ型半導体ウエル領域上の能動素子と、Ｐ型半導体ウエル領域上の能動素子とに、同一電流経路の冷却機能素子を設けた場合である。
図５に示すように、Ｐ型半導体ウエル領域３に、能動素子として、ゲート２１とＮ型のソース／ドレイン領域２２を有する、Ｎ型のＭＯＳトランジスタＮＭＯＳが形成されている。
また、Ｎ型半導体ウエル領域４に、能動素子として、ゲート２１とＰ型のソース／ドレイン領域２３とを有する、Ｐ型のＭＯＳトランジスタＰＭＯＳが形成されている。
一般に、これらのトランジスタＮＭＯＳ，ＰＭＯＳから、主に熱が発生することが知られている。
図中左側のＰ型半導体ウエル領域３では、Ｎ型のＭＯＳトランジスタＮＭＯＳの左右及び奥側を囲うように、Ｎ＋活性領域５に接続された第２のコンタクト層１２が形成されている。Ｐ型半導体ウエル領域３の左手前の部分にＮ型ゲートダミー７Ｎが形成され、右手前の部分にＰ型ゲートダミー７Ｐが形成されている。
図中右側のＮ型半導体ウエル領域４では、Ｐ型のＭＯＳトランジスタＰＭＯＳの左右及び奥側を囲うように、Ｐ＋活性領域６に接続された第２のコンタクト層１２が形成されている。Ｎ型半導体ウエル領域４の左手前の部分にＮ型ゲートダミー７Ｎが形成され、右手前の部分にＰ型ゲートダミー７Ｐが形成されている。
なお、ゲートダミー７Ｎ，７Ｐの平面パターンと、活性領域５，６の平面パターンとは、少し間隔を置いて配置されている。これは、活性領域５，６を形成する際に逆導電型のゲートダミー７Ｐ,７Ｎに不純物が混入するのを防ぐためであり、さらにレイアウトを対称にして形成を容易にするために、同じ導電型の場合でも同様に間隔を置いている。
ゲートダミー７Ｎ，７Ｐの上には、左右方向に細長いパターンで、シリサイドブロック１０が形成されている。ゲートダミー７Ｎ，７Ｐの表面のうち、シリサイドブロック１０が形成されていない部分には、図示しないシリサイドが形成されている。
そして、Ｐ型半導体ウエル領域３のＰ型ゲートダミー７Ｐと、Ｎ型半導体ウエル領域４のＮ型ゲートダミー７Ｎとには、第１のコンタクト層１１を介して、第１層の金属配線層１３が接続されている。第１層の金属配線層１３の中央部の上には、プラグ層１４が形成され、その上に金属配線層１５が形成されている。
さらに上方には、ダミーパッド１７が形成されている。なお、図４Ｍに示したと同様のダミーパッド１７用の開口１７Ｃを、図中破線で示している。
第１のコンタクト層１１と第２のコンタクト層１２とは、ゲートダミー７Ｎ，７Ｐのシリサイドブロック１０で隔てられた異なる領域に接続されている。
これにより、第１のコンタクト層１１と第２のコンタクト層１２とがシリサイドで短絡することなく、ゲートダミー７Ｎ，７Ｐを経由して電流が流れる。
本実施の形態の半導体装置では、それぞれ２個のＮ型ゲートダミー７Ｎ及びＰ型ゲートダミー７Ｐが、交互に電気的に接続されている。
また、本実施の形態の半導体装置において、電流を流す経路を、図中矢印で示す。
Ｎ型ゲートダミー７Ｎから、第２のコンタクト層１２と活性領域５，６を経て、Ｐ型ゲートダミー７Ｐ、第１のコンタクト層１１、第１層の金属配線層１３、第１のコンタクト層１１、右隣のウエル領域のＮ型のゲートダミー７Ｎ、の順に電流を流す。
これにより、第１の実施の形態と同様に、活性領域５，６及び第２のコンタクト層１２で吸熱作用を生じ、第１のコンタクト層１１及びその上の第１層の金属配線層１３で発熱作用を生じる。
吸熱作用を生じる、活性領域５，６及び第２のコンタクト層１２は、それぞれの冷却対象のトランジスタＮＭＯＳ，ＰＭＯＳと、同一の半導体ウエル領域３，４に形成されている。また、トランジスタＮＭＯＳ，ＰＭＯＳのソース／ドレイン領域２２，２３は、半導体ウエル領域３，４とは反対導電型になっている。これにより、活性領域５，６及びソース／ドレイン領域２２，２３において、接合リークを生じない。
また、吸熱作用を生じる、活性領域５，６及び第２のコンタクト層１２を、トランジスタＮＭＯＳ，ＰＭＯＳの近傍に配置していることにより、トランジスタＮＭＯＳ，ＰＭＯＳからの熱を吸収しやすくなる。
発熱作用を生じる金属配線に接続されたパッドダミー１７は、ゲートダミー７Ｎ，７Ｐや金属配線層１５と比較して、充分に広い面積に形成されている。これにより、効率良く放熱することができる。
上述の本実施の形態の構成によれば、先の第１の実施の形態と同様に、Ｎ型ゲートダミー７Ｎ及びＰ型ゲートダミー７Ｐ及び活性領域５，６に、第２のコンタクト層１２が接続されている。また、Ｐ型ゲートダミー７Ｐ及びＮ型ゲートダミー７Ｎに、それぞれ第１のコンタクト層１１が接続され、２つの第１のコンタクト層１１の上に接続して第１層の配線層１３が形成されている。
これにより、Ｎ型ゲートダミー７Ｎ→第２のコンタクト層１２→Ｐ型ゲートダミー７Ｐ→第１のコンタクト層１１→第１層の金属配線層１３→第１のコンタクト層１１→Ｎ型ゲートダミー７Ｎの順に電流を流せば、第２のコンタクト層１２で吸熱作用を生じる。また、第１のコンタクト層１１及びその上の第１層の金属配線層１３で発熱作用を生じる。
そして、吸熱作用を生じる第２のコンタクト層１２が、シリコン基板の表面の活性領域５，６に接続されているので、発熱したシリコン基板を効率良く冷却することができる。
また、発熱作用を生じる第１層の金属配線層１３の上に、熱を外部に放出するための放熱部となる、パッドダミー１７等が設けられているので、ヒートシンク１９から熱を外部に放出して、効率良く冷却を行うことができる。
そして、本実施の形態の構成によれば、冷却機構素子によって、シリコン基板を効率良く冷却して、外部に効率良く放熱することができるので、半導体装置を冷却して、半導体装置内の回路素子（トランジスタ等）の特性を安定化させることができる。
例えば、トランジスタの閾値電圧の安定化、スタンバイリークの低減、特性の安定化による動作タイミングのばらつきの低減、等を図ることができる。そして、特性歩留まりの向上、ひいては、製造コストの低減も可能にする。
＜３．第３の実施の形態＞
本発明の半導体装置の第３の実施の形態の概略平面図を、図６に示す。
本実施の形態は、同一の半導体ウエル領域内に、能動素子と吸熱部である活性領域及びコンタクト層との組を複数組設けた場合である。
図６に示すように、同一のＰ型半導体ウエル領域３に、能動素子として、ゲート２１とＮ型のソース／ドレイン領域２２を有する、Ｎ型のＭＯＳトランジスタＮＭＯＳが、２個形成されている。２個のＮ型のＭＯＳトランジスタＮＭＯＳは、Ｐ型の半導体ウエル領域３の左の部分と右の部分とに離れて配置されている。
そして、それぞれのＮ型のＭＯＳトランジスタＮＭＯＳの左右及び奥側を囲うように、Ｎ＋活性領域５に接続された第２のコンタクト層１２が形成されている。それぞれのＮ型のＭＯＳトランジスタＮＭＯＳの左手前にＮ型ゲートダミー７Ｎが形成され、右手前にＰ型ゲートダミー７Ｐが形成されている。
左のＭＯＳトランジスタＮＭＯＳの右手前のＰ型ゲートダミー７Ｐと、右のＭＯＳトランジスタＮＭＯＳの左手前のＮ型ゲートダミー７Ｎとには、第１のコンタクト層１１を介して、第１層の金属配線層１３が接続されている。
また、左のＭＯＳトランジスタＮＭＯＳの左手前のＮ型ゲートダミー７Ｎや右のＭＯＳトランジスタＮＭＯＳの右手前のＰ型ゲートダミー７Ｐは、図示しない隣の半導体ウエル領域のゲートダミーと、同様に接続されている。
第１層の金属配線層１３の中央部の上には、プラグ層１４が形成され、その上に金属配線層１５が形成されている。さらに上方には、ダミーパッド１７が形成されている。
その他の構成は、図５に示した第２の実施の形態と同様であるので、重複説明を省略する。
図６では、Ｐ型半導体ウエル領域３とＮ型のＭＯＳトランジスタＮＭＯＳについて図示しているが、Ｎ型半導体ウエル領域においても、Ｐ型のＭＯＳトランジスタＰＭＯＳと活性領域６及び第２のコンタクト層１２との組を複数形成してもよい。
＜４．第４の実施の形態＞
本発明の半導体装置の第４の実施の形態の概略平面図を、図７に示す。
本実施の形態は、複数個の能動素子に対して、吸熱部を１つ設けた場合である。
図７に示すように、Ｐ型半導体ウエル領域３に、能動素子として、ゲート２１とＮ型のソース／ドレイン領域２２を有する、Ｎ型のＭＯＳトランジスタＮＭＯＳが２個形成されている。２個のＮ型のＭＯＳトランジスタＮＭＯＳは、ソース／ドレイン領域２２のうちの一方を共有している。
その他の構成は、図５に示した第２の実施の形態と同様であるので、重複説明を省略する。
図７では、Ｐ型半導体ウエル領域３とＮ型のＭＯＳトランジスタＮＭＯＳについて図示しているが、Ｎ型半導体ウエル領域においても同様に、複数個のＰ型のＭＯＳトランジスタＰＭＯＳに対して、活性領域６及び第２のコンタクト層１２を１個配置してもよい。
この第４の実施の形態では、２個のＮ型のＭＯＳトランジスタＮＭＯＳに対して、共通の１つの冷却機能素子を形成しているので、図６に示した第３の実施の形態と比較して、全体の面積を低減することができる。
図５〜図７に示した平面図では、冷却機能素子の最小単位を示している。
なお、本発明において、能動素子と冷却機能素子との配置は、図５〜図７に示した配置に限定されるものではなく、他の配置も可能である。
例えば、Ｎ型の半導体ウエル領域上とＰ型の半導体ウエル領域上とには関係なく、複数個の冷却機能素子が直列に連結された配置としてもよい。
冷却機能素子は、必ずしも半導体チップの基板表面に広く分布するように形成する必要はない。必要性に応じて、半導体チップ内に、もしくは、半導体チップ内の回路ブロックに、１個以上の冷却機能素子があればよい。
＜５．変形例＞
ところで、近年の半導体チップでは、図８Ａ及び図８Ｂに回路構成図を示すような、パワーゲートと呼ばれる、回路ブロックの電源もしくは接地電位を動的に制御することで消費電力を抑制する機構が備わっている。
図８Ａでは、ロジック回路ブロック４２に電源４１が接続され、ロジック回路ブロック２と接地電位４３との間に、パワーゲート４４が接続されている。
図８Ｂでは、ロジック回路ブロック４２に接地電位４３が接続され、ロジック回路ブロック４２と電源４１との間にパワーゲート４４が接続されている。
本発明の半導体装置においては、さらに、パワーゲートを冷却機能素子に接続することにより、チップ冷却に必要な消費電力を抑制することが可能になる。
その場合の構成の一例を、本発明の変形例として、以下に示す。
本発明の半導体装置にパワーゲートを設けた場合の一形態の回路構成図を、図９Ａに示す。図９Ａに示す形態は、図８Ａに示した、ロジック回路ブロック４２の接地電位４３側にパワーゲート４４が接続された構成に、本発明の構成を適用している。
図９Ａにおいては、パワーゲート４４が接地電位４３側に接続されたロジック回路ブロック４２と、本発明による冷却機能素子４５の回路とで、電源４１を共有している。そして、冷却機能素子４５の一端を電源４１に接続して、冷却機能素子４５の他端をパワーゲート４４に接続している。これにより、ロジック回路ブロック４２の電源供給の動的制御に連動して、冷却機能素子４５の電源が制御される。
また、本発明の半導体装置にパワーゲートを設けた場合の他の形態の回路構成図を、図９Ｂに示す。図９Ｂに示す形態は、図８Ｂに示した、ロジック回路ブロック４２の電源４１側にパワーゲート４４が接続された構成に、本発明の構成を適用している。
図９Ｂにおいては、ロジック回路ブロック４２と本発明による冷却機能素子４５の回路とで、接地電位４３を共有している。そして、冷却機能素子４５の一端をパワーゲート４４に接続して、冷却機能素子４５の他端を接地電位４３に接続している。これにより、ロジック回路ブロック４２の接地電位制御と連動して、冷却機能素子４５の接地電位が制御される。
上述の各実施の形態では、素子分離層２及び活性領域５，６を、シリコン基板１に形成していた。
本発明では、活性領域やトランジスタのソース／ドレイン領域を形成する半導体層は、シリコン基板に限定されない。
例えば、シリコン基板上のシリコンエピタキシャル層や、他の半導体を使用した半導体基板や半導体エピタキシャル層としてもよい。
また、例えば、絶縁基板上の半導体層としてもよい。
上述の各実施の形態では、冷却機能素子が形成されているシリコン基板１の他の部分に、能動素子として、ＭＯＳトランジスタ（ＮＭＯＳ，ＰＭＯＳ）が形成されている構成としていた。
本発明は、半導体基体に、冷却機能素子とＭＯＳトランジスタ以外の構成の能動素子（ダイオードやバイポーラトランジスタ等）とが形成されている構成としてもよい。
また、本発明は、能動素子がなく受動素子のみが半導体基体に形成されている構成とすることも可能である。この構成でも、冷却機能素子によって、効率的に半導体基体を冷却することができる。
冷却機能素子のゲートダミー７Ｎ，７Ｐを形成する場所は、上述した各実施の形態のＳＴＩ構造の素子分離層２上に限定されるものではなく、他の場所も可能である。例えば、シリコン基板等の半導体層上に、ゲート絶縁膜を介して、もしくは、素子分離層以外の絶縁層を介して、ゲートダミーを形成することも可能である。
また、ＳＴＩ構造の素子分離層は、シリコン基板等の半導体層に完全に埋め込まれた構成に限らず、素子分離層の一部がシリコン基板等の半導体層の表面よりも上に形成されていてもよい。上述した各実施の形態のように、ＳＴＩ構造の素子分離層２をシリコン基板１等に完全に埋め込んで形成すると、ほぼ平坦な表面上にゲートダミーの半導体層を形成することができるので、この半導体層を良好な膜質で容易に形成できる。
上述の各実施の形態では、ＭＯＳトランジスタのゲートとは構成が異なり、ゲートとしては動作しない、ゲートダミー７Ｎ，７Ｐを冷却機能素子に使用していた。
本発明では、ゲートダミーに限らず、例えば、ＭＯＳトランジスタのゲートと同様の構成のＮ型ゲート及びＰ型ゲートを作製して、このゲートを冷却機能素子に使用することも可能である。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１ シリコン基板、２ 素子分離層、３ Ｐ型半導体ウエル領域、４ Ｎ型半導体ウエル領域、５ Ｎ＋活性領域、６ Ｐ＋活性領域、７Ｎ Ｎ型ゲートダミー、７Ｐ Ｐ型ゲートダミー、８ サイドウォール、９ シリサイド、１０ シリサイドブロック、１１ 第１のコンタクト層、１２ 第２のコンタクト層、１３ 第１層の金属配線層、１４ プラグ層、１５ 金属配線層、１６ コンタクト層、１７ パッドダミー、１８ 熱伝導材、１９ ヒートシンク、２１ ゲート、２２，２３ ソース／ドレイン領域、３１ ポリシリコン膜、４１ 電源、４２ ロジック回路ブロック、４３ 接地電位、４４ パワーゲート、４５ 冷却機能素子、ＮＭＯＳ Ｎ型のＭＯＳトランジスタ、ＰＭＯＳ Ｐ型のＭＯＳトランジスタ

Claims (15)

  1. 不純物領域から成り、半導体層の表面に形成された活性領域と、
    Ｎ型の不純物を有する半導体から成るＮ型ゲートと、
    Ｐ型の不純物を有する半導体から成るＰ型ゲートと、
    前記Ｎ型ゲート及び前記Ｐ型ゲート及び前記活性領域に接続された第１の金属配線と、
    前記Ｐ型ゲート及び前記Ｎ型ゲートに接続された第２の金属配線と、
    前記第２の金属配線に接続され、熱を外部に放出するための放熱部とを含む冷却機構素子を備えた
    半導体装置。
  2. 前記放熱部は、前記第２の金属配線に熱的に接続され、ボンディング用パッドと同じ金属層をさらに含む、請求項１に記載の半導体装置。
  3. 前記放熱部は、前記金属層に熱的に接続された、ヒートシンクをさらに含む、請求項２に記載の半導体装置。
  4. 複数個の前記Ｎ型ゲート及び前記Ｐ型ゲートが交互に電気的に接続されている、請求項１に記載の半導体装置。
  5. 前記冷却機構素子と、能動素子とが、同一の前記半導体層に形成されている、請求項１に記載の半導体装置。
  6. 前記半導体層に形成され、前記能動素子を構成する第２の不純物領域と、前記第２の不純物領域に電気的に接続されたコンタクト層とをさらに含み、前記第１の金属配線及び前記第２の金属配線は、前記コンタクト層と同一層の金属層を含む、請求項５に記載の半導体装置。
  7. 前記能動素子と、前記冷却機構素子の前記活性領域とが、前記半導体層の同一の半導体ウエル領域内に形成されている、請求項５に記載の半導体装置。
  8. 前記半導体層、前記Ｎ型ゲート、前記Ｐ型ゲートがシリコンで形成され、
    前記Ｎ型ゲート及び前記Ｐ型ゲートの表面の一部に形成された、絶縁体から成るシリサイドブロックと、
    前記Ｎ型ゲート及び前記Ｐ型ゲートの表面の前記シリサイドブロックにより分離された２つの部分、並びに、前記活性領域の表面に、それぞれ形成された、金属元素とシリコンから成るシリサイドと、
    前記２つの部分の一方の部分及び前記活性領域の表面の前記シリサイドに接続された、前記第１の金属配線と、
    前記２つの部分の他方の部分の前記シリサイドに接続された、前記第２の金属配線とをさらに含む、請求項１に記載の半導体装置。
  9. 回路ブロックの電源又は接地電位と、前記冷却機構素子の電源又は接地電位とが、共通に接続されており、共通に接続された前記電源又は前記接地電位を動的に制御する制御回路をさらに含む、請求項１に記載の半導体装置。
  10. 前記Ｎ型ゲート及び前記Ｐ型ゲートは、それぞれ前記半導体層に形成された素子分離層上に形成されている、請求項１に記載の半導体装置。
  11. 半導体層上に、ゲートとなる半導体膜を形成する工程と、
    前記半導体膜の一部にＮ型の不純物を注入し、前記半導体膜の他の一部にＰ型の不純物を注入する工程と、
    前記半導体膜をパターニングして、Ｎ型ゲートとＰ型ゲートをそれぞれ形成する工程と、
    前記半導体層の表面に、不純物領域から成る活性領域を形成する工程と、
    前記Ｎ型ゲート及び前記Ｐ型ゲート及び前記活性領域に接続して第１の金属配線を形成し、前記Ｐ型ゲート及び前記Ｎ型ゲートに接続して第２の金属配線を形成する工程と、
    前記第２の金属配線に接続して、熱を外部に放出するための放熱部を形成する工程とを含む
    半導体装置の製造方法。
  12. 前記半導体膜をパターニングして、前記Ｎ型ゲートと前記Ｐ型ゲートをそれぞれ形成する工程を、前記半導体層上にトランジスタのゲートを形成する工程と同時に行う、請求項１１に記載の半導体装置の製造方法。
  13. 前記活性領域を形成する工程と、前記半導体層に能動素子を構成する第２の不純物領域を形成する工程とを行った後に、前記第２の不純物領域に電気的に接続してコンタクト層を形成すると同時に、前記第１の金属配線及び第２の金属配線を構成する、前記コンタクト層と同一層の金属層を形成する工程を行う、請求項１１に記載の半導体装置の製造方法。
  14. 前記半導体層、前記Ｎ型ゲート、前記Ｐ型ゲートを、シリコンで形成し、
    前記活性領域を形成する工程の後に、前記Ｎ型ゲート及び前記Ｐ型ゲートの表面の一部に、絶縁体によってシリサイドブロックを形成する工程と、前記Ｎ型ゲート及び前記Ｐ型ゲートの表面の前記シリサイドブロックにより分離された２つの部分、並びに、前記活性領域の表面に、金属元素とシリコンから成るシリサイドを形成する工程とをさらに含み、
    前記２つの部分の一方の部分及び前記活性領域の表面の前記シリサイドに接続して、前記第１の金属配線を形成し、前記２つの部分の他方の部分の前記シリサイドに接続して、前記第２の金属配線を形成する
    請求項１１に記載の半導体装置の製造方法。
  15. 前記Ｎ型ゲート及び前記Ｐ型ゲートを、それぞれ前記半導体層に形成された素子分離層上に形成する請求項１１に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017525135A (ja) * 2014-06-02 2017-08-31 ハット テクノロジ アノニム シルケット 冷却アレイを有している集積回路
CN113488579A (zh) * 2020-06-18 2021-10-08 台湾积体电路制造股份有限公司 集成电路和制造集成电路（ic）结构的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107046029B (zh) * 2016-02-05 2019-08-27 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法
US10014266B2 (en) * 2016-07-26 2018-07-03 Raytheon Company Monolithic microwave integrated circuit (MMIC) and method for forming such MMIC having rapid thermal annealing compensation elements
US10319662B2 (en) * 2017-02-01 2019-06-11 Indian Institute Of Science Non-planar electrostatic discharge (ESD) protection devices with nano heat sinks

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3196762B2 (ja) 1999-04-20 2001-08-06 日本電気株式会社 半導体チップ冷却構造
JP2001156228A (ja) 1999-11-24 2001-06-08 Mitsubishi Electric Corp 冷却装置付半導体装置および冷却装置付半導体装置の製造方法
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
US6614109B2 (en) * 2000-02-04 2003-09-02 International Business Machines Corporation Method and apparatus for thermal management of integrated circuits
JP2004207271A (ja) * 2002-12-20 2004-07-22 Nec Electronics Corp Ｓｏｉ基板及び半導体集積回路装置
KR20080062045A (ko) * 2006-12-29 2008-07-03 동부일렉트로닉스 주식회사 시모스 소자 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017525135A (ja) * 2014-06-02 2017-08-31 ハット テクノロジ アノニム シルケット 冷却アレイを有している集積回路
CN113488579A (zh) * 2020-06-18 2021-10-08 台湾积体电路制造股份有限公司 集成电路和制造集成电路（ic）结构的方法
KR20210157312A (ko) * 2020-06-18 2021-12-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 열전 구조물 및 방법
KR102580102B1 (ko) * 2020-06-18 2023-09-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 열전 구조물 및 방법

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