JPH11233986A

JPH11233986A - 半導体装置

Info

Publication number: JPH11233986A
Application number: JP10029366A
Authority: JP
Inventors: Hisayoshi Yamoto; 久良矢元; Masataka Shingu; 正孝新宮
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-02-12
Filing date: 1998-02-12
Publication date: 1999-08-27

Abstract

(57)【要約】【課題】放熱フィンの取り付けやダイナミック回路の
採用等によるＬＳＩの冷却対策では、ＬＳＩの微細化や
大型チップ化が進み発熱量が多くなると冷却能力が不十
分となり、ＬＳＩが正常に動作することが困難になる。【解決手段】半導体基板（図示省略）の表面に素子
（図示省略）が配置された半導体チップ１１を搭載した
半導体装置１において、半導体チップ１１の表面、裏面
および側面の少なくともいずれかの面に対して、接する
状態にまたはその近傍にペルチエ効果素子２１が備えら
れていて、かつ該ペルチエ効果素子２１に電流を供給す
る電源３１が備えられているものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、詳しくはペルチエ効果素子を搭載した半導体装置に
関する。

【０００２】

【従来の技術】半導体集積回路装置（以下ＬＳＩとい
う）は微細化を日進月歩で進めつつある。これによっ
て、情報処理機能の拡大や記憶容量の拡大も進められ、
さらには演算素子や記憶素子をワンチップに搭載したシ
ステムＬＳＩが実現されてきている。そして昨今は、シ
リコン基板上のワンチップ内に所望の電気回路システム
を収納することが、微細加工技術の進歩によって可能に
なってきた。システムＬＳＩの実現は、携帯電話、ノー
トブック型パソコン、デジタルカメラ、デジタルカムコ
ーダ、ゲーム機器などの携帯システムの小型化や軽量化
に大きく寄与している。

【０００３】そして微細加工技術は、トランジスタの小
型化、アルミニウムなどにより形成される配線の細線
化、隣接トランジスタ間の近接化、隣接配線間隔の近接
化などに寄与している。一方、それらにともなって、ト
ランジスタのソース・ドレイン抵抗の増大、アルミニウ
ム配線の抵抗増大、配線同士の寄生容量の増大などが誘
発され、ＬＳＩの消費電力の増大をもたらしている。ま
たＬＳＩ内のトランジスタ数の増大による消費電力も大
幅に増大している。

【０００４】さらに、システムの購買者の要求には、小
型化、軽量化だけでなく、より美しい画像提供システ
ム、より高密度の情報提供システム、より高速の情報処
理システム、より長距離での情報交換システム、よりリ
アルな体験が得られるゲームシステムなどがあり、それ
らはある程度の消費電力を犠牲にしてでも使用したいと
いう場合もある。一方、低消費電力でも極限までバッテ
リーの使用時間を延長した携帯システムを使用したいと
いう場合もある。この場合は、放熱を問題視することは
通常はないが、無駄な電力として使われているソース・
ドレイン抵抗や配線抵抗での消費電力を極小化する必要
がある。

【０００５】このような各システムＬＳＩは周囲温度が
−２０℃〜＋７５℃の間で動作することを通常は要求さ
れている。しかしＬＳＩが微細化するにつれて、ソース
・ドレイン部の拡散層の抵抗値ｒ１、基板配線の抵抗ｒ
２等が増大する。また、ゲート電極とソースとの間およ
びゲート電極とドレインとの間の電気容量ｃ１、ゲート
電極とチャネルとの間の電気容量ｃ２、金属配線と隣り
合う金属配線との間の電気容量ｃ３、金属配線とシリコ
ン基板との間の電気容量ｃ４、金属配線層が多層になる
と上下の金属配線層同士の間の電気容量ｃ５等が増大す
る。

【０００６】上記各抵抗値ｒ１，ｒ２や、各電気容量値
ｃ１〜ｃ５の増大はＬＳＩを流れる総電流値Ｉに対し
て、トランジスタや配線の寄生容量の充放電電流や抵抗
を流れる電流としてＬＳＩの消費電力を増大させる。ま
た、情報処理速度を上げたいという要求から、周波数ｆ
を上げることによって、ますますトランジスタや配線の
寄生容量の充放電電流が増加する。以上の結果から、Ｌ
ＳＩの消費電力が増大することになり、ＬＳＩの発熱を
増大させている。また前述のように、ＬＳＩのワンチッ
プ化はチップサイズの大型化をもたらし、それによって
発熱量も増大するという結果になる。

【０００７】またＬＳＩはそれ自体の発熱のために、ク
ロック周波数や応答周波数が飽和する。すなわち、ＬＳ
Ｉ内部の極限的な信号通路の部分でトランジスタの動作
が、上記クロック周波数や応答周波数に追随できなくな
る。今や、例えば電源電圧が３Ｖでクロック周波数が２
００ＭＨｚの中央演算処理装置（ＣＰＵ）が現実のもの
となる時代ではあるが、さらに動作速度を上げたシステ
ムＬＳＩの実現のためには、さらに微細化された加工技
術を用いなければ、ＬＳＩの周囲温度の上限である＋７
５℃以下にそのＬＳＩの周囲温度を保つことができな
い。

【０００８】図１３に示すように、通常、電源電流（図
面では矢印で示す）は電源（Ｖｃｃ）から供給され、電
源線１２１を通してＬＳＩ１１１に供給され、ＬＳＩ１
１１を駆動してから接地電源線１２２を通ってアース
（ＧＮＤ）に至る。このときＬＳＩ１１１は発熱し、電
源（Ｖｃｃ）からＬＳＩ１１１に流れ込む電力には、こ
の発熱に要するエネルギーも含んでいる。ここで発生し
た熱エネルギーＱは、ＬＳＩ１１１を加熱するととも
に、ＬＳＩ１１１のパッケージ（図示省略）を通って周
囲の雰囲気やプリント基板（図示省略）に吸収されてい
く。このようにして、ＬＳＩ１１１自体の温度およびそ
の周囲温度が上昇していくことになる。なお、本図面に
おいて、半導体チップ１１１内の矢印は半導体チップ１
１内を流れる電流を示し、接地電源線１２２よりＧＮＤ
に向かう矢印はアース電流を示す。

【０００９】そこでＬＳＩ自体の温度上昇やその周囲の
温度上昇を抑えるために、これまではダイナミック回路
の採用のような電気回路的対策や、パッケージに大型の
フィン（放熱ひれ）を取り付けたり、ファン（送風機）
によってその熱せられた空気を追い払うといった物理的
対策で対処するのが通常であった。しかし、このような
対策では、周囲温度を最高であっても７５℃以下にし
て、２０Ｗで２００ＭＨｚ以上の高機能で高速動作のシ
ステムＬＳＩを動作させることは困難である。また、仮
に動作させることができたとしても、その場合にはシス
テムＬＳＩの大きさが極めて大きなものになる。

【００１０】以上、ＭＯＳ（Metal-Oxide-Semiconducto
r ）型のＬＳＩで記述したが、バイポーラ型のＬＳＩや
画素数が数十万個のＣＣＤＬＳＩであっても、上記同様
のことがいえる。

【００１１】

【発明が解決しようとする課題】しかしながら、システ
ムＬＳＩの微細化や大型チップ化が進み、発熱量が多く
なると、パッケージの熱抵抗のために、あるいは周囲と
の温度差が少ないために、熱エネルギーが十分に吸収さ
れず、ＬＳＩの温度を上げることになる。すなわち、ま
すますＬＳＩは加熱されることになる。これではＬＳＩ
は正常に動作しなくなるので、上記説明したような回路
的対策や物理的対策を行ってきたが、０．２５μｍ世代
以降になるとそれでは不十分な対策となる。そのため、
ＬＳＩの動作速度やアクセスタイムが制限されるように
なる。

【００１２】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置である。すなわち、半
導体基板に素子が配置されてなる半導体チップを搭載し
た半導体装置において、半導体チップの表面、裏面およ
び側面の少なくともいずれかの面に対して、接するまた
はその近傍にペルチエ効果素子を備えるとともに、その
ペルチエ効果素子に電流を供給する電源を備えたもので
ある。

【００１３】上記半導体装置では、半導体チップ（例え
ば半導体集積回路を搭載した半導体チップ）で発生し、
半導体チップの外部へ無駄に放出されている熱エネルギ
ーが、半導体チップの表面、裏面および側面の少なくと
もいずれかの面に対して、接するまたはその近傍に備え
たペルチエ効果素子により吸熱される。そのため、半導
体チップから発生する熱量が半導体チップ周辺に蓄積さ
れなくなるので、半導体装置の動作温度を所定の周囲温
度以下に収めることが可能になる。

【００１４】上記半導体装置のペルチエ効果素子は、複
数個の単体のペルチエ効果素子を直列に接続されたもの
を備えている。

【００１５】上記ペルチエ効果素子では、直列に接続さ
れた単体のペルチエ効果素子の吸熱電極の面積分だけ、
吸熱面積量が増加することになる。このように複数個の
単体のペルチエ効果素子を直列に接続したものでは、１
個のペルチエ効果素子では吸熱する面積が不足している
場合に効果的であり、特に大面積を冷却するのに効果的
である。

【００１６】上記半導体装置のペルチエ効果素子は、複
数個の単体のペルチエ効果素子を並列に接続されたもの
を備えている。

【００１７】上記ペルチエ効果素子では、並列に接続さ
れた単体のペルチエ効果素子の分だけ、吸熱容量が増加
することになる。このように複数個の単体のペルチエ効
果素子を並列に接続したものでは、１個のペルチエ効果
素子では吸熱容量が不足している場合に効果的である。

【００１８】

【発明の実施の形態】本発明の半導体装置に係わる実施
形態の一例を、図１の概略回路構成図によって説明す
る。

【００１９】図１に示すように、半導体装置１は、半導
体基板（図示省略）の表面に素子（図示省略）が配置さ
れてなる半導体チップ（例えば半導体集積回路）１１を
搭載したものであり、その半導体チップ１１の表面、裏
面および側面の少なくともいずれかの面に対して、ペル
チエ効果素子２１を接するまたはその近傍に備えたもの
である。このペルチエ効果素子２１は、ペルチエ効果を
利用して熱を吸収する素子のことをいう。さらに上記ペ
ルチエ効果素子２１には電流を供給する電源（直流電
源）３１（Ｖｐｐ）が接続されている。

【００２０】上記ペルチエ効果素子２１は、１個（単
体）のペルチエ効果素子で構成されたものであっても、
または複数個の単体のペルチエ効果素子で構成されたも
のであってもよい。また上記素子は、ＮＭＯＳトランジ
スタ、ＰＭＯＳトランジスタ、ＣＭＯＳトランジスタ、
バイポーラトランジスタ、接合型トランジスタ、電荷結
合素子、キャパシタ、抵抗、ダイオード等のいずれかま
たはそれらを組み合わせたものからなる。また上記半導
体チップ１１は、素子を形成した複数層の半導体基板か
らなるものであってもよい。

【００２１】また、上記半導体チップ１１には電源線１
２と接地電源線１３とが接続されていて、同半導体チッ
プ１１は電源Ｖｃｃより電源線１２を介して電源電流Ｉ
（図面では矢印で示す）の供給を受けて駆動される。そ
して接地電源線１３によって電気的に接地（ＧＮＤ）さ
れている。なお、本図面において、半導体チップ１１内
の矢印は半導体チップ１１内を流れる電流を示し、接地
電源線１３よりＧＮＤに向かう矢印はアース電流を示
す。

【００２２】上記図１によって説明した半導体装置１の
ペルチエ効果素子２１は、１個（単体）のペルチエ効果
素子からなるものである。そのペルチエ効果素子２１の
構成の一例を、図２の（１）の概略構成図および（２）
の等価回路図によって説明する。

【００２３】図２の（１）、（２）に示すように、Ｐ型
の熱電半導体２２の一端とＮ型の熱電半導体２３の一端
とを吸熱（冷却）電極２４でオーミック接触により接続
し、このＰ型の熱電半導体２２の他端には電極２５が接
続され、このＮ型の熱電半導体２３の他端には電極２６
が接続されている。ここでは、上記吸熱電極２４をペル
チエ効果素子２１の冷却側端子としているので、Ｐ型の
熱電半導体２２に接続される電極２５を負（−）極と
し、Ｎ型の熱電半導体２３に接続される電極２６を正
（＋）極とする。そして上記電極２５，２６には、電極
２５が負極となり、電極２６が正極となるように、直流
電源３１が接続されている。なお、上記直流電源３１に
発生電圧が可変となる可変電源を用いることによって、
ペルチエ効果素子２１の吸熱電極２４側の吸熱量を調整
することが可能である。なお、上記電極２５，２６を吸
熱電極とする場合には、電極２５が正極となり、電極２
６が負極となるように、直流電源３１を接続すればよ
い。

【００２４】また上記Ｐ型の熱電半導体には、ビスマス
化合物（例えば、Ｂｉ₂Ｔｅ₃、Ｂｉ₂Ｓｅ₃等）、ア
ンチモン化合物（例えば、ＣｏＳｂ₃、ＲｈＳｂ₃、Ｉ
ｒＳｂ₃等）、ケイ化物（例えば、ＳｉＧｅ、ＦｅＳｉ
₂、Ｒｕ₂Ｓｉ₃等）を用いる。また上記Ｎ型の熱電半
導体には、Ｓｂ₂Ｔｅ₃、ケイ化物（例えば、ＳｉＧ
ｅ、ＦｅＳｉ₂、ＲｕＳｉ₃等）を用いる。

【００２５】上記図１および図２によって説明した半導
体装置１では、半導体チップ１１の表面、裏面および側
面の少なくともいずれかの面に対して、接するまたはそ
の近傍にペルチエ効果素子２１が備えられていることか
ら、半導体チップ１１で発生し、半導体チップ１１の外
部へ放出されている熱エネルギーＱの一部または全部
は、そのペルチエ効果素子２１により吸熱される。その
ため、半導体チップ１１から発生する熱量が半導体チッ
プ１１の周辺に蓄積されなくなるので、半導体チップ１
１の動作温度を所定の周囲温度以下に収めることが可能
になる。また、ペルチエ効果素子２１の吸熱量が不足し
ている場合には、電源電圧（Ｖｐｐ）を高めて電流を増
加させることにより吸熱量を増加させればよい。

【００２６】また、半導体装置１の周囲温度が最大保証
温度である７５℃を越える状態になろうとしても、この
半導体装置１は正常に動作する。すなわち、半導体装置
１の周辺に蓄積されるようとする熱エネルギーがペルチ
エ効果素子２１によって奪い取られるので、半導体装置
１の周辺には熱エネルギーが蓄積されることはない。そ
のため、半導体装置１の動作温度を所定の周囲温度以下
に収めることが可能になる。また半導体装置１の周囲温
度が通常の最大保証温度の７５℃であっても、半導体装
置１を冷却することによって、そのクロック周波数が高
くなり、またアクセスタイムが短くなって、高速化が図
れる。

【００２７】また、ペルチエ効果素子２１を備えること
によって、従来と同様の技術を使って半導体チップ１１
を作製する、またはさらなる微細化技術を使って半導体
チップ１１を作製しても、半導体装置１を大チップ化す
ることが可能になる。また、半導体装置１の発熱量が大
きくなる１世代前の技術を使って作製したものであって
も、当世代の半導体装置の動作速度のものを作製するこ
とを可能にする。

【００２８】上記半導体装置１におけるペルチエ効果素
子２１は、単体のペルチエ効果素子に限定されることは
なく、複数個のペルチエ効果素子を接続したものであっ
てもよい。

【００２９】次に、複数個の単体のペルチエ効果素子を
直列接続したものからなるペルチエ効果素子を備えた本
発明の半導体装置に係わる実施形態の一例を、図３の
（１）の概略構成図および（２）の等価回路図によって
説明する。この半導体装置は、前記図１によって説明し
た半導体装置において、ペルチエ効果素子が複数個の単
体のペルチエ効果素子を直列接続したものからなり、そ
の他の構成部品は前記図１によって説明したものと同様
である。そこで、図３では、直列接続したペルチエ効果
素子のみを説明することにする。

【００３０】図３の（１）、（２）に示すように、ペル
チエ効果素子２１は、例えば３個の単体のペルチエ効果
素子Ｋ１，Ｋ２，Ｋ３を直列に接続したものからなる。
各単体のペルチエ効果素子Ｋ１〜Ｋ３は、前記図２によ
って説明したのと同様に、Ｐ型の熱電半導体２２の一端
とＮ型の熱電半導体２３の一端とを吸熱（冷却）電極２
４でオーミック接触により接続し、このＰ型の熱電半導
体２２の他端には電極２５が接続され、このＮ型の熱電
半導体２３の他端には電極２６が接続されているものか
らなる。そして単体のペルチエ効果素子Ｋ１の電極２５
は負（−）極に接続されているとともにこの単体のペル
チエ効果素子Ｋ１の電極２６は、別の単体のペルチエ効
果素子Ｋ２の電極２５に接続されている。またこの単体
のペルチエ効果素子Ｋ２の電極２６は別の単体のペルチ
エ効果素子Ｋ３の電極２５に接続されている。そしてこ
の単体のペルチエ効果素子Ｋ３の電極２６は正（＋）極
に接続されている。なお、上記電極２５，２６を吸熱電
極とする場合には、単体のペルチエ効果素子Ｋ１の電極
２５を正極とし、単体のペルチエ効果素子Ｋ３の電極２
６が負極となるように、直流電源（図示省略）を接続す
ればよい。

【００３１】このように、単体のペルチエ効果素子Ｋ１
〜Ｋ３の極性の異なる電極同士を接続することにより、
単体のペルチエ効果素子Ｋ１〜Ｋ３を直列に接続するこ
とが可能になる。なお、単体のペルチエ効果素子の接続
個数は３個に限定されることはなく、複数個であれば何
個でもよい。

【００３２】上記説明したように単体のペルチエ効果素
子Ｋ１〜Ｋ３を直列に接続したペルチエ効果素子２１で
は、直列に接続された単体のペルチエ効果素子Ｋ２，Ｋ
３の吸熱電極の面積分だけ、吸熱面積量を増加させるこ
とが可能になる。このように単体のペルチエ効果素子Ｋ
１〜Ｋ３を直列に接続したものでは、１個のペルチエ効
果素子では吸熱する面積が不足している場合に効果的で
あり、特に大面積を冷却するのに効果的である。

【００３３】ここで上記構成のペルチエ効果素子２１の
特性の一例を以下に説明する。単体のペルチエ効果素子
を直列に接続してなるペルチエ効果素子の寸法を例えば
４０ｍｍ（幅）×４０ｍｍ（奥行き）×５．５ｍｍ（高
さ）とし、冷却用電力をおよそ６０Ｗ（４Ｖ×１５Ａ）
とすると、熱負荷はおよそ３０Ｗとなり、吸熱電極２４
側が−１０℃、電極２５，２６側が３０℃程度になる。

【００３４】次に、複数個の単体のペルチエ効果素子を
並列接続したものからなるペルチエ効果素子を備えた本
発明の半導体装置に係わる実施形態の一例を、図４の
（１）の概略構成図および（２）の等価回路図によって
説明する。この半導体装置は、前記図１によって説明し
た半導体装置において、ペルチエ効果素子が複数個の単
体のペルチエ効果素子を並列接続したものからなり、そ
の他の構成部品は前記図１によって説明したものと同様
である。そこで、図４では、並列接続したペルチエ効果
素子のみを説明することにする。

【００３５】図４の（１）、（２）に示すように、ペル
チエ効果素子２１は、例えば３個の単体のペルチエ効果
素子Ｋ１，Ｋ２，Ｋ３を並列に接続したものからなる。
各単体のペルチエ効果素子Ｋ１〜Ｋ３は、前記図２によ
って説明したのと同様に、Ｐ型の熱電半導体２２の一端
とＮ型の熱電半導体２３の一端とを吸熱（冷却）電極２
４でオーミック接触により接続し、このＰ型の熱電半導
体２２の他端には電極２５が接続され、このＮ型の熱電
半導体２３の他端には電極２６が接続されているものか
らなる。そして単体のペルチエ効果素子Ｋ１〜Ｋ３の各
電極２５同士が接続されるとともにこの単体のペルチエ
効果素子Ｋ１〜Ｋ３の各電極２６同士が接続されてい
る。そして電極２５は直流電源（Ｖｐｐ）３１の負
（−）極に接続され、電極２６は直流電源（Ｖｐｐ）３
１の正（＋）極に接続されている。なお、上記電極２
５，２６を吸熱電極とする場合には、電極２５を正極と
し、電極２６が負極となるように、直流電源（図示省
略）を接続すればよい。

【００３６】このように、単体のペルチエ効果素子の極
性を同じくする電極同士を接続することにより、単体の
ペルチエ効果素子を並列に接続することが可能になる。
なお、単体のペルチエ効果素子の接続個数は３個に限定
されることはなく、複数個であれば何個でもよい。

【００３７】上記説明したように単体のペルチエ効果素
子Ｋ１〜Ｋ３を並列に接続した半導体装置では、並列に
接続された単体のペルチエ効果素子Ｋ２，Ｋ３の分だ
け、吸熱容量を増加させることが可能になる。このよう
に単体のペルチエ効果素子Ｋ１〜Ｋ３を並列に接続した
ものでは、ペルチエ効果素子の吸熱容量が不足していた
場合に効果的であり、例えば１個のペルチエ効果素子で
は吸熱容量が不足している場合に効果的である。

【００３８】次に、上記図３，図４によって説明した半
導体装置のペルチエ効果素子の応用例として、複数個の
単体のペルチエ効果素子が直列接続されたものを並列接
続したものからなるペルチエ効果素子を図５によって説
明する。

【００３９】図５に示すように、ペルチエ効果素子２１
は以下のような構成を成す。すなわち、単体のペルチエ
効果素子Ｋ１〜Ｋ３が前記図３によって説明したのと同
様に直列に接続されて、直列接続のペルチエ効果素子列
Ｌｄ１〜Ｌｄ３が形成されている。各ペルチエ効果素子
列Ｌｄ１〜Ｌｄ３の一方の端子となるＰ型電極同士は接
続され、同ペルチエ効果素子列Ｌｄ１〜Ｌｄ３の他方の
端子となるＮ型電極同士も接続されて、ペルチエ効果素
子列Ｌｄ１〜Ｌｄ３が並列に接続されている。上記Ｐ型
電極は負（−）極に接続され、上記Ｎ型電極は正（＋）
極に接続されている。

【００４０】なお、単体のペルチエ効果素子の直列接続
個数は３個に限定されることはなく、複数個であれば何
個でもよい。またペルチエ効果素子列は３列に限定され
ることはなく、複数列であれば何列でもよい。また、ペ
ルチエ効果素子列のうちの何列かを１個の単体のペルチ
エ効果素子としてもよい。

【００４１】上記ペルチエ効果素子２１では、単体のペ
ルチエ効果素子Ｋ１〜Ｋ３が直列に接続されたペルチエ
効果素子列Ｌｄ１〜Ｌｄ３で吸熱面積を増加させ、それ
を並列に接続したことにより吸熱容量を増加させてい
る。

【００４２】次に、上記図３，図４によって説明した半
導体装置のペルチエ効果素子の応用例として、複数個の
単体のペルチエ効果素子が並列接続されたものを直列接
続したものからなるペルチエ効果素子を図６によって説
明する。

【００４３】図６に示すように、ペルチエ効果素子２１
は以下のような構成を成す。すなわち、単体のペルチエ
効果素子Ｋ１〜Ｋ３が前記図４によって説明したのと同
様に並列に接続されて、並列接続のペルチエ効果素子列
Ｌｐ１〜Ｌｐ３が形成されている。各ペルチエ効果素子
列Ｌｐ１〜Ｌｐ３の異なる極性の端子同士は接続され
て、各ペルチエ効果素子列Ｌｐ１〜Ｌｐ３が直列に接続
されている。具体的には、ペルチエ効果素子列Ｌｐ１の
Ｐ型電極が負（−）極に接続され、同ペルチエ効果素子
列Ｌｐ１のＮ型電極はペルチエ効果素子列Ｌｐ２のＰ型
電極に接続されている。このペルチエ効果素子列Ｌｐ２
のＮ型電極はペルチエ効果素子列Ｌｐ３のＰ型電極に接
続されている。そしてこのペルチエ効果素子列Ｌｐ３の
Ｎ型電極は正（＋）極に接続されている。

【００４４】なお、単体のペルチエ効果素子の接続個数
は３個に限定されることはなく、複数個であれば何個で
もよい。またペルチエ効果素子列は３列に限定されるこ
とはなく、複数列であれば何列でもよい。また、ペルチ
エ効果素子列のうちの何列かを１個の単体のペルチエ効
果素子としてもよい。

【００４５】上記ペルチエ効果素子２１では、単体のペ
ルチエ効果素子Ｋ１〜Ｋ３が並列に接続されたペルチエ
効果素子列Ｌｐ１〜Ｌｐ３で吸熱容量を増加させ、それ
を直列に接続したことにより吸熱面積を増加させてい
る。

【００４６】上記図１〜図６によって説明したペルチエ
効果素子２１の冷却側端子となる吸熱電極２４は導電材
料で形成されるので、半導体チップ１１の表面、裏面、
側面等に対面させて配置するには、電気的絶縁性を有す
る絶縁膜が必要になる。

【００４７】そこで図７に示すように、ペルチエ効果素
子２１の冷却端子側となる吸熱電極２４と半導体チップ
１１との間には、電気的な絶縁性を有する絶縁膜６１が
設けられている。この絶縁膜６１としては、このペルチ
エ効果素子の冷却側端子となる吸熱電極２４の熱膨張率
とペルチエ効果素子２１が設けられる半導体チップ１１
の熱膨張率とに近い材料または吸熱電極２４と半導体チ
ップ１１とからの収縮ストレスを緩和する材料で形成さ
れることが好ましい。そのような材料としては、例え
ば、ポリイミド膜、エポキシ樹脂、フィラー入りエポキ
シ樹脂等を用いることが可能であり、それらの厚さは
０．４μｍ〜２．０μｍ程度とする。または雲母を用い
ることも可能である。この雲母は、例えば５μｍ〜２０
μｍ程度の厚さとする。また、吸熱電極２４となる導電
材料の熱膨張率や半導体チップ１１の熱膨張率と大きく
異ならない熱膨張率を有するもの、吸熱電極２４となる
導電材料や半導体チップ１１の熱膨張ストレスを吸収す
るものであれば、上記以外の材料を用いることは可能で
ある。

【００４８】なお、図７では、一例として、前記図２に
よって説明したペルチエ効果素子２１を示したが、図３
〜図６によって説明したペルチエ効果素子でも吸熱電極
２４に絶縁膜６１を被着する同様の構成を採用すること
が好ましい。

【００４９】一方、通常の半導体チップ１１には、リン
シリケートガラス（ＰＳＧ）、窒化シリコン膜等のパッ
シベーション膜（図示省略）が被着されている。そのた
め、必ずしも上記絶縁膜６１は必要とはしないが、ペル
チエ効果素子２１に上記絶縁膜６１を被着しておけば、
半導体チップ１１とペルチエ効果素子２１との絶縁性を
十分に確保することができる。

【００５０】また、半導体チップ１１から外部へ放出さ
れている熱エネルギーがペルチエ効果素子２１により吸
熱されるため、ペルチエ効果素子２１と半導体チップ１
１との間に温度差が生じる。その温度差によるストレス
は、該ペルチエ効果素子２１の冷却側端子の熱膨張率と
上記半導体チップ１１の熱膨張率とに近い材料または該
ペルチエ効果素子２１の冷却側端子と上記半導体チップ
１１とからの収縮ストレスを緩和する材料からなる絶縁
膜６１によって緩和される。そのため、そのストレスに
よるペルチエ効果素子２１の破壊、および半導体チップ
１１の破壊は防止される。

【００５１】次にペルチエ効果素子を半導体チップとと
もにモールドパッケージに組み上げた第１の例〜第４の
例を、図８〜図１２の概略構成断面図によって説明す
る。この第１〜第４の例で説明するペルチエ効果素子に
は、前記図３〜図６によって説明したものを用いること
が可能である。

【００５２】第１の例では、図８に示すように、リード
フレーム１１１のダイパッド１１２に半導体チップ１１
が搭載され、その半導体チップ１１の表面側に絶縁膜６
１を介しかつ半導体チップ１１側にペルチエ効果素子２
１の吸熱電極（図示省略）側を配置して該ペルチエ効果
素子２１が設けられている。このペルチエ効果素子２１
は、図示しない金属線、アウタリード等を介して直流電
源に接続されている。またダイパッド１１２、半導体チ
ップ１１、ペルチエ効果素子２１、リードフレーム１１
１の一部等はモールド樹脂１３１によってモールドされ
ている。このモールド樹脂１３１より外側に延出されて
いる部分がアウタリード１１３となる。上記の如く、半
導体装置１（１ａ）が構成されている。

【００５３】上記構成の半導体装置１ａでは、半導体チ
ップ１１の表面側（素子形成側）に吸熱電極が位置する
ようにペルチエ効果素子２１が設けられていることか
ら、半導体チップ１１が駆動されることにより発生した
熱エネルギーは絶縁膜６１、吸熱電極を介してペルチエ
効果素子２１に吸収される。

【００５４】また第２の例では、図９に示すように、半
導体チップ１１とペルチエ効果素子２１とが導電体のリ
ードフレーム１１１を介して上下に配置されている。こ
のペルチエ効果素子２１は、吸熱電源（図示省略）側が
絶縁膜６１を介してリードフレーム１１１側になるよう
に配置されている。しかも、図示しない金属線、アウタ
リード等を介して直流電源に接続されている。またダイ
パッド１１２、半導体チップ１１、ペルチエ効果素子２
１、リードフレーム１１１の一部等はモールド樹脂１３
１によってモールドされている。このモールド樹脂１３
１より外側に延出された部分がアウタリード１１３とな
る。上記の如く、半導体装置１（１ｂ）が構成されてい
る。

【００５５】なお、上記リードフレーム１１１は、銅、
鉄ニッケル合金が普通ではあるが、酸化アルミニウムと
酸化ケイ素との化合物、またはその他の金属、合金、金
属化合物等であってもよい。金属製のリードフレーム１
１１は熱抵抗が極めて小さいので、電気熱吸収効率が低
下するのはわずかとなる。この電気熱吸収効率は、電気
エネルギーを用いて熱エネルギーを吸収する効率をい
う。

【００５６】上記構成の半導体装置１（１ｂ）では、リ
ードフレーム１１１を介して半導体チップ１１とペルチ
エ効果素子２１とが設けられていて、そのリードフレー
ム１１１側にペルチエ効果素子２１の吸熱電極が配置さ
れていることから、半導体チップ１１が駆動されること
により発生した熱エネルギーはリードフレーム１１１、
絶縁膜６１、吸熱電極を介してペルチエ効果素子２１に
吸収される。しかも、リードフレーム１１１を介して上
側にペルチエ効果素子２１が設けられ下側に半導体チッ
プ１１が設けられていることから、リードフレームの上
下におけるモールド樹脂１３１の厚さをほぼ同等なもの
に形成し易くなるので、信頼性の高い半導体装置１ｂに
なる。

【００５７】さらに第３の例では、図１０に示すよう
に、半導体チップ１１とペルチエ効果素子２１とがリー
ドフレーム１１１のダイパッド１１２の一面側に配置さ
れている。このペルチエ効果素子２１は、絶縁膜６１を
介して吸熱電源（図示省略）側がリードフレーム１１１
側になるようにかつ半導体チップ１１に隣接するように
配置されている。しかも、金属線（図示省略）、アウタ
リード等を介して直流電源に接続される。またダイパッ
ド１１２、半導体チップ１１、ペルチエ効果素子２１、
リードフレーム１１１の一部等はモールド樹脂１３１に
よってモールドされている。このモールド樹脂１３１よ
り外側に延出された部分がアウタリード１１３となる。
上記の如く、半導体装置１（１ｃ）が構成されている。

【００５８】上記構成の半導体装置１（１ｃ）では、半
導体チップ１１とペルチエ効果素子２１とがリードフレ
ーム１１１のダイパッド１１２の一面側に配置されてい
ることから、半導体チップ１１が駆動されることにより
発生した熱エネルギーはリードフレーム１１１、絶縁膜
６１、吸熱電極を介してペルチエ効果素子２１に吸収さ
れる。このように、リードフレーム１１１を介して半導
体チップ１１から発生した熱エネルギーをペルチエ効果
素子２１に吸収させるので、リードフレーム１１１は、
熱抵抗の小さい銅、鉄ニッケル合金等の金属製のものが
好ましい。しかも上記半導体装置１ｃでは、半導体チッ
プ１１とペルチエ効果素子２１とが同一面側に配置され
ていることから、薄型のパッケージとなる。

【００５９】上記説明したように、ペルチエ効果素子２
１の吸熱電極２４側に導電体であるリードフレーム１１
１を配置する場合には、吸熱電極２４とリードフレーム
１１１とのショートを防ぐために絶縁膜６１を設けてい
る。それを図１１によって具体的に説明する。

【００６０】図１１に示すように、吸熱電極２４とリー
ドフレーム１１１との間に絶縁膜６１が配置されてい
る。例えば、前記ペルチエ効果素子２１の吸熱電極２４
に絶縁膜６１を形成する。その絶縁膜６１には、ポリイ
ミド樹脂、エポキシ樹脂、フィラー（例えば酸化ケイ
素、酸化アルミニウム等）入りエポキシ樹脂等を用いる
ことが可能である。この絶縁膜６１の厚さは、材料によ
って異なるが、０．５μｍ〜２０μｍ程度の厚さとする
ことが適当である。なお、絶縁膜６１として雲母、セラ
ミックス等を用いることもできるが、これらの場合に
は、１０μｍ〜１００μｍ程度の厚さが必要になるた
め、上記樹脂材料よりも電気熱吸収効率が低下すること
になる。

【００６１】図示はしないが、ペルチエ効果素子２１と
リードフレーム１１１との間に隙間を生じるような場合
には、スペーサを設けることも可能である。または熱伝
導率のよい材料で上記絶縁膜６１とリードフレーム１１
１との間にスペーサを形成してもよい。なお、スペーサ
を設ける代わりに、上記絶縁膜６１を厚くすることも可
能であり、またはペルチエ効果素子２１の吸熱電極２４
を厚くすることも可能である。

【００６２】上記ペルチエ効果素子の電気熱吸収効率を
高めることができると、複数個の半導体チップをワンチ
ップ内に搭載してもペルチエ効果素子によって昇温を抑
えることができるようになる。その場合の一例を第４の
例として、図１２によって説明する。

【００６３】図１２に示すように、半導体装置１（１
ｄ）では、個々の半導体チップ１１（１１ａ、１１ｂ、
１１ｃ）を構成する半導体基板１０（１０ａ、１０ｂ、
１０ｃ）が積層されて一つの半導体チップ１５が構成さ
れている。この図面では３層に積層されている場合を示
したがその積層数は３層に限定されることはなく複数層
に積層することが可能である。その半導体チップ１５は
リードフレーム１１１のダイパッド１１２に搭載され、
該半導体チップ１５の表面側に絶縁膜６１を介し、かつ
該半導体チップ１５の表面側にペルチエ効果素子２１の
吸熱電極（図示省略）側を配置して、当該ペルチエ効果
素子２１が設けられている。さらに上記ペルチエ効果素
子２１は、金属線（図示省略）、アウタリード等を介し
て直流電源に接続されている。またダイパッド１１２、
半導体チップ１５、ペルチエ効果素子２１、リードフレ
ーム１１１の一部等はモールド樹脂１３１によってモー
ルドされている。このモールド樹脂１３１より外側に延
出された部分がアウタリード１１３となる。このように
して半導体装置１（１ｄ）が構成されている。

【００６４】ペルチエ効果素子２１の電気熱吸収効率を
高めることにより、上記半導体装置１ｄのように、複数
個の半導体チップ１１（１１ａ、１１ｂ、１１ｃ）をワ
ンチップ内に搭載して一つの半導体チップ１５を構成し
ても、ペルチエ効果素子２１が半導体チップ１５の昇温
を抑制することができる。その結果、多数個の半導体チ
ップをワンチップに収納することができるようになるの
で、プリント基板の省スペース化が図れ、電気システム
の小型化が図れる。その応用例としては、例えば、携帯
用機器において、より高速なプロセッサを使えるように
なるので、より高速に情報を伝達したり、より情報処理
能力の高い製品を作製することが可能になる。

【００６５】また、上記説明したように、半導体チップ
１５にペルチエ効果素子２１を備えることにより、同一
のＬＳＩの加工技術を用いて、例えば０．２５μｍ技術
を用いて、従来の０．２５μｍ技術により形成されてい
るＬＳＩチップより大きなチップサイズの製品を作製す
ることが可能になる。言い換えれば、チップからの発熱
のために従来は同一チップ内に搭載することができなか
った回路を、同一チップ内に搭載することができるよう
になる。また、これまで以上に微細化した技術を使っ
て、大チップのＬＳＩを作製できるようになる。それは
微細化したために生じた抵抗値の増加や寄生容量の増加
により発生した熱量を、ペルチエ効果素子２１が吸収す
るからである。例えば、１世代前の０．３５μｍ世代の
プロセッサやメモリを冷却することによって、０．２５
μｍ世代の処理速度が得られるようになる。

【００６６】また、図８〜図１２に示したパッケージ例
においては、リードフレームと一体化したピンを持つプ
ラスチックモールドパッケージで例示しているが、ＢＧ
Ａ（ball grid array ）のようにメタルバンプであって
もよいし、ＰＧＡ（pin gridarray）のようなセラミッ
クパッケージであってもよい。

【００６７】

【発明の効果】以上、説明したように本発明によれば、
半導体チップの表面、裏面および側面の少なくともいず
れかの面に対して、接するまたはその近傍に備えられて
いるペルチエ効果素子が半導体チップから放出されてい
る熱エネルギーを吸収することができるので、半導体装
置周辺に蓄積される熱エネルギーを消費することができ
る。それによって、半導体装置の温度上昇を抑制し、そ
の動作温度を所定の周囲温度以下に収めることが可能に
なる。その結果、半導体装置の動作速度の向上、半導体
装置の大チップ化等が可能になる。

【００６８】また単体のペルチエ効果素子を直列に接続
したペルチエ効果素子を備えた半導体装置の発明によれ
ば、直列に接続された単体のペルチエ効果素子の吸熱電
極の面積分だけ吸熱面積量を増加させることができるの
で、特に大面積を冷却するのに効果的である。

【００６９】また単体のペルチエ効果素子を並列に接続
したペルチエ効果素子を備えた半導体装置の発明によれ
ば、並列に接続された単体のペルチエ効果素子の分だけ
吸熱容量を増加させることができるので、１個のペルチ
エ効果素子では吸熱容量が不足している場合に効果的で
ある。

【図面の簡単な説明】

【図１】本発明に係わる第１実施形態の一例を説明する
概略回路構成図である。

【図２】ペルチエ効果素子の説明図である。

【図３】複数個のペルチエ効果素子を直列接続した一例
の説明図である。

【図４】複数個のペルチエ効果素子を並列接続した一例
の説明図である。

【図５】複数個のペルチエ効果素子を直列接続したもの
を並列接続した一例の説明図である。

【図６】複数個のペルチエ効果素子を並列接続したもの
を直列接続した一例の説明図である。

【図７】ペルチエ効果素子の吸熱電極に形成される絶縁
膜を説明する概略構成断面図である。

【図８】ペルチエ効果素子を半導体チップとともにモー
ルドパッケージに組み上げた第１の例を説明する概略構
成断面図である。

【図９】ペルチエ効果素子を半導体チップとともにモー
ルドパッケージに組み上げた第２の例を説明する概略構
成断面図である。

【図１０】ペルチエ効果素子を半導体チップとともにモ
ールドパッケージに組み上げた第３の例を説明する概略
構成断面図である。

【図１１】ペルチエ効果素子の吸熱電極とリードフレー
ムとの関係を説明する概略構成断面図である。

【図１２】ペルチエ効果素子を半導体チップとともにモ
ールドパッケージに組み上げた第４の例を説明する概略
構成断面図である。

【図１３】従来の半導体装置の一例を説明する概略回路
構成図である。

【符号の説明】

１…半導体装置、１１…半導体チップ、２１…ペルチエ
効果素子、３１…電源（直流電源）

Claims

【特許請求の範囲】

【請求項１】半導体基板に素子が配置されてなる半導
体チップを搭載した半導体装置において、前記半導体チップの表面、裏面および側面の少なくとも
いずれかの面に対して、接するまたはその近傍に備えら
れたペルチエ効果素子と、前記ペルチエ効果素子に電流を供給する電源とを備えた
ことを特徴とする半導体装置。
【請求項２】半導体基板に素子が配置されてなる半導
体チップを搭載した半導体装置において、前記半導体チップの表面、裏面および側面の少なくとも
いずれかの面に対して、接するまたはその近傍に備えら
れたペルチエ効果素子と、前記ペルチエ効果素子に電流を供給する電源とを備えた
ものであって、前記ペルチエ効果素子は、複数個の単体のペルチエ効果
素子を直列に接続されたものを備えていることを特徴と
する半導体装置。
【請求項３】半導体基板に素子が配置されてなる半導
体チップを搭載した半導体装置において、前記半導体チップの表面、裏面および側面の少なくとも
いずれかの面に対して、接するまたはその近傍に備えら
れたペルチエ効果素子と、前記ペルチエ効果素子に電流を供給する電源とを備えた
ものであって、前記ペルチエ効果素子は、複数個のペルチエ効果素子を
並列に接続されたものを備えていることを特徴とする半
導体装置。
【請求項４】請求項１記載の半導体装置において、前記ペルチエ効果素子の冷却側端子と前記半導体チップ
との間に電気的な絶縁膜が設けられていることを特徴と
する半導体装置。
【請求項５】請求項２記載の半導体装置において、前記ペルチエ効果素子の冷却側端子と前記半導体チップ
との間に電気的な絶縁膜が設けられていることを特徴と
する半導体装置。
【請求項６】請求項３記載の半導体装置において、前記ペルチエ効果素子の冷却側端子と前記半導体チップ
との間に電気的な絶縁膜が設けられていることを特徴と
する半導体装置。
【請求項７】請求項４記載の半導体装置において、前記絶縁膜は、該ペルチエ効果素子の冷却側端子の熱膨
張率と前記半導体チップの熱膨張率とに近い材料、また
は該ペルチエ効果素子の冷却側端子と前記半導体チップ
とからの収縮ストレスを緩和する材料からなることを特
徴とする半導体装置。
【請求項８】請求項５記載の半導体装置において、前記絶縁膜は、該ペルチエ効果素子の冷却側端子の熱膨
張率と前記半導体チップの熱膨張率とに近い材料または
該ペルチエ効果素子の冷却側端子と前記半導体チップと
からの収縮ストレスを緩和する材料からなることを特徴
とする半導体装置。
【請求項９】請求項６記載の半導体装置において、前記絶縁膜は、該ペルチエ効果素子の冷却側端子の熱膨
張率と前記半導体チップの熱膨張率とに近い材料または
該ペルチエ効果素子の冷却側端子と前記半導体チップと
からの収縮ストレスを緩和する材料からなることを特徴
とする半導体装置。