CN106409692B - 用于从单晶衬底转移层的方法 - Google Patents

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Abstract

用于从单晶衬底转移层的方法。本发明涉及一种用于将层(11)从称为施主衬底(1)的单晶衬底转移至受主衬底(2)上的方法，该方法包括以下步骤：提供所述单晶施主衬底(1)，所述衬底具有在晶体的第一方向上定向的凹口和限定将被转移层(11)的弱区域(10)；将单晶施主衬底(1)接合至受主衬底(2)上，相对于将被转移的层(11)与弱区域(10)相反的施主衬底的主表面(12)位于接合界面处；沿着弱区域(10)分离施主衬底(1)，所述方法特征在于，施主衬底(1)在接合至受主衬底(2)的主表面(12)上具有基本上在晶体的不同于所述第一方向的第二方向上延伸的原子台阶的阵列。

Description

用于从单晶衬底转移层的方法
技术领域
本发明涉及用于将层从称为施主衬底的单晶衬底转移至称为受主衬底的另一衬底的方法，以及通过这种方法获得的结构。
背景技术
单晶衬底，特别是由诸如硅的半导体材料制成的单晶衬底，通常用于微电子领域。
通常地，从晶锭开始获得这种衬底。
更准确地，这些衬底的制造包括以下步骤：
-例如，通过柴可拉斯基(Czochralski)法从晶种开始晶锭的生长，种子的定向决定晶锭的晶体定向，
-将晶锭切成多个区段，沿着基本上垂直于晶锭的轴线的平面执行所述切割，
-在每个区段的外周形成凹口，所述凹口在该区段的轴向上延伸，
-将每个区段切成多个晶圆，沿着基本上垂直于该区段的轴线的平面执行所述切割，
-执行精加工晶圆的处理，可以特别地包括抛光、清洗、和/或外周倒角的形成，以形成独立的衬底。
这种单晶衬底的应用是从之后称为“施主衬底”的该衬底将层转移至称为“受主衬底”的另一衬底上。用于这种转移的已知的技术是智能切割(Smart CutTM)法，其中，通过在施主衬底内注入，创建限定将被转移的层的弱区域，施主衬底被接合至受主衬底上并且该衬底以将所述层转移至受主衬底上的方式沿着弱区域分离。
接着该转移，与施主衬底的已经接合至受主衬底的表面相反的被转移层的自由表面呈现出需要精加工处理步骤的高粗糙度。
确实，该粗糙度对形成在被转移层中或被转移层上的电子器件的性能特性有很大的影响。例如，高粗糙度导致在该层中或该层上制造的晶体管的阈值电压的显著变化。
为了修复该表面，已知的解决方法是应用旨在使表面平滑的各种精加工工艺，尤其是热退火。
然而，被转移层的粗糙度不是最佳的并且需要被减小以改善打算在被转移层中或被转移层上制造的器件的性能特性。
发明内容
本发明的一个目的是设计一种使得被转移层的自由表面的粗糙度显著减小的层转移方法。
因此，本发明提供了一种用于将层从称为施主衬底的单晶衬底转移至受主衬底上的方法，所述方法包括以下步骤：
-提供单晶施主衬底，所述衬底具有在晶体的第一方向定向的凹口和限定将被转移的层的弱区域。
-将单晶施主衬底接合至受主衬底上，相对于将被转移的层与弱区域相反的施主衬底的主表面位于接合界面处，
-沿着弱区域分离施主衬底。
根据本发明，在接合至受主衬底上的主表面上，施主衬底具有基本上在晶体的不同于所述第一方向的第二方向上延伸的原子台阶的阵列。
短语“基本上在晶体的单一方向上延伸的原子台阶”，换言之，原子台阶基本上是一维的，应该理解为意味着，台阶在所述方向上的长度相对于所述台阶在正交方向上的长度是大的，换言之，所述长度之间的比率大于或等于2。例如，在硅衬底的情况下，认为在一个方向上具有大于0.6μm的长度和在另一方向上具有小于0.3μm的长度的台阶基本上是一维的。
凭借该方法，当施主衬底具有在一个方向上延伸的凹口使得在所述方向上单晶区段的切割的倾斜度将在衬底的表面处产生二维台阶时，就当在施主衬底的表面处的台阶是二维时源于具有基本上一维台阶的施主衬底的被转移层的自由表面的修复而言，获得更好的结果。
有利地，在所述第二方向上的原子密度大于在第一方向上的原子密度。
通常地，台阶在晶体的所述第二方向上具有的长度是在垂直于所述第二方向的另一方向上的长度的至少两倍。
根据一个实施方式，将被转移层的厚度大于或等于150nm。
优选地，施主衬底具有带有心立方、面心立方或金刚石结构的晶格。
根据一个实施方式，通过切割单晶锭的区段获得施主衬底，仅在晶体的第二方向上以一个倾斜度进行切割。
例如，所述区段的主表面是在具有法向<100>的平面内，凹口相对于方向<110>以45°的角度定向并且仅以方向<110>上的倾斜度按照原子台阶基本上在所述方向<110>上延伸的这种方式进行切割。
根据一个优选的实施方式，施主衬底由硅制成。
另一方面涉及一种在衬底上包括单晶层的结构，单晶层具有在晶体的第一方向上定向的凹口，其特征在于，与衬底相反的所述单晶层的主表面具有基本上在不同于所述第一方向的晶体的第二方向上延伸的原子台阶的阵列。
通常，所述台阶在所述晶体的第二方向上具有的长度是垂直于所述第二方向的另一方向上的长度的至少两倍。
根据一个实施方式，单晶层具有带有心立方、面心立方或金刚石结构的晶格。
根据一个具体的实施方式，单晶层由硅制成。
例如，凹口相对于晶体的方向<110>以45°的角度定向并且原子台阶基本上在所述方向<110>上延伸。
根据一个实施方式，单晶层的厚度大于或等于150nm。
附图说明
本发明的其它特征和优势将从以下参照附图更详细的说明变得显而易见，其中：
-图1A和图1B分别是具有在晶体的方向<110>上定向的凹口和相对于所述方向<110>以45°定向的凹口的单晶硅(100)的区段的顶视图，
-图2A是在硅衬底的表面处的一维台阶的立体图；图2B是所述台阶的截面图，
-图3是在硅衬底的表面处的二维台阶的立体图，
-图4A至图4C示出了用于将层从单晶施主衬底转移至受主衬底上的方法的连续步骤，
-图5A和图5B分别示出了针对呈现出2D台阶和1D台阶的施主衬底，在应用平滑退火之后被转移层的自由表面的峰-谷幅度，
-图6A和图6B分别示出了针对呈现出2D台阶和1D台阶的施主衬底，在应用平滑退火之后被转移层的自由表面的粗糙度的标准差。
具体实施方式
本发明利用由发明人在单晶衬底的表面处的晶格的形态(一维或二维台阶)与被转移单晶层的自由面的修复的质量之间建立的联系。如下文中所解释的，如在单晶衬底的表面上一样，在被转移层的自由表面上发现相同的形态。然而，发明人已经发现在将层从施主衬底转移至受主衬底上之后应用的热处理工艺期间，单晶材料的重构随被转移层的自由表面的形态呈现出不同的质量。这些热处理工艺特别地是涉及约1100℃至1250℃的温度的平滑退火工艺。
相对于晶锭的晶格的凹口的位置由包括被转移层的衬底终端用户施加，换言之，通常，将在被转移层中或被转移层上形成的电子组件的制造商。
根据该情况，可以在晶体的给定的方向上(例如，在硅(100)的情况下，在<110>的方向上)或在相对于所述给定的方向45°的方向上定向凹口。
凹口可以具有等腰三角形横截面，并且凹口的定向由所述三角形的中线来限定。可以通过对电荷载流子迁移率的要求(其中，根据讨论中的方向，所述迁移率可以是不同的)和/或与稍后执行的工艺相关联的约束条件(例如，根据执行蚀刻步骤的衬底的晶体定向，蚀刻步骤可以给出不同的结果)来指示凹口的定向。
在也由本发明覆盖的其它情况中，凹口由在施主衬底的圆周上形成的平面组成。
实际上，区段的切割不是根据与衬底的晶面严格对应的平面来执行，而是以在所述晶面的一个或两个正交方向上的轻微的倾斜度来执行。该切割方法旨在控制衬底的表面的形态。
图1A和图1B是具有呈现出金刚石结构的来自元素周期表的IV族的单晶材料(例如，硅或锗)的区段的法线方向<100>的平面的顶视图。
在图1A的情况中，区段具有在晶向<1 1 0>(换言之，晶体的共价键定向的方向)上定向的凹口N。
在图1B的情况中，区段具有相对于由正交轴X和Y表示的晶向<110>45°(换言之，在方向<100>上)定向的凹口。
出于附图的可读性的原因，未按比例示出凹口。
在衬底的制造期间，针对X轴和Y轴中的每个指定相对于晶体平面的法线的切割的倾斜度。
如图2A(立体)和图2B(横截面)所示，当倾斜度仅存在X轴上时(因此，在Y轴上的倾斜度为零)，衬底的表面S呈现出在方向X上平行于Y轴的一系列的台阶，台阶的高度h通常对应衬底的材料的晶格参数。然后，这些台阶被称为一维(由缩写1D表示)台阶；倾斜度α的角度越大，台阶在X方向上的长度l越短。
如图3所示，当在两个轴X和Y上均存在倾斜度时，衬底的表面S呈现出平行于两个轴X和Y的二维(2D)台阶的阵列。如上文所示，沿着一个轴的倾斜角越大，台阶在该方向上的长度越短。
当衬底旨在接收外延层时，呈现出1D台阶的表面是理想的[1]。这是因为，在2D台阶的垂直边缘之间的交叉处，所述台阶呈现出可以在外延层中产生缺陷的奇异点。
结果，通常以沿着单一轴线的倾斜度执行切割，沿着另一轴线的倾斜度基本上为零。
然而，这证明了区段的切割被索引至凹口，换言之，衬底的制造商不认为轴X和Y是晶向，而是认为凹口的轴线和正交于所述凹口的轴线是晶向。
当沿着切割生成1D台阶的晶向定向凹口时(图1A的情况)，在所述方向上发生切割的倾斜。因此，如图2A中示意性地示出的，获得1D台阶的阵列。
与此相对，当凹口相对于切割生成1D台阶(图1B的情况)的晶向以45°定向时，在切割之后获得的衬底的表面呈现出诸如图3中示意性地示出的2D台阶的阵列。
发明人已经观察到，当已经以在生成1D台阶的晶体的方向上的倾斜度切割施主衬底时比当已经以在与凹口的定向对应的单一方向上的倾斜度切割施主衬底(然后生成2D台阶)时更容易修复被转移层的表面。
该现象似乎可以通过以下事实解释：单晶层的自由表面在该单晶层转移至受主衬底上之后呈现出与施主衬底的表面的台阶的阵列类似的台阶的阵列，该施主衬底的表面对应于与自由面相反的表面。换言之，被转移层的自由表面具有与来自于单晶区段的切割的相对表面相同的倾斜度，由于切割的倾斜度的原因，整个单晶体是取向混乱的。
此外，单晶层的自由表面的形态影响通过平滑退火获得的表面的修复质量。确实，当所述表面呈现出2D台阶的阵列时从平滑退火得到的粗糙度实质上比当该表面呈现出1D台阶的阵列时从平滑退火得到的粗糙度更高。
假定在断裂之后被转移层的自由表面的高频粗糙度非常大，不考虑施主衬底的主表面的形态(后者等效于低频粗糙度)，对修复的质量的形态的这种影响是不期望的。
转移执行以下步骤。
参照图4A，提供具有限定将被转移的层11的弱区域10的施主衬底1。施主衬底1是单晶体并且具有在切割的倾斜度将产生2D台阶的方向定向(通常相对于切割的倾斜度将产生1D台阶的晶体方向45°定向)的凹口(未示出)。施主衬底1不必须是块状衬底：其可以包括多层各种单晶(或其它)衬底，多层各种单晶衬底中的至少一层包括将被转移的单晶层，后者衬底具有所述凹口。
例如，在来自元素周期表IV族的具有金刚石结构的单晶材料(例如，硅或锗)、具有法向<100>的衬底情况下，相对于方向<110>45°定向凹口，换言之，在方向<100>上定向凹口，并且在方向<110>上执行切割。
在相对于将被转移的层与弱区域相反的施主衬底的主表面12上，施主衬底呈现出基本上一维原子台阶(换言之，基本上在晶体的单一方向上延伸)的阵列。
为了该目的，通过以在所选的晶体的单一方向上的倾斜度执行切割单晶锭的区段，来获得施主衬底以便产生1D台阶。因此，该测量方法与相对于生成2D台阶的凹口倾斜该切割的通常方法形成对比。
通过在施主衬底的给定深度处注入原子粒种有利地形成弱区域，以便执行智能切割(Smart CutTM)法。在这个问题上，可以参考文件US 5,374,564。然而，可以执行用于使施主衬底的弱化的其它技术，尤其是诸如文件US 2003/0087503中描述的LTRANTM方法。
参照图4B，将施主衬底1接合至受主衬底2上，相对于将被转移的层与弱区域相对并且具有基本上一维的台阶的施主衬底的主表面12位于接合界面处。在接合界面的侧面上，施主衬底和/或受主衬底可能地被涂有电介质的层。
在施主衬底和受主衬底已经接触以后，接下来可以进行用于加固粘附的热处理。
参照图4C，沿着弱区域分离施主衬底。在该步骤之后，层11保持接合至受主衬底2上，分离并且可能重新使用施主衬底的剩余部分13。可以通过在弱区域的水平面上断裂施主衬底来执行分离，其中，例如可以机械地或热地产生所述断裂。
被转移至受主衬底2上的层11的自由表面14呈现出一维原子台阶，类似于在施主衬底的主表面上观察到的原子台阶。
被转移层的厚度通常大于或等于150nm。
随后，执行热退火旨在使被转移层的自由表面平滑(未示出步骤)。在1100℃和1250℃之间的范围内的温度下执行退火持续几分钟的时间。
在适当情况下，可以执行用于精加工被转移层的自由表面的其它步骤(诸如，抛光步骤、清洗步骤等)。
如可以从图5A至图5B和图6A至6B中所见，平滑退火在呈现出利用本发明获得的一维台阶的阵列的自由表面上比在自由表面呈现出二维台阶的阵列的情况下更有效。
图5A和图5B分别示出了，针对具有法向<100>、呈现出2D台阶(已经在相对于生成1D台阶的方向45°定向的凹口的方向上切割的晶锭的区段)和1D台阶(根据本发明，已经在生成1D台阶的晶体的单一方向(因此相对于凹口的定向呈45°)上切割的锭晶的区段)的施主硅衬底，在应用诸如上文描述的平滑退火之后被转移层的自由表面的粗糙度的峰-谷幅度。通过利用88×66μm2的场的DRM(微分反射显微镜的缩略)技术执行粗糙度的测量。
在2D台阶情况下，平均峰-谷为并且在1D台阶情况下，平均峰-谷为意味着由于本发明，减小了20％。
图6A和图6B分别示出了针对显示2D台阶和1D台阶的施主衬底，在应用平滑退火之后被转移层的自由表面的粗糙度的标准差。
在2D台阶情况下，平均标准差为并且在1D台阶情况下，平均标准差为或由于本发明或减小约17％。
参考文献
US 2009/0304994
US 5,374,564
US 2003/0087503

Claims (13)

1.一种用于将层(11)从称为施主衬底(1)的单晶衬底转移至受主衬底(2)上的方法，所述方法包括以下步骤：
-提供所述单晶施主衬底(1)，所述单晶施主衬底具有在晶体的第一方向上定向的凹口和限定将被转移的所述层(11)的弱区域(10)，
-将所述单晶施主衬底(1)接合至所述受主衬底(2)上，相对于将被转移的所述层(11)与所述弱区域(10)相反的所述施主衬底的主表面(12)位于接合界面处，
-沿着所述弱区域(10)分离所述施主衬底(1)，
所述方法的特征在于，通过切割单晶锭的区段来获得所述施主衬底(1)，仅以所述晶体的不同于所述第一方向的第二方向上的倾斜度进行切割，并且所述施主衬底(1)在接合至所述受主衬底(2)的所述主表面(12)上具有基本上在晶体的所述第二方向上延伸的原子台阶的阵列。
2.根据权利要求1所述的方法，其特征在于，在所述第二方向上的原子密度大于在所述第一方向上的原子密度。
3.根据权利要求1所述的方法，其特征在于，所述台阶在晶体的所述第二方向上具有的长度是垂直于所述第二方向的另一方向上的长度的至少两倍。
4.根据权利要求1所述的方法，其特征在于，被转移的层(11)的厚度大于或等于150nm。
5.根据权利要求1所述的方法，其特征在于，所述施主衬底(1)具有带有心立方、面心立方或金刚石结构的晶格。
6.根据权利要求1所述的方法，其特征在于，所述区段的主表面是在具有法向<100>的平面内，所述凹口以相对于方向<110>呈45°的角度定向，并且仅以方向<110>上的倾斜度按照原子台阶基本上在所述方向<110>上延伸的方式进行切割。
7.根据权利要求1所述的方法，其特征在于，所述施主衬底(1)由硅制成。
8.一种在衬底(2)上包括单晶层(11)的结构，所述单晶层(11)具有在晶体的第一方向上定向的凹口，其特征在于，所述单晶层的与所述衬底(2)相反的主表面(14)具有基本上在晶体的不同于所述第一方向的第二方向上延伸的原子台阶的阵列。
9.根据权利要求8所述的结构，其特征在于，所述台阶在晶体的所述第二方向上具有的长度是在垂直于所述第二方向的另一方向上的长度的至少两倍。
10.根据权利要求8所述的结构，其特征在于，所述单晶层(11)具有带有心立方、面心立方或金刚石结构的晶格。
11.根据权利要求8所述的结构，其特征在于，所述单晶层(11)由硅制成。
12.根据权利要求8所述的结构，其特征在于，所述凹口以相对于晶体的方向<110>呈45°的角度定向，并且所述原子台阶基本上在所述方向<110>上延伸。
13.根据权利要求8所述的结构，其特征在于，所述单晶层(11)的厚度大于或等于150nm。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US20030087503A1 (en) 1994-03-10 2003-05-08 Canon Kabushiki Kaisha Process for production of semiconductor substrate
JP3827167B2 (ja) * 1995-03-20 2006-09-27 東芝セラミックス株式会社 傾斜表面シリコンウエハの表面構造の形成方法
JP4947248B2 (ja) * 2001-09-14 2012-06-06 Ｄｏｗａエレクトロニクス株式会社 ノッチ付き化合物半導体ウエハ
JP2004119943A (ja) * 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
JP4034682B2 (ja) * 2002-10-21 2008-01-16 株式会社東芝 半導体ウェーハ及び半導体ウェーハ製造方法
US7148559B2 (en) * 2003-06-20 2006-12-12 International Business Machines Corporation Substrate engineering for optimum CMOS device performance
FR2894067B1 (fr) * 2005-11-28 2008-02-15 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire
US7601271B2 (en) * 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
JP2008205218A (ja) * 2007-02-20 2008-09-04 Covalent Materials Corp 半導体基板
FR2922681A1 (fr) * 2007-10-23 2009-04-24 Soitec Silicon On Insulator Procede de detachement d'un substrat.
DE102008026784A1 (de) 2008-06-04 2009-12-10 Siltronic Ag Epitaxierte Siliciumscheibe mit <110>-Kristallorientierung und Verfahren zu ihrer Herstellung
JP5544986B2 (ja) * 2010-04-01 2014-07-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法、及び貼り合わせｓｏｉウェーハ
FR2980279B1 (fr) * 2011-09-20 2013-10-11 Soitec Silicon On Insulator Procede de fabrication d'une structure composite a separer par exfoliation
US8557632B1 (en) * 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure

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