CN106257668A

CN106257668A - 半导体器件

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Publication number: CN106257668A
Application number: CN201610429034.1A
Authority: CN
Inventors: 铃木辉夫
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2015-06-19
Filing date: 2016-06-16
Publication date: 2016-12-28
Anticipated expiration: 2036-06-16
Also published as: US10249606B2; US20160372453A1; US11348914B2; JP6503915B2; CN106257668B; JP2017011069A; US20190181132A1

Abstract

一种半导体器件，包括；第一域，包括第一高电源线、第一低电源线以及第一电源钳位电路；第二域，包括第二高电源线、第二低电源线以及第二电源钳位电路；第三电源钳位电路，设置在所述第二高电源线与所述第一低电源线之间；第一中继电路，接收来自所述第一域的信号，并将所述信号输出至所述第二域；以及第二中继电路，接收来自所述第二域的信号，并将所述信号输出至所述第一域；其中所述第一中继电路和所述第二中继电路具有连接至所述第二高电源线和所述第一低电源线的电路部。

Description

半导体器件

技术领域

本发明涉及一种半导体器件。

背景技术

半导体器件中混合安装有具有不同电源电压的电路。在安装了多个具有不同电源电压的电路的情况下，优选的是将多个电源线分开。这种情况包括将低(电势)电源线和高(电势)电源线二者都分开的情况以及将低电源线共同连接而仅将高电源线分开的情况。此外，即使是在电源电压相同的情况下，在容易受噪声影响的例如模拟电路之类的电路中，这两种电源线也都是分开的。其中至少高电源线被分开的电路部被称作域。

已知的是，半导体器件受静电放电(ESD)影响，导致出现损坏和错误运行，因此设置了用于保护半导体器件免受放电影响的ESD保护电路。作为损坏半导体器件的ESD模型，有来自外部静态充电对象的测试模型(人体模型：HBM)、基于半导体器件本身的静态电荷的测试模型(被充电器件模型：CDM)等，并且规定了针对这些模型的测试方法等。ESD保护电路保护半导体器件免受对应于这些ESD模型的放电影响。ESD保护电路是针对直接连接至外部端子的布线以及针对连接至该布线的元件设置的。

在半导体器件具有一个公共高电源线以及一个公共低电源线的情况下，将ESD保护电路设置在连接至外部端子的部分已经足矣。然而，在半导体电路具有多个域的情况下，存在的问题是：多个域之间的信号路径受ESD影响，并且信号路径中的元件受到损坏。为此，对于具有多个域的半导体器件，已知的是多个域之间的信号路径也需要从ESD的角度加以保护。

近年来，由于电力消耗减少，半导体器件的电源电压显著减小，并且出现了一种现象：由于工艺偏差，芯片与芯片之间在半导体器件的核心(逻辑)电路中可以获得期望性能的电源电压不同。可以获得期望性能的电源电压的范围变大，这是不能忽略的，如果减小电源电压来维持低的电力消耗，则出现导致芯片的良率降低或者芯片不能正常运行的问题。为此，在制造时就针对每个芯片测量核心电路中可以获得期望性能的电源电压，并且使得实际的核心电路以测得的电源电压运行。这样，实现了电力消耗的降低和良率改善。在这种情况下，对于除了核心电路之外的电路，例如针对外部接口的输入或输出电路、PLL电路以及规定了电压的模拟电路，电源电压被分别设定至特定电压，并且不会根据工艺偏差结果而改变。因此，例如，模拟电路设计为在1.8V的电源电压运行，核心电路设计为在1.8V或更低的电源电压运行，并且使得核心电路根据工艺偏差在低于或等于1.8V的合适电压(例如1.5V)运行。用于诸如此类的改变电源电压的技术称为适应性电源电压(ASV)技术。

在采用ASV技术的情况下，核心电路的电源电压与其他电路的电源电压不同，因此，优选的是将每个电路的电源分开，即，提供多个域。如前文所述，当设置了多个域时，存在将低(电势)电源线和高(电势)电源线二者都分开的情况以及将低电源线共同连接而仅将高电源线分开的情况。对于容易受噪声影响的电路，例如模拟电路，将低电源线和高电源线都分开。目标是具有多个域的半导体器件，即其中低电源线和高电源线都分开的半导体电路。

此外，核心电路与模拟电路之间的信号是数字信号，并且存在一种情况是，即使将核心电路的信号输入到模拟电路或者将模拟电路的信号输入到核心电路，也没有出现问题；当然，也有一种情况是，从可靠性角度考虑设置电平移位器。

相关文献

[专利文献1]日本特开专利第2006-014263号

[专利文献2]日本特开专利第2013-183107号

[专利文献3]日本特开专利第2010-239046号

[非专利文献1]“采用新的高效电源钳位以及GND电流触发器(GCT)技术针对90nm CMOS中混合电力域的ESD保护设计”，Mototsugu Okushima，EOS/ESD研讨会(EOS/ESD SYMPOSIUM)06-205

发明内容

如前文所述，在设置了多个域的情况下，同样优选的是保护多个域之间的信号路径(即，在跨域区域中的信号路径)免受ESD影响，而不仅仅是保护连接至每个域的端子的部分免受ESD影响。在针对跨域区域中的信号线设置了对应于CDM的ESD保护电路的情况下，优选的是针对所有信号线都设置ESD保护电路，在差分信号的情况下，优选的是针对两个信号都设置ESD保护电路，因此，ESD保护电路的数量变大。ESD保护电路是面积相对较大的电路。因此，如果设置了大量的ESD保护电路，则电路面积变大。近年来，半导体器件的设计采用了一种方法，即：从预先制备的电路块(这些电路块的设计对于各种电路而言都已经基本上完备)中选择并布置满足规格的电路块，并设计多个块之间的接口区域。在设计了具有多个域的半导体电路的情况下，在选择和布置每个域之后设计跨域区域，但是如果跨域区域中的ESD保护电路变得太大，则不可能在设想的区域中布置ESD保护电路，导致需要重新设计。为此，目前的情况是，难以形成一种要求提供面积非常大的ESD保护电路的设计。因此，要求使得跨域区域中的ESD保护电路尽可能小。

此外，还提出了一种配置，其中，在存在多个域的情况下，通过在不同域中在低电源线与高电源线之间设置ESD保护电路，而没有针对跨域区域中的信号线设置对应于CDM的ESD保护电路。这样，可以减少ESD保护电路的数量，但是这样做存在一个问题：ESD保护电路的数量仍然较大，而且ESD保护电路的面积也较大。此外，该提出的配置(即，在不同域中在低电源线与低电源线之间设置ESD保护电路)存在保护不充分的问题。

本发明的一个方案在于实现一种具有多个域的半导体器件，该半导体器件的ESD保护电路较小，并且在该半导体器件中执行更有利的ESD保护。

根据本发明的一个方案，一种半导体器件包括：第一域，包括第一高电源线、第一低电源线以及设置在所述第一高电源线与所述第一低电源线之间的第一电源钳位电路；第二域，包括与所述第一高电源线分开的第二高电源线、与所述第一低电源线分开的第二低电源线以及设置在所述第二高电源线与所述第二低电源线之间的第二电源钳位电路；第三电源钳位电路，设置在所述第二高电源线与所述第一低电源线之间；第一中继电路，接收来自所述第一域的信号，并将所述信号输出至所述第二域；以及第二中继电路，接收来自所述第二域的信号，并将所述信号输出至所述第一域；其中，所述第一中继电路和所述第二中继电路具有连接至所述第二高电源线和所述第一低电源线的电路部。

附图说明

图1是具有多个域的示例性半导体器件的俯视图；

图2是示出设置在半导体器件中的多个域的示例的图；

图3是示出核心逻辑区域与模拟区域之间的跨域区域的通用配置的图；

图4是示出图3中跨域区域的晶体管级电路配置示例的图；

图5A和图5B是分别示出信号在CCDIF与ACDIF之间直接输入和输出而没有在图3的跨域区域中设置电平移位器的情况下跨域区域的配置示例的图；

图6是示出在图3的配置示例中低电源线被分开并通过双向二极管连接的情况下的配置的图；

图7到图9是用于说明即使通过双向二极管将分开的低电源线连接但是跨域区域中信号路径上的元件仍然受到损害这一问题的图；

图10是示出图6的配置示例中电平移位器的配置示例的图；

图11A和图11B分别示出在图6中在电平移位器中设置CDM保护电路的示例的图，图11A示出从核心电路到模拟电路的信号的电平移位器，图11B示出从模拟电路到核心电路的信号的电平移位器；

图12是示出第一实施例的半导体器件中核心逻辑区域与模拟区域之间的跨域区域的配置的图；

图13A和图13B是分别示出CPRC、APRC 69以及EPRC 70的配置示例的图，图13A示出定时MOSFET型电源轨钳位(PRC)的示例，图13B示出寄生双极型电源轨道钳位的示例；

图14A是示出第一实施例中第一中继电路的配置的图；

图14B是示出第一实施例中第二中继电路的配置的图；

图15是示出第二实施例的半导体器件中核心逻辑区域与模拟区域之间的跨域区域的配置的图；

图16是示出第三实施例的半导体器件中核心逻辑区域与模拟区域之间的跨域区域的配置的图；

图17A是示出第三实施例中第一电平移位器的配置的图；

图17B是示出第三实施例中第二电平移位器的配置的图；

图18是示出第四实施例的半导体器件中核心逻辑区域与模拟区域之间的跨域区域的配置的图；

图19A是示出第四实施例中第一电平移位器的配置的图；

图19B是示出第四实施例中第二电平移位器的配置的图；

图20A和图20B是用于说明当第四实施例中核心逻辑区域中的低电源线接地时由ESD引起的电荷流动的图，图20A是示出核心逻辑区域和第一电平移位器中电荷流动的图，图20B是示出模拟区域和第二电平移位器中电荷流动的图；

图21是用于说明当模拟区域中的高电源线接地时由ESD引起的模拟区域和第二电平移位器中电荷流动的图；

图22A和图22B分别是示出第四实施例的改型例中半导体器件的核心逻辑区域与模拟区域之间的跨域区域的配置的图，图22A示出第一电平移位器的配置，图22B示出第二中继电路的配置。

具体实施方式

在对实施例进行说明之前，先对具有多个域和ESD保护的半导体器件进行说明。

图1是具有多个域的示例性半导体器件的俯视图。

半导体器件1具有沿着四侧布置的多个端子2、低(VSS)电源线3以及多个域6A到6D。多个端子2包括用于将电源供应到域6A中的高电源线的三个端子2A、用于将电源供应到域6B中的高电源线的两个端子2B以及用于将电源分别供应到域6C和域6D中的高电源线的端子2C和端子2D。

域6A到6D中每一个内部都具有低电源线、高电源线以及电路部，而且每个域的低电源线都连接至低电源线3。因此，在图1所示的半导体器件中，域6A到6D中的低(VSS)电源线彼此连接。域6A到6D中的高(VDD)电源线被分开。VDD1从三个端子2A经由电源供应线4A供应到域6A中的高电源线，VDD2从两个端子2B经由电源供应线4B供应到域6B中的高电源线。VDD3从一个端子2C经由电源供应线4C供应到域6C中的高电源线，VDD4从一个端子2D经由电源供应线4D供应到域6D中的高电源线。电源钳位电路5连接在电源供应线4A到4D与低(VSS)电源线3之间。电源钳位电路5是用于保护半导体器件免受由于外部静态充电对象的放电影响的电路，例如该电源钳位电路5通过PRC(电源轨钳位)电路实现，后文将详细描述。

虽然没有说明，然而低(VSS)电源端子3连接至多个端子2中的其余端子，并且低电源VSS供应至这些端子。此外，多个端子2中的其他剩余端子用作与外部之间的输入或输出信号端子、以及其信号线与低电源线3之间或者其信号线与高电源线之间的输入或输出信号端子，并且设置有ESD保护电路(CDM保护电路)。

图2是示出设置在半导体器件中的多个域的示例的图。

半导体器件1具有核心逻辑区域11、模拟区域12、以及用于根据输入或输出协议执行操作的多个IF部(SATA、USB3.0、MPI、PCI-Express)13、15、16以及17。此外，半导体器件1具有用于与外部时钟同步的PLL区域14以及多个端子18。模拟区域12、多个IF部(SATA、USB3.0、MPI、PCI-Express)13、15、16和17以及PLL区域14在设计时作为功能宏(functionmacro)提供。多个部分(SATA、USB3.0、MPI、PCI-Express)13、15、16和17、模拟区域12以及PLL区域14将信号输入到核心逻辑区域11或者接收来自核心逻辑区域11的信号。

在核心逻辑区域11中，通过前文描述的ASV来设定电源电压并且多个部分(SATA、USB3.0、MPI、PCI-Express)13、15、16和17根据协议以该电源电压输入/输出信号。模拟区域12和PLL区域14以特定电源电压操作。为此，要求多个部分13、15、16和17、模拟区域12以及PLL区域14能够被设定为至少与核心逻辑区域11的电压不同的电压，并且设置有跨域区域，在跨域区域中信号以不同的电源电压与核心电路进行信号输入/输出。

在下文中，将以核心逻辑区域11与模拟区域12之间的跨域区域为例来进行说明，然而同样的说明也适用于核心逻辑区域11与其他部分之间。

图3是示出核心逻辑区域11与模拟区域12之间的跨域区域的通用配置的图。

核心逻辑区域11具有低(电势)电源线(VSS_core)50、核心逻辑区域中的高(电势)电源线(VDD_core(ASV))51、核心(core)电路21、核心跨域接口(CCDIF)22以及核心电源轨钳位(CPRC)23。模拟区域12具有低电源线(VSS_IP)50、模拟区域中的高电源线(VDD_IP)52、模拟(Analog)电路31、模拟跨域接口(ACDIP)32以及模拟电源轨钳位(APRC)33。如上所述，核心逻辑区域11中的低电源线(VSS_core)与模拟区域中的低电源线(VSS_IP)是公共的。低电源线的电压是0V，核心逻辑区域中的高电源线(VDD_core(ASV))51的电压是根据工艺设定的。电源轨钳位是已知的电路，以下将对其细节进行描述。通常而言，核心电路21是具有大电路尺寸的电路，模拟电路31的电路尺寸与核心电路21的电路尺寸相比要小，并且核心逻辑区域11的电源之间的电容与模拟区域12的电源之间的电容相比要大。

跨域区域具有第一电平移位器41和第二电平移位器42，该第一电平移位器41对从CCDIF 22输出至ACDIF 32的数字信号的电平进行转换，该第二电平移位器42对从ACDIF 32输出至CCDIF 22的数字信号的电平进行转换。第一电平移位器41和第二电平移位器42连接至低电源线50、核心逻辑区域中的高电源线(VDD_core(ASV))、以及模拟区域中的高电源线(VDD_IP)52。

CCDIF 22接收指示模拟处理结果的经过电平转换后的数字信号，并将该数字信号输出至核心电路，CCDIF 22也输出该核心电路21用来控制模拟电路31的数字信号。ADCIF 32输出指示模拟电路31输出的模拟处理结果的数字信号，还在接收到数字信号后输出经过电平转换后的用来控制模拟电路31的数字信号。如上所述，CCDIF 22和ADCIF 32是数字电路。模拟电路31在接收到控制模拟电路31的数字信号时进行操作，并输出指示模拟处理结果的数字信号。模拟电路31根据需要包括模拟比较器、D/A转换器以及A/D转换器等。

图4是示出图3的跨域区域中晶体管级的电路配置示例的图。

CCDIF 22具有驱动器24以及接收器25，该驱动器24驱动从核心电路21输出至模拟电路31的信号S1，该接收器25在接收到从模拟电路31输出至核心电路21的信号时输出信号S4。ACDIF 32具有接收器34和驱动器35，该接收器34在接收到从核心电路21输出至模拟电路31的信号时输出信号S2，该驱动器35驱动从模拟电路31输出至核心电路21的信号S3。驱动器24和35以及接收器34和35各自由反相器(inverter)形成。

电平移位器41具有两个反相器以及差分放大电路，这两个反相器串联连接成两级，接收通过将信号S1反相而获得的信号。这两个反相器连接在核心逻辑区域中的高电源线51与低电源线50之间，差分放大电路连接在模拟区域中的高电源线52与低电源线50之间。因此，两个反相器的输出信号是使用核心逻辑区域中的高电源线(VDD_core(ASV))51的电压作为电源电压的信号。差分放大电路是使用模拟区域中的高电源线(VDD_IP)52的电压作为电源电压、但根据使用核心逻辑区域中的高电源线(VDD_core(ASV))51的电压作为电源电压的信号而操作的电路。电平移位器42具有与电平移位器41类似的电路配置。电平移位器41和42的电路配置是已知的，因而将省略其更多描述。如前文所述，ASV根据工艺偏差将核心逻辑区域的电源电压适当地设置为小于或等于特定值的值。在以下说明中，模拟区域设计有特定电源电压(例如，1.8V)，核心逻辑区域的电源电压设定为小于或等于1.8V，通过该电压可以获得期望的性能。为此，布置在核心逻辑区域、模拟区域以及它们之间的跨域区域中的晶体管的耐受电压的电压值设定为高于或等于特定电压值。

在图3中跨域区域的配置示例中，设置有电平移位器，但在核心逻辑区域的电源电压和模拟区域的电源电压相同的情况下，或者二者之间存在较小差异的情况下，不设置电平移位器，信号直接在CCDIF 22与ACDIF 32之间输入和输出。

图5A和图5B是分别示出信号在CCDIF 22与ACDIF 32之间直接输入和输出而没有在图3的跨域区域中设置电平移位器的情况下跨域区域的配置示例的图。图5A示出与从核心电路21至模拟电路31的信号相关的部分，图5B示出与从模拟电路31至核心电路21的信号相关的部分。低电源线50、核心逻辑区域中的高电源线(VDD_core(ASV))51以及模拟区域中的高电源线(VDD_IP)52如图4所示那样连接，但是这里，为了使得图形示意更容易，如图5A和图5B那样示出它们。在以下的说明中，使用图5的表示方法而无需解释。

图5A中所示的跨域区域中与从核心电路21至模拟电路31的信号相关的电路与图4中的不同之处在于，没有设置电平移位器，并且CCDIF 22的驱动器24的输出直接输入至ACDIF 32的接收器34。图5B中所示的与从模拟电路31至核心电路21的信号相关的部分与图4中的不同之处在于，没有设置电平移位器，并且ACDIF 32的驱动器35的输出直接输入至CCDIF 22的接收器25。

在容易受到噪声影响的电路(例如模拟电路)的情况下，期望通过不仅将高电源线分开而且将低电源线也分开来减小经过低电源线和高电源线的噪声影响。为了将低电源线分开，在特定域中的低电源线没有连接至另一个域中的低电源线，而是每个域中的低电源线连接至一端子，并且通过该端子提供0V。在每个域中，ESD保护电路连接在低电源线与高电源线之间。

此外，还通过借助双向二极管通将分开的低电源线连接而改善低电源线的电势稳定性。通常，通过双向二极管连接的低电源线也称作分开的低电源线，对于本文描述的实施例而言也是这样。

图6是示出在图3的配置示例中低电源线被分开并且通过双向二极管被连接的情况下的配置的图。

如图6所示，图3中的低电源线50被分成核心逻辑区域中的低电源线(VSS_core)53和模拟区域中的低电源线(VSS_IP)54，并且它们通过双向二极管55连接。与上文不同，还存在没有设置双向二极管的情况。

电平移位器61和62对应于图3中的电平移位器41和42，但不同之处在于分别连接至核心逻辑区域中的高电源线51和低电源线53以及模拟区域中的高电源线52和低电源线54。

如前文所述，跨域区域中的信号路径存在的问题是，信号路径中的元件由于ESD的影响而容易受到损害。在如上所述没有设置双向二极管55的情况下，ESD的影响仍然存在。如果设置了双向二极管55，则可以将两个低电源线中的每一个的电势抑制到大约为该二极管的导通电压，但是ESD的影响仍然存在，因此，存在信号路径中的元件被损坏的问题。之后，将说明这一问题。

图7到图9是用于说明即使通过双向二极管将分开的低电源线连接但是跨域区域中信号路径上的元件仍然受到损害这一问题的图。在图7到图9中，以没有设置图5A中的电平移位器的情况下的配置为例。

通常，核心逻辑区域中电路元件的数量大于模拟区域中电路元件的数量，核心逻辑区域中电源之间的电容大于模拟区域中电源之间的电容。在图7中，示出的电路图为，对应于核心逻辑区域的电源之间的电容的电容器C1连接在核心逻辑区域中的高电源线51与低电源线53之间，而对应于模拟区域中的电源之间的电容的电容器C2连接在模拟区域中的高电源线52与低电源线54之间。

假设该半导体器件是正向充电，并且正向电荷在高电源线和低电源线中积聚，如图7所示。可以认为，在这种状态下模拟区域中的低电源线连接的端子接地。然后，如图8所示，在半导体器件中被充的正向电荷开始经由模拟区域中的低电源线54流出到地。最后，半导体器件中被充的所有正向电荷流出到地并且半导体器件的电势变为0V，但是在此期间，基于电源之间的电容差异，出现了正向电荷分布的差异。在核心区域中的正向电荷经由连接在高电源线51与低电源线53之间的保护电路而流到核心逻辑区域中的低电源线53，并经由双向二极管55进一步流到模拟区域中的低电源线54。此时，电容器C1的电容大于电容器C2的电容，因此放电所需时间存在差异，引起了核心逻辑区域中的电势高于模拟区域中的电势这样的状态。由于此状态，引起了核心逻辑区域中的高电源线51的电势高于模拟区域中的低电源线的电势这一状态。这样，如图9所示，驱动器24中的PMOS晶体管PTr1打开，高电压施加至接收器34的NMOS晶体管NTr2的栅极，从而出现NT2的栅极破坏(gate destruction)。

上述说明是基于低电源线通过双向二极管连接的情况，但是在低电源线没有通过双向二极管连接的情况中，端子没有接地的域中的电荷经由衬底放电，而放电需要较长时间，因此电压差可能变大。由此，可能更容易出现元件破坏。

图7到图9的说明是以没有设置图5A中的电平移位器的情况下的配置为例进行的，但是在设置了电平移位器的情况下也是如此。

图10是示出图6的配置示例中电平移位器61的配置示例的图。

如图10所示，电平移位器61具有两个反相器以及差分放大电路，这两个反相器串联连接成两级，接收来自驱动器24的信号。这两个反相器连接在核心逻辑区域中的高电源线51与低电源线50之间，差分放大电路连接在模拟区域中的高电源线52与电源线54之间。因此，两个反相器中的PMOS晶体管以及差分放大电路的接收区域中的NMOS晶体管TrA和TrXA与图7到图9中描述的PTr1与NTr2之间的关系相同，因此，出现栅极破坏的问题。

已知放电钳位电路作为一种用于保护晶体管免受上述栅极破坏的电路，该放电钳位电路包括晶体管和放电晶体管，并且该放电钳位电路设置在至NMOS晶体管的栅极的信号线中。该电路被称作CDM保护电路，因为该电路保护电路免受对应于CDM的ESD影响。

图11A和图11B是分别示出CDM保护电路设置在图6中的电平移位器中的示例的图，图11A是示出从核心电路到模拟电路的信号的电平移位器61，图11B示出从模拟电路到核心电路的信号的电平移位器62。

如图11A所示，电平移位器61具有差分放大电路，并且保护电路分别设置在接收区域的两个NMOS晶体管的栅极信号路径中。具体而言，包括电阻器11和NMOS晶体管NTr1的保护电路以及包括电阻器R12和NMOS晶体管NTr12的保护电路设置在从两个反相器的输出到两个NMOS晶体管的栅极的两个信号路径中。R11和R12分别串联连接至信号路径。NTr11连接在R11和差分放大电路的NMOS晶体管的栅极之间的路径与模拟区域中的低电源线54之间，NTr12连接在R12和差分放大电路的NMOS晶体管的栅极之间的路径与模拟区域中的低电源线54之间。

类似地，如图11B所示，在电平移位器62中设置有包括电阻器R21和NMOS晶体管NTr2的保护电路和包括电阻器R22和NMOS晶体管NTr22的保护电路。R21和R22分别串联连接至信号路径。NTr21连接在R21和差分放大电路的NMOS晶体管的栅极之间的路径与核心逻辑区域中的低电源线53之间，NTr22连接在R22和差分放大电路的NMOS晶体管的栅极之间的路径与核心逻辑区域中的低电源线53之间。

如图11A和图11B所示，在差分信号的情况下，优选的是针对跨域中的每个信号设置两个CDM保护电路，并且随着信号数量增大，CDM保护电路的数量相应增大。CDM保护电路优选地能够快速放电，并且优选地不会延迟待传输信号。因此，CDM保护电路的面积较大。并且，如果设置了大量的CDM保护电路，则电路面积变大。此外，图11A和图11B中的电平移位器内部具有双向二极管55，因此电路面积变得更大。本发明的发明人已经发现了这样一个问题：由于上述原因，在设计系统中可能难以将电平移位器设置为标准单元。此外，本发明的发明人还发现的问题是，甚至在仿真时工艺数量仍然增多，因为优选地需要考虑跨域区域中的CDM保护电路，因此仿真变得复杂。如上所述，本发明的发明人已经发现可能难以在跨域区域中针对每个信号路径设置CDM保护电路，而且实际应用起来很困难。

存在一种情况是如图6所示的配置示例中没有设置电平移位器，但是在域中一侧的高电源线与域中另一侧的高电源线之间、以及在域中一侧的低电源线与域中另一侧的低电源线之间设置有电源轨钳位。该电源轨钳位是面积较大的电路，因而需要减小电路面积。

在以下说明的实施例的半导体器件中，以较小的尺寸(面积)来实现跨域区域中用于进行ESD保护的保护电路。

图12是示出第一实施例的半导体器件中核心逻辑区域与模拟区域之间的跨域区域中的配置的图。

第一实施例的半导体器件具有如图1所示的多个域。这多个域包括核心逻辑区域和模拟区域。根据制造工艺偏差，核心逻辑区域的电源电压适当地设置为低于或等于模拟区域中的电源电压。然而，多个域不限于核心逻辑区域和模拟区域，核心逻辑区域和模拟区域只是示例性的，用于说明目的。

如图12所示，逻辑区域具有位于核心逻辑区域中的低(电势)电源线(VSS_core)60、位于核心逻辑区域中的高(电势)电源线(VDD_core(ASV))61、核心(core)电路64、核心跨域接口(CCDIF)65、以及核心电源轨钳位(CPRC)66。模拟区域具有位于模拟区域中的低电源线(VSS_IP)62、位于模拟区域中的高电源线(VDD_IP)63、模拟(Analog)电路67、模拟跨域接口(ACDIF)68以及模拟电源轨钳位(APRC)69。上述元件对应于参照图3描述的元件，因此将省略其描述。CPRC 66和APRC 69的数量不限于一个，可以在低电源线与高电源线之间适当地布置多个CPRC 66和APRC69。

在跨域区域中设置有第一中继电路71、第二中继电路72以及扩展电源轨钳位(EPRC)70，第一中继电路71用于中继(中转)从CCDIF 65至ACDIF68的输出，第二中继电路72用于中继从ACDIF 68至CCDIF 65的输出。

核心逻辑区域中的低电源线(VSS_core)60以及模拟区域中的低电源线(VSS_IP)是分开的。第一中继电路71和第二中继电路72连接在模拟区域中的高电源线(VDD_IP)63与核心逻辑区域中的低电源线(VSS_core)60之间，并且各自具有缓冲器。EPRC 70连接在模拟区域中的高电源线(VDD_IP)与核心逻辑区域中的低电源线(VSS_core)60之间。期望的是，包括从CPRC 66到EPRC 70的核心逻辑区域中的低电源线60的布线(用Y表示)的电阻至少低于或等于1Ω，并且尽可能地小。类似地，期望的是，包括从APRC 69到EPRC 70的模拟区域中的高电源线63的布线(用X表示)的电阻至少低于或等于1Ω，并且尽可能地小。为此，第一中继电路71和第二中继电路72连接在模拟区域中高电源线63的EPRC 70和核心逻辑区域中低电源线60连接的节点附近。还可以尝试通过用具有多层半导体元素布线结构的金属(例如铜或铝)形成由X和Y表示的布线的电阻，来减小由X和Y表示的布线的电阻。

图13A和图13B是示出CPRC 66、APRC 69以及EPRC 70的配置示例的图，图13A示出定时MOSFET型电源轨钳位(PRC)的示例，图13B示出寄生双极型电源轨钳位的示例。

定时MOSFET型电源轨钳位当前被广泛应用，具有电阻器/电容器定时器105、反相器105以及大尺寸NMOS 106。电阻器/电容器定时器105具有串联连接在地线103与电源线104之间的电容器C和电阻器R。经由端子101或端子102在地线103或电源线104之间出现的冲击电压的变化由于电阻器R和电容器C而得到缓解。为此原因，在正常操作期间出现小的冲击电压的情况下，反相器105的输出不会变化，因此大尺寸NMOS 106的Tr1不可能导通。与此相反，如果由于ESD导致的冲击电压出现，则即使通过电阻器R和电容器C来使得该变化得以缓解，反相器105的输入电平仍然超过了阈值，反相器105的输出变化，并且大尺寸NMOS的Tr1导通。这样，电源线104中的冲击电压经由Tr流到地线103，从而其他电路受到保护。

寄生双极型电源轨钳位具有串联连接在地线113与电源线114之间的NMOS Tr2与硅化块116、以及使用电源线114作为输入的反相器117，反相器117的输出连接至Tr2的栅极。如果在电源线114中出现冲击电压，则在Tr2中形成寄生双极型晶体管，使得ESD冲击流到地线113。Tr2是通过手指电路(finger circuit)形成的，但是存在的问题是，在ESD出现时Tr2没有并行操作，并且电流集中在特定保护电路中。为了避免这一问题，使用镇流电阻器，在图13B的电路中，使用硅化块116作为镇流电阻器。

图13A和图13B中的电源轨钳位是已知的电路，因此将省略其详细说明。此外，在本实施例中用到的电源轨钳位并不限于图13A和图13B所示的电路。

图14A和图14B是分别示出第一中继电路71和第二中继电路72的配置的图，并且图14A示出第一中继电路71，而图14B示出第二中继电路72。

如图14A所示，第一中继电路71具有串联连接成两级的反相器。这两个反相器连接在模拟区域中的高电源线(VDD_IP)63与核心逻辑区域中的低电源线(VSS_core)60之间，并且通过接收来自模拟区域中的高电源线63和核心逻辑区域中的低电源线60的电源供应而操作。

如图14B所示，第二中继电路72具有串联连接成两级的反相器。这两个反相器连接在模拟区域中的高电源线(VDD_IP)63与核心逻辑区域中的低电源线(VSS_core)60之间，并通过接收来自模拟区域中的高电源线63和核心逻辑区域中的低电源线60的电源供应而操作。

虽然图14A和图14B中未示出，但是如图12所示的那样，在核心逻辑区域中的高电源线61与核心逻辑区域中的低电源线60之间可以连接有CPRC 66，在模拟区域中的高电源线63与模拟区域中的低电源线62之间可以连接有APRC 69。此外，在模拟区域中的高电源线63与核心逻辑区域中的低电源线60之间可以连接有EPRC 70。

在图14A和图14B的配置中，即使是在核心逻辑区中的低电源线60、核心逻辑区域中的高电源线61、模拟区域中的低电源线62以及模拟区域中的高电源线63中的任意一个接地的情况下，仍然可以抑制高电压施加至晶体管的栅极，从而可以抑制由于ESD引起的栅极破坏。例如，在核心逻辑区域中的低电源线60接地的情况下，核心电路64和驱动器74受到CPRC 66的保护而不会直接从模拟区域接收信号，因而可以抑制晶体管的破坏。此外，核心逻辑区域的高电源线61中的电荷经由CPRC 61放电，因此可以抑制74输出高电压。

第一中继电路71中的缓冲器连接至模拟区域中的高电源线63以及核心逻辑区域中的低电源线60，但是EPRC 70连接其间，从而得以保护缓冲器。此外，施加至形成反相器的栅极的信号是来自驱动器74的输出，不会变成高电压，因此能够抑制高电压施加至栅极。模拟区域的高电源线中的电荷经由EPRC 70放电，因此，还抑制第一中继电路71中的缓冲器输出高电压。第一中继电路71中的缓冲器的输出施加至接收器75的晶体管的栅极，但是抑制缓冲器的输出变为高电压，因为图12中由X表示的布线的电阻较低，因此可以抑制元件(晶体管)的破坏。

此外，因为图12中由X表示的布线的电阻较低(例如，低于或等于1Ω)，因此模拟区域的高电源线中的电荷经由EPRC 70放电，进而抑制高电压从驱动器76输出，并且可以抑制第二中继电路72的缓冲器中晶体管的崩溃。类似的，因为图12中由Y表示的布线的电阻较低(例如，低于或等于1Ω)，因此抑制第二中继电路72中的缓冲器输出高电压，从而可以抑制接收器77中的晶体管破坏。

如上所述，在第一实施例中，抑制由于ESD引起的高电压施加至晶体管的栅极，因此可以抑制元件破坏。

如图12所示，在第一实施例中，除了CPRC 66和APRC 69之外，EPRC70也连接在模拟区域中的高电源线63与核心逻辑区域中的低电源线60之间，但是在核心逻辑区域中的高电源线61与模拟区域中的低电源线62之间没有连接电源轨钳位。因此，可以使得具有大面积的电源轨钳位的数量减半。此外，与在跨域区域中针对每个信号线设置保护电路的情况相比，可以显著减小电路面积。

图15是示出第二实施例的半导体器件中核心逻辑区域与模拟区域之间的跨域区域的配置的图。

第二实施例与第一实施例的不同在于，在核心逻辑区域中的低电源线60与模拟区域中的低电源线62之间连接有双向二极管90，其余部分都相同。在第二实施例中，可以获得与第一实施例相同的效果，而且核心逻辑区域中的第一低电源线60和模拟区域中的低电源线62的稳定性得以改善，因为设置了双向二极管90。

图16是示出第三实施例的半导体器件中核心逻辑区域与模拟区域之间的跨域区域的配置的图。

第三实施例与第一实施例的不同在于，设置了第一电平移位器81和第二电平移位器82来代替第一中继电路71和第二中继电路72，其余部分都相同。

第一电平移位器81和第二电平移位器82连接至核心逻辑区域中的高(电势)电源线(VDD_core(ASV))61、模拟区域中的高电源线(VDD_IP)63以及核心逻辑区域中的低电源线(VSS_core)60，并且通过接收来自这些电源线的电压供应而操作。

图17A和图17B是示出第一电平移位器81的配置和第二电平移位器82的配置的图，图17A示出第一电平移位器81，图17B示出第二电平移位器82。

如图17所示，第一电平移位器81具有串联连接成两级的反相器以及差分电路。这两个反相器连接在核心逻辑区域中的高(电势)电源线(VDD_core(ASV))61与核心逻辑区域中的低电源线(VSS_core)60之间，并且通过接收来自核心逻辑区域中的高电源线61和核心逻辑区域中的低电源线60的电源供应而操作。差分电路连接在模拟区域中的高电源线(VDD_IP)63与核心逻辑区域中的低电源线(VSS_core)60之间，并且通过接收来自模拟区域中的高电源线63和核心逻辑区域中的低电源线60的电源供应而操作。

如图17B所示，第二电平移位器82具有串联连接成两级的反相器以及差分电路。这两个反相器连接在模拟区域中的高电源线(VDD_IP)63与核心逻辑区域中的低电源线(VSS_core)60之间，并且通过接收来自模拟区域中的高电源线63和核心逻辑区域中的低电源线60的电源供应而操作。差分电路连接在核心逻辑区域中的高(电势)电源线(VDD_core(ASV))63与核心逻辑区域中的低电源线(VSS_core)60之间，并且通过接收来自核心逻辑区域中的高电源线61和核心逻辑区域中的低电源线60的电源供应而操作。

虽然未示意性示出，但是在核心逻辑区域中的高电源线61与核心逻辑区域中的低电源线60之间可以连接有CPRC 66，在模拟区域中的高电源线63与模拟区域中的低电源线62之间，可以连接有APRC 69，如图16所示。此外，在模拟区域中的高电源线63与核心逻辑区域中的低电源线60之间可以连接有EPRC 70。

在图17A和图17B的配置中，即使是在核心逻辑区中的低电源线60、核心逻辑区域中的高电源线61、模拟区域中的低电源线62以及模拟区域中的高电源线63中的任意一个接地的情况下，仍然可以抑制高电压施加至晶体管的栅极，从而可以抑制由于ESD引起的栅极破坏。这与第一实施例中说明的相同，并在第四实施例中再次说明，因而将省略其详细描述。

图18是示出第四实施例的半导体器件中核心逻辑区域与模拟区域之间的跨域区域的配置的图。

第四实施例与第三实施例的不同之处在于，在核心逻辑区域中的低电源线60与模拟区域中的低电源线62之间连接有双向二极管90。在第四实施例中，设置有双向二极管90，因此与第三实施例相比，核心逻辑区域中的第一低电源线60和模拟区域中的低电源线62的稳定性得以改善。

图19A和图19B是示出第一电平移位器81的配置和第二电平移位器82的配置的图，图19A示出第一电平移位器81，图19B示出第二电平移位器82。

图19A和图19B与图17A和图17B的不同之处在于，在核心逻辑区域中的低电源线60与模拟区域中的低电源线62之间连接有双向二极管90。

图20A和图20B是用于说明当在第四实施例中核心逻辑区域中的低电源线60接地时由于ESD引起的电荷流动的图，图20A示出核心逻辑区域中和第一电平移位器中的电荷流动，图20B示出模拟区域中和第二电平移位器中的电荷流动。

首先，考虑没有设置CPRC 66、APRC 69以及EPRC 70的情况。在该情况下，如果核心逻辑区域中低电源线60的节点N1接地，如图20A中虚线所示，则核心逻辑区域中高电源线61一侧的电荷经由形成核心逻辑区域的电路中的晶体管放电。在这些电荷中，通过第一电平移位器81的Inv1和Inv2充电的电荷经由第一电平偏移器81中差分放大电路的NMOS晶体管NTr3和NMOS晶体管NTr32而流到核心逻辑区域中的低电源线60。在此情况下，结果是高电压施加至NTr31和NTr32的栅极。为此，通过设置CPRC 66，使得核心逻辑区域中高电源线61一侧的电荷经由CPRC 66放电，而不会当核心逻辑区域中的低电源线60的节点N1接地时流经形成核心逻辑单元的电路中的晶体管。考虑到模拟区域中,低电源线62接地的情况，优选的是设置APRC 69。如上所述，设置在每个域中的电源轨钳位是优选的，这样每个域中的放电不会经由域内电路中的晶体管而发生。

接下来，考虑设置有CPRC 66和APRC 69而没有设置EPRC 70的情况。在此情况下，如果核心逻辑区域中的低电源线60的节点N122接地，如图20B中的虚线所示，则模拟区域中高电源线63一侧的电荷经由形成模拟区域和第二电平移位器的Inv3的电路中的晶体管而放电。此外，模拟区域中高电源线63一侧的电荷经由第二电平移位器的Inv3和Inv4施加至差分放大电路的接收区域中的NMOS晶体管的栅极，因此栅极被破坏。如果设置了EPRC 70，则模拟区域中高电源线63一侧的电荷经由EPRC 70放电，从而可以抑制晶体管的破坏。

图21是用于说明当模拟区域中的高电源线63接地时模拟区域和第二电平移位器中由于ESD引起的电荷流动的图。

核心逻辑区域中的低电源线60经由EPRC 70连接至模拟区域中的高电源线63，核心逻辑区域中的高电源线61经由CPRC 66、核心逻辑区域中的低电源线60以及EPRC 70连接至模拟区域中的高电源线63。此外，图18中由Y表示的布线的电阻较低(例如，低于或等于1Ω)。为此，核心逻辑区域中低电源线60一侧的电荷以及核心逻辑区域中高电源线61一侧的电荷经由EPRC 70和CPRC 66放电，并且抑制高电压施加至晶体管的栅极，因此可以抑制晶体管的怕破坏。

在没有设置APRC 69的情况下，有可能模拟区域中低电源线60一侧的电荷经由驱动器76的NMOS晶体管和第二电平移位器82的Inv3在通向模拟区域中的高电源线63的路径中流动。然而，通过设置APRC 69而减小图18中由x表示的布线的电阻，模拟区域中低电源线60一侧的电荷经由APRC69流到模拟区域中的高电源线63，因此可以抑制形成电路的晶体管的破坏。

图22A和图22B是分别示出第四实施例的改型例中核心逻辑区域与模拟区域之间的跨域区域的配置的图，图22A示出第一电平移位器的配置，图22B示出第二中继电路的配置。

图22A和图22B中示出的改型例是在第四实施例中用第二实施例的第二中继电路72取代第二电平移位器82的图，而第一电平移位器81没有变化。这种组合也是可以接受的。将省略其详细描述

如上所述，以核心逻辑区域和模拟区域这两个域为例描述了如下情况的实施例，即域中的低电源线和高电源线都分开(包括低电源线和高电源线两者通过双向二极管连接的情况)并且跨域区域中的信号通过缓冲器或电平移位器传输。本发明不限于这些实施例，可以将本发明这些域的任意组合。

如上所述，在实施例的半导体器件中，以较小的保护电路实现了跨域区域中有利的ESD保护。

Claims

1.一种半导体器件，包括：

第一域，包括第一高电源线、第一低电源线以及设置在所述第一高电源线与所述第一低电源线之间的第一电源钳位电路；

第二域，包括与所述第一高电源线分开的第二高电源线、与所述第一低电源线分开的第二低电源线以及设置在所述第二高电源线与所述第二低电源线之间的第二电源钳位电路；

第三电源钳位电路，设置在所述第二高电源线与所述第一低电源线之间；

第一中继电路，接收来自所述第一域的信号，并将所述信号输出至所述第二域；以及

第二中继电路，接收来自所述第二域的信号，并将所述信号输出至所述第一域；其中，

所述第一中继电路和所述第二中继电路具有连接至所述第二高电源线和所述第一低电源线的电路部。

2.根据权利要求1所述的半导体器件，其中，所述第一低电源线和所述第二低电源线通过双向二极管分开。

3.根据权利要求1或2所述的半导体器件，其中，

所述第一高电源线与所述第一低电源线之间的电压被设定为低于或等于所述第二高电源线与所述第二低电源线之间的电压；以及

所述第一中继电路是电平移位器。

4.根据权利要求3所述的半导体器件，其中，

所述第一中继电路具有：

第一补偿信号生成电路，连接至所述第一高电源线和所述第一低电源线，并生成来自所述第一域的信号的补偿信号；以及

差分电路，连接至所述第二高电源线和所述第一低电源线，接收来自所述第一补偿信号生成电路的补偿信号，并输出至所述第二域的输出。

5.根据权利要求1到4中任一项所述的半导体器件，其中，所述第二中继电路是电平移位器。

6.根据权利要求5所述的半导体器件，其中，

所述第二中继电路具有：

第二补偿信号生成电路，连接至所述第二高电源线和所述第一低电源线，并生成来自所述第二域的信号的补偿信号；以及

差分电路，连接至所述第一高电源线和所述第一低电源线，接收来自所述第二补偿信号生成电路的补偿信号，并输出至所述第一域的输出。