CN1979856A - 静电放电防护装置以及显示装置以及电子系统 - Google Patents
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Abstract
静电放电防护装置,包括第一PMOS晶体管、第二PMOS晶体管、静电放电检测电路、以及放电组件。第一PMOS晶体管的源极以与栅极耦接第一电源线,其漏极耦接输出入接合焊点。第二PMOS晶体管的源极以与栅极耦接输出入接合焊点,其漏极耦接第二电源线。静电放电检测电路耦接于第一电源线及第二电源线之间。当第一电源线发生静电放电事件时,则静电放电检测电路输出启用信号。当放电组件接收到启用信号时,则提供静电放电事件放电路径。
Description
技术领域
本发明有关于一种防护装置,特别是有关于一种具有静电放电防护的防护装置。
背景技术
随着半导体制造过程的进化,静电放电所造成的组件损害对集成电路产品来说已经成为最主要的可靠度问题之一。一般利用许多种类的ESD测试来模仿ESD事件,比较为一般人熟悉的ESD测试有两种,机器放电模式(machinemodel,MM)以及人体放电模式(human body model,HBM)。一般商业用的集成电路都必须具备一定程度的HBM以及MM的耐受度,才可以销售。
ESD保护为集成电路所不可或缺功能。尤其是随着尺寸不断地缩小至深次微米的程度,金氧半导体的栅极氧化层也越来越薄,集成电路更容易因静电放电现象而遭受破坏。在一般的工业标准中,集成电路产品的输出入接脚(I/O pin)必需能够通过2000伏特以上的人体模式静电放电测试以及200伏特以上的机械模式静电放电测试。因此,在集成电路产品中,静电放电防护装置必需设置在所有输出入焊点(pad)附近,以保护内部的核心电路(corecircuit)不受静电放电电流的侵害。
图1表示公知静电放电防护装置的示意图。公知静电放电防护装置1包括PMOS晶体管13以及NMOS晶体管14。
PMOS晶体管13的栅极与源极耦接电源线11,其漏极耦接输出入接合焊点16以及内部电路18。NMOS晶体管14的栅极与源极耦接电源线12,其漏极耦接输出入接合焊点16、以及内部电路18。
当电源线12接地,并且一足以导通NMOS晶体管14的正电压静电放电事件发生于输出入接合焊点16时,静电电流将由输出入接合焊点16开始,经过NMOS晶体管14,到电源线12而释放。
然而,在图1中的静电放电防护装置具有两种类型的晶体管,若将其作为显示面板的静电放电防护装置时,将会增加掩模及制造过程的步骤。
发明内容
有鉴于此,本发明提供一种静电放电防护装置,包括第一PMOS晶体管、第二PMOS晶体管、静电放电检测电路、以及放电组件。第一PMOS晶体管的源极以与栅极耦接第一电源线,其漏极耦接输出入接合焊点。第二PMOS晶体管的源极以与栅极耦接输出入接合焊点,其漏极耦接第二电源线。静电放电检测电路耦接于第一电源线及第二电源线之间。当第一电源线发生静电放电事件时,则静电放电检测电路输出启用信号。当放电组件接收到启用信号时,则在第一及第二电源线之间提供一放电路径。
另外,本发明提供一种显示装置,包括栅极驱动器、数据驱动器、像素区、以及静电放电防护装置。栅极驱动器用以送出扫描信号至栅极电极。数据驱动器用以送出视频信号至数据电极。像素区包含多个显示单元,分别连接对应的数据电极和栅极电极。静电放电防护装置,包括第一PMOS晶体管、第二PMOS晶体管、静电放电检测电路、以及放电组件。第一PMOS晶体管的源极以与栅极耦接第一电源线,其漏极耦接输出入接合焊点。第二PMOS晶体管的源极以与栅极耦接输出入接合焊点,其漏极耦接第二电源线。静电放电检测电路耦接于第一电源线及第二电源线之间。当第一电源线发生静电放电事件时,则静电放电检测电路输出启用信号。当放电组件接收到启用信号时,则在第一及第二电源线之间提供一放电路径。
本发明还提供一种电子系统,包括一显示装置以及一转换器。转换器用以驱动显示装置。显示装置包括,一栅极驱动器、一数据驱动器、一像素区、一静电放电防护装置以及一控制器。控制器用以控制栅极驱动器以及数据驱动器。栅极驱动器提供扫描信号至多个栅极电极。数据驱动器提供视频信号至多个数据电极。像素区包含多个显示单元,分别连接对应的数据电极和栅极电极。静电放电防护装置,包括第一PMOS晶体管、第二PMOS晶体管、静电放电检测电路、以及放电组件。第一PMOS晶体管的源极以与栅极耦接第一电源线,其漏极耦接输出入接合焊点。第二PMOS晶体管的源极以与栅极耦接输出入接合焊点,其漏极耦接第二电源线。静电放电检测电路耦接于第一电源线及第二电源线之间。当第一电源线发生静电放电事件时,则静电放电检测电路输出启用信号。当放电组件接收到启用信号时,则在第一及第二电源线之间提供一放电路径。
为让本发明的上述和其它目的、特征、和优点能更明显易懂,下文特举出较佳实施例,并配合附图,详细说明如下:
附图说明
图1表示公知静电放电防护装置的示意图。
图2a为本发明的电子系统的示意图。如
图2b为本发明的显示装置的一可能实施例。
图3表示本发明的静电放电防护装置的一可能实施例。
图4表示本发明的静电放电防护装置的另一可能实施例。
主要组件符号说明
11、12:电源线; 13、31、32:PMOS晶体管;
351、346:P型薄膜晶体管; 14:NMOS晶体管;
16、20:输出入接合焊点; 18、33:内部电路;
2:显示面板; 22:栅极驱动器;
24:数据驱动器; 26:像素区;
28:静电放电防护装置; G1-Gn:栅极电极;
D1-Dm:数据电极; P11-Pnm:显示单元;
34:静电放电检测电路; 341:电阻;
342:电容装置; 35:放电组件;
50:电子系统; 52:转换器;
54:显示装置; 542:控制器。
具体实施方式
图2a为本发明的电子系统的示意图。如图所示,电子系统50可为一个人数字助理、一笔记型计算机、一桌上型计算机或是一蜂窝式电话,并包括一转换器52以及显示装置54。转换器52提供电源以驱动显示装置54。显示装置54具有一控制器542以及一显示面板2。控制器542用以控制显示面板2,使其显示画面。控制器542可为时序控制器(timing controller)。
图2b为显示装置的一可能实施例。如图所示,显示面板2包括,栅极驱动器22、数据驱动器24、像素区26、以及静电放电防护装置28。控制器542提供控制信号Sc1予栅极驱动器22,并提供控制信号Sc2予数据驱动器24。
栅极驱动器22根据控制信号Sc1,提供扫描信号至栅极电极G1-Gn。数据驱动器24根据控制信号Sc2,提供视频信号至数据电极D1-Dm。像素区26具有显示单元P11-Pnm,分别连接对应的数据电极和栅极电极,显示单元P11-Pnm的晶体管为低温多晶硅(LTPS)晶体管。静电放电防护装置28耦接输出入接合焊点20,并耦接于电源线11及12之间。
图3表示本发明的静电放电防护装置的一可能实施例。静电放电防护装置28包括,PMOS晶体管31、32、静电放电检测电路34、以及放电组件35。
PMOS晶体管31的源极以与栅极耦接电源线11,其漏极耦接输出入接合焊点20以及内部电路33。PMOS晶体管32的源极以与栅极耦接输出入接合焊点20以及内部电路33,其漏极耦接电源线12。
PMOS晶体管31、32防护来自输出入接合焊点20的静电放电电流,以避免内部电路33受到损坏。当电源线12接地,并且一足以导通PMOS晶体管32的正电压静电放电事件发生于输出入接合焊点20时,电流将由输出入接合焊点20开始,经过PMOS晶体管32,到电源线12而释放。
静电放电检测电路34耦接于电源线11及12之间。当电源线11发生静电放电事件时,则静电放电检测电路34输出启用信号。放电组件35的控制端CTR耦接静电放电检测电路34,其电极E1耦接电源线11,其电极E2耦接电源线12。当放电组件35接收到静电放电检测电路34所输出的启用信号时,则提供静电放电事件放电路径。
静电放电检测电路34以及放电组件35用以避免核心电路33遭受来自电源线11的静电放电脉冲。当静电放电脉冲施加于电源线11,而电源线12为相对接地端时,则静电放电电流可经由放电组件35而释放到地(ground)。
图3中的静电放电检测电路34包括,电阻341、电容装置342。电阻341的第一端耦接至电源线11,电容装置342的第一端耦接至第二电源线12。电阻341的第二端耦接至电容装置342的第二端。电阻341、电容装置342定义一延迟系数。本实施例的RC电路所决定的延迟常数,大于静电放电脉冲时间并且小于电源线11上信号的初始上升时间。
而放电组件35可为一P型薄膜晶体管351,其栅极耦接电阻341的第二端,其源极耦接电源线11,其漏极耦接电源线12。
当静电放电脉冲施加于电源线11,而电源线12为相对接地端时,此时由于RC电路具有较静电放电脉冲上升时间长的延迟时间常数,所以节点Vx维持在低电压电平,进而导通PMOS晶体管351,使得主要的静电放电电流可以通过PMOS晶体管351,从电源线11流到电源线12。
由于RC电路的延迟常数小于电源线11上信号的初始上升时间,因此,当显示面板2在正常工作时,Vx端的电压几乎同步等于电源线11上信号上升的电压,使得PMOS晶体管351被截止。
图4表示本发明的静电放电防护装置的另一可能实施例。图4与图3不同之处在于,图4中的电容装置342由P型薄膜晶体管346构成,其栅极耦接电阻341,其漏极与源极均耦接电源线12。
本发明虽以优选实施例公开如上,然其并非用以限定本发明,任何本领域技术人员,在不脱离本发明的精神和范围的情况下,可进行更动与修改,因此本发明的保护范围以所提出的权利要求所限定的范围为准。
Claims (15)
1.一种静电放电防护装置,包括:
一第一PMOS晶体管,具有一第一漏极、一第一源极、以及一第一栅极,该第一源极以及该第一栅极耦接一第一电源线,该第一漏极耦接一输出入接合焊点;
一第二PMOS晶体管,具有一第二漏极、一第二源极、以及一第二栅极,该第二源极以及该第二栅极耦接该输出入接合焊点,该第二漏极耦接一第二电源线;
一静电放电检测电路,耦接于该第一电源线及第二电源线之间,当该第一电源线发生一静电放电事件时,则输出一启用信号;以及
一放电组件,当该放电组件接收到该启用信号时,则在该第一及第二电源线之间提供一放电路径。
2.如权利要求1所述的静电放电防护装置,其中该放电组件为一P型薄膜晶体管,其栅极接收该启用信号,其源极耦接该第一电源线,其漏极耦接该第二电源线。
3.如权利要求1所述的静电放电防护装置,其中该静电放电检测电路,包括:
一电阻,其第一端耦接至该第一电源线;以及
一电容装置,其第一端耦接至该第二电源线,其第二端耦接至该电阻的第二端。
4.如权利要求3所述的静电放电防护装置,其中,该放电组件为P型薄膜晶体管,其栅极耦接该电阻的第二端,其源极耦接至该第一电源线,其漏极耦接至该第二电源线。
5.如权利要求4所述的静电放电防护装置,其中该电容装置为一第二P型薄膜晶体管,其栅极耦接至该电阻的第二端,其源极及漏极耦接至该第二电源线。
6.一种显示装置,包括:
一栅极驱动器,用以送出扫描信号至多个栅极电极;
一数据驱动器,用以送出视频信号至多个数据电极;
一像素区,包含多个显示单元,分别连接对应的该多个数据电极和该多个栅极电极;以及
一静电放电防护装置,包括:
一第一PMOS晶体管,具有一第一漏极、一第一源极、以及一第一栅极,该第一源极以及该第一栅极耦接一第一电源线,该第一漏极耦接一输出入接合焊点;
一第二PMOS晶体管,具有一第二漏极、一第二源极、以及一第二栅极,该第二源极以及该第二栅极耦接该输出入接合焊点,该第二漏极耦接一第二电源线;
一静电放电检测电路,耦接于该第一电源线及第二电源线之间,当该第一电源线发生一静电放电事件时,则输出一启用信号;以及
一放电组件,当该放电组件接收到该启用信号时,则在该第一及第二电源线之间提供一放电路径。
7.如权利要求6所述的显示装置,其中该放电组件为一P型薄膜晶体管,其栅极接收该启用信号,其源极耦接该第一电源线,其漏极耦接该第二电源线。
8.如权利要求6所述的显示装置,其中该静电放电检测电路,包括:
一电阻,其第一端耦接至该第一电源线;以及
一电容装置,其第一端耦接至该第二电源线,其第二端耦接至该电阻的第二端。
9.如权利要求8所述的显示装置,其中该放电组件为一P型薄膜晶体管,其栅极耦接该电阻的第二端,其源极耦接至该第一电源线,其漏极耦接至该第二电源线。
10.如权利要求9所述的显示装置,其中该电容装置为一第二P型薄膜晶体管,其栅极耦接至该电阻的第二端,源极及漏极耦接至该第二电源线。
11.如权利要求6所述的显示装置,其中该像素区系由低温多晶硅晶体管所组成。
12.如权利要求6所述的显示装置,还包括一控制器,用以控制该栅极驱动器以及该数据驱动器。
13.如权利要求12所述的显示装置,其中该控制器为一时序控制器。
14.一种电子系统,包括:
一显示装置,包括:
一栅极驱动器,用以送出扫描信号至多个栅极电极;
一数据驱动器,用以送出视频信号至多个数据电极;
一像素区,包含多个显示单元,分别连接对应的该多个数据电极和该多个栅极电极;以及
一静电放电防护装置,包括:
一第一PMOS晶体管,具有一第一漏极、一第一源极、以及一第一栅极,该第一源极以及该第一栅极耦接一第一电源线,该第一漏极耦接一输出入接合焊点;
一第二PMOS晶体管,具有一第二漏极、一第二源极、以及一第二栅极,该第二源极以及该第二栅极耦接该输出入接合焊点,该第二漏极耦接一第二电源线;
一静电放电检测电路,耦接于该第一电源线及第二电源线之间,当该第一电源线发生一静电放电事件时,则输出一启用信号;以及
一放电组件,当该放电组件接收到该启用信号时,则在该第一及第二电源线之间提供一放电路径;以及
一控制器,用以控制该栅极驱动器以及该数据驱动器;以及
一转换器,用以驱动该显示装置。
15.如权利要求14所述的电子系统,其中该电子系统为一个人数字助理、一笔记型计算机、一桌上型计算机或是一蜂窝式电话。
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