CN106158579A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了半导体器件及其制造方法。通过最初形成相互共面的第一掺杂区和第二掺杂区来形成垂直全环栅器件。在第一掺杂区和第二掺杂区上方形成沟道层，并且在沟道层上方形成第三掺杂区。形成第四掺杂区，以使第四掺杂区与第三掺杂区共面，以及图案化第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区和沟道层，以形成第一纳米线和第二纳米线，然后，第一纳米线和第二纳米线被用于形成垂直全环栅器件。

Description

半导体器件及其制造方法
相关申请的交叉参考
本申请要求于2014年11月26日提交的名称为“Semiconductor Deviceand Method”的第62/085，182号美国临时专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
由于半导体工业已经进入追求更高器件密度、更高性能以及更低价格的纳米技术节点的时代，因此由于制造和设计问题的挑战使得诸如垂直全环栅(VGAA)晶体管的三维设计得以发展。典型的GAA晶体管可以通过栅极电介质和栅电极来加强对载流子的控制，该载流子纵向穿过半导体纳米线的整个环形沟道区。因为栅电极围绕沟道区使得源极/漏极区对沟道区的电场的影响减少，所以GAA晶体管具有减小的短沟道效应。
然而，对于VGAA的实现仍然存在挑战。例如，制造互补金属氧化物半导体(CMOS)所使用的工艺和方法并不是专门用于制造VGAA晶体管。因此，为了制造VGAA晶体管，需要改善制造工艺。
发明内容
为了解决现有技术中所存在的缺陷，提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底中形成第一开口；在所述第一开口内外延生长第一半导体材料；通过所述半导体衬底平坦化所述第一半导体材料；在所述第一半导体材料中形成第二开口；在所述第二开口内外延生长第二半导体材料；通过所述第一半导体材料平坦化所述第二半导体材料；以及在所述第一半导体材料和所述第二半导体材料上方外延生长沟道层。
该方法还包括在外延生长所述沟道层之前，在所述半导体衬底内形成介电材料，其中，外延生长所述沟道层形成延伸到所述介电材料上方的所述沟道层的至少一部分。
在该方法中，介电材料是对准标记。
该方法还包括在所述沟道层上方外延生长第三半导体材料。
该方法还包括由所述第一半导体材料、所述第三半导体材料和所述沟道层形成第一纳米线。
该方法还包括：在所述第三半导体材料中形成第三开口；以及在所述第三开口内外延生长第四半导体材料，其中，所述第四半导体材料和所述第二半导体材料具有相同的导电性。
该方法还包括由所述第二半导体材料、所述第四半导体材料和所述沟道层形成第二纳米线。
根据本发明的另一方面，提供了一种制造半导体器件的方法，所述方法包括：将介电材料嵌入半导体衬底中；将第一半导体材料嵌入所述半导体衬底内，其中，使用第一外延生长工艺来至少部分地执行嵌入所述第一半导体材料；将第二半导体材料嵌入所述半导体衬底中，其中，使用第二外延生长工艺来至少部分地执行嵌入所述第二半导体材料，所述第二外延生长工艺与所述第一外延生长工艺不同，并且所述第二半导体材料与所述第一半导体材料共面；以及在所述第一半导体材料和所述第二半导体材料上外延生长沟道层，其中所述沟道层的至少一部分延伸到所述介电材料上方。
该方法还包括在所述沟道层上方外延生长第三半导体材料，其中，所述第三半导体材料的至少一部分延伸到所述介电材料上方。
该方法还包括：在所述第三半导体材料内形成开口，以暴露所述沟道层；以及在所述开口内外延生长第四半导体材料。
该方法还包括将所述第一半导体材料、所述第三半导体材料和所述沟道层图案化为第一纳米线，并且将所述第二半导体材料、所述第四半导体材料和所述沟道层图案化为第二纳米线。
该方法还包括图案化所述沟道层和所述第三半导体材料，以形成伪棒。
该方法还包括由所述第一纳米线形成第一垂直全环栅器件，并且由所述第二纳米线形成第二垂直全环栅器件。
在该方法中，外延生长沟道层生长未掺杂的半导体材料。
根据本发明的又一方面，提供了一种半导体器件，包括：第一导电区，被嵌入衬底内，所述第一导电区具有第一导电性；第二导电区，被嵌入所述衬底内，所述第二导电区具有第二导电性，其中，所述第二导电性与所述第一导电性相反，并且所述第一导电区、所述第二导电区和所述衬底相互共面；介电材料，被嵌入所述衬底内；第一沟道区，与所述第一导电区物理接触，所述第一沟道区包括第一材料；第二沟道区，与所述第二导电区物理接触，所述第二沟道区包括所述第一材料；以及衬里，覆盖所述介电材料的第一部分，其中，所述衬里包括所述第一材料。
该半导体器件还包括：位于所述第一沟道区上方的第三导电区，其中，所述第一导电区、所述第一沟道区和所述第三导电区形成第一纳米线。
该半导体器件还包括：第一栅极电介质，围绕所述第一纳米线；以及第一栅电极，围绕所述第一栅极电介质。
该半导体器件还包括：位于所述第二沟道区上方的第四导电区，其中，所述第二导电区、所述第二沟道区和所述第四导电区形成第二纳米线。
该半导体器件还包括：第二栅极电介质，围绕所述第二纳米线；以及第二栅电极，围绕所述第二栅极电介质。
该半导体器件还包括：位于所述衬底上方的伪棒，所述伪棒包括所述第一材料。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了根据一些实施例的具有对准标记的衬底。
图2示出了根据一些实施例的第一掺杂区的形成。
图3示出了根据实施例的第一掺杂区的平坦化。
图4示出了根据实施例的第二掺杂区的形成。
图5示出了根据实施例的第二掺杂区的平坦化。
图6示出了根据实施例的沟道层和第三掺杂区的形成。
图7示出了根据实施例的第四掺杂区的形成。
图8示出了根据实施例的第四掺杂区的平坦化。
图9示出了根据实施例的第一纳米线和第二纳米线的形成。
图10示出了根据实施例的第一垂直全环栅器件和第二垂直全环栅器件的形成。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
参考在垂直全环栅晶体管中所使用的特定实施例来描述实施例。然而，可以使用具有任何合适的工艺或器件的实施例。
现在参考图1，示出了衬底101、对准标记103和第一硬掩模105。在实施例中，衬底101包括半导体衬底(诸如，Si、SiGe或SiGeB)。在可选实施例中，衬底101包括绝缘体上硅(SOI)结构。在一些实施例中，衬底101可包括：化合物半导体，包括碳化硅、砷化镓、磷化钾、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、SiGeSn、GeSn、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；或它们的组合。
在衬底101内形成对准标记103，以提供控制点，该控制点可被用于确保衬底101以特定的方式对准，以用于进一步的处理。在实施例中，对准标记103可以是通过视觉或者其他的检测可见的材料，诸如二氧化硅，但是可以使用任何其他合适的材料。可通过使用诸如光刻掩模和蚀刻工艺最初图案化衬底101形成沟槽来形成对准标记103。一旦形成沟槽，就可使用诸如二氧化硅填充和/或过填充沟槽，并且可使用诸如平坦化工艺(诸如，化学机械抛光)去除沟槽外的任何多余的材料，使得对准标记的顶面与衬底101的顶面齐平。在实施例中，形成的对准标记103的第一宽度W1介于约0.1μm和约1.6μm之间，诸如约1.1μm。
一旦在衬底101内形成对准标记103，就可以在衬底101和对准标记103上方放置第一硬掩模105，以形成用于随后蚀刻衬底101的掩模。在实施例中，第一硬掩模105包括诸如氮化硅、氮化钛、氮氧化硅、它们的组合等的介电材料。可使用诸如化学汽相沉积、等离子体增强化学汽相沉积、原子层沉积等的工艺形成第一硬掩模105。然而，可选地，可使用任何其他合适的材料和形成方法。形成的第一硬掩模105的厚度介于约和约之间，诸如约
一旦形成第一硬掩模105，就可以图案化第一硬掩模105，以暴露衬底101中的用于形成第一掺杂区203(未在图1中示出，但是下文中将参考图2进行说明和描述)的部分。在实施例中，通过以下步骤来图案化第一硬掩模105：最初在第一硬掩模105上方放置第一光刻胶(未单独示出)；将该第一光刻胶暴露于图案化的能量源(诸如，光)，以开始化学反应，该化学反应改变第一光刻胶的暴露部分的物理属性。然后，通过应用第一显影剂(也未在图1中单独示出)来显影第一光刻胶，以利用暴露区和未暴露区之间的改变后的物理属性来选择性地去除暴露区或者未暴露区。
一旦图案化第一光刻胶，就将第一光刻胶用作掩模，以图案化下面的第一硬掩模105。在实施例中，通过第一光刻胶作为掩模，使用诸如反应离子蚀刻工艺图案化第一硬掩模105。可继续进行图案化工艺直到暴露第一硬掩模105下面的衬底101。
图2示出了使用第一硬掩模105图案化衬底101，以形成第一开口201。在实施例中，通过使用第一硬掩模105作为掩模，使用诸如反应离子蚀刻工艺来执行图案化，以将第一硬掩模105的图案转印至第一衬底101，该反应离子蚀刻工艺利用适合于衬底101的材料(诸如，硅)的蚀刻剂。形成的第一开口201的第一凹槽深度RD1介于约50nm和约90nm之间，诸如约64nm。
在衬底101内形成第一开口201之后，填充第一开口201，以形成第一掺杂区203。在实施例中，第一掺杂区203用于形成第一垂直全环栅(VGAA)器件1000(未在图2中完全示出，但是下文中将参考图10进行说明和描述)。在特定的实施例中，第一掺杂区203用于形成第一VGAA器件1000的源极/漏极区，因此第一掺杂区203包括诸如硅的半导体材料，第一掺杂区203还包括使第一掺杂区203的半导体材料具有第一导电性的掺杂剂。然而，可选地，可使用诸如锗、硅锗、它们的组合等的任何合适的半导体材料。
可使用衬底101的暴露区作为生长引发剂，通过使用诸如外延生长的工艺来形成第一掺杂区203。例如，在一些实施例中，可使用诸如金属有机物CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)或它们的组合等的工艺形成第一掺杂区203。因为在衬底101的暴露区上外延生长第一掺杂区203，所以在衬底101的暴露区上(在第一开口201内)生长第一掺杂区203，但是在第一硬掩模105的上方没有开始生长。另外地，第一掺杂区203的晶格常数类似于下面的衬底101的晶格常数，其中，在衬底101上生长第一掺杂区203。
为了用作源极/漏极区，使用掺杂剂掺杂第一掺杂区203，该掺杂剂适用于将由第一掺杂区203形成的器件的类型。例如，在期望由第一掺杂区203形成的NMOS器件的实施例中，使用诸如磷或砷的N型掺杂剂掺杂第一掺杂区203。可选地，如果期望由第一掺杂区203形成PMOS器件，那么可使用诸如硼或镓的P型掺杂剂。
在实施例中，随着第一掺杂区203的生长，将掺杂剂引入第一掺杂区203的材料(诸如，硅)中。例如，在外延生长工艺期间，包括期望的掺杂剂的前体和用于第一掺杂区203的材料的前体反应物一起被原位置于反应容器中。因此，将掺杂剂引入第一掺杂区203的材料中，以及将掺杂剂包含在第一掺杂区203的材料中，以为第一掺杂区203提供期望的导电性。
可选地，可在第一掺杂区203的材料(诸如，硅)生长之后引入掺杂剂。在该实施例中，在没有掺杂剂的情况下，生长第一掺杂区203的材料，并且使用诸如注入工艺或扩散工艺的引入工艺，以将掺杂剂引入第一掺杂区203中。一旦引入掺杂剂，就执行退火，以激活掺杂剂。
至少继续进行外延生长工艺，直到用第一掺杂区203的材料填充第一开口201。另外地，为了确保完全填充第一开口201，继续进行生长工艺以过填充第一开口201。这样的过填充导致第一掺杂区的生长横向进行(诸如，平行于衬底101的表面)，使得第一掺杂区203的伸长部部分地延伸到第一硬掩模105的一部分的上方。
图3示出了第一平坦化工艺(在图3中通过标注为301的压板表示)，使用该第一平坦化工艺平坦化第一掺杂区203，以及去除第一硬掩模105。在实施例中，第一平坦化工艺301是一种或多种化学机械抛光工艺，在第一平坦化工艺中将蚀刻剂和研磨剂应用于第一掺杂区203和第一硬掩模105，以及使用压板研磨第一掺杂区203和第一硬掩模105，以平坦化和去除衬底101的表面上的第一掺杂区203和第一硬掩模105的多余的区域。
然而，如本领域的普通技术人员应该理解，上述的化学机械抛光工艺意欲进行说明，并不意欲限制实施例。而且，对于第一平坦化工艺301，可选地，可使用任何合适的平坦化工艺，诸如物理研磨工艺或一系列的一种或多种蚀刻工艺。所有的这些工艺全部包含在实施例的范围内。
图4示出了在衬底101、对准标记103和第一掺杂区203上方沉积第二硬掩模401。在实施例中，第二硬掩模401包括诸如氮化硅、氮化钛、氮氧化硅、它们的组合等的介电材料。可使用诸如化学汽相沉积、等离子体增强的化学汽相沉积、原子层沉积等的工艺形成第二硬掩模401。然而，可选地，可使用任何其他合适的材料和形成方法。形成的第二硬掩模401的厚度介于约和约之间，诸如约
一旦形成第二硬掩模401，就图案化第二硬掩模401，以暴露第一掺杂区203中意欲形成第二掺杂区405的部分。在实施例中，通过以下步骤来图案化第二硬掩模401：最初将第二光刻胶(未在图4中单独示出)放置在第二硬掩模401上方；将第二光刻胶暴露于图案化能量源(诸如，光)，以开始改变第二光刻胶的暴露部分的物理属性的化学反应。然后，通过应用第二显影剂(也未在图4中单独示出)来显影第二光刻胶，以使用暴露区和未暴露区之间的改变后的物理属性来选择性地去除暴露区或者未暴露区。
一旦图案化第二光刻胶，就将第二光刻胶用作掩模，以图案化下面的第二硬掩模401。在实施例中，通过第二光刻胶作为掩模，使用诸如反应离子蚀刻工艺来图案化第二硬掩模401。可继续进行图案化工艺直到暴露第二硬掩模401下面的第一掺杂区203。
在形成并图案化第二硬掩模401之后，可使用第二硬掩模401去除第一掺杂区203的一部分，以形成第二开口403。在实施例中，通过第二硬掩模401作为掩模，诸如，采用适合于第一掺杂区203的材料(诸如，硅)的蚀刻剂的反应离子蚀刻工艺，通过将第二硬掩模401的图案转印至第一掺杂区203来形成第二开口403。形成第二开口403，诸如通过具有第二凹槽深度RD2的方式来暴露下面的衬底101，其中第二凹槽深度RD2介于约60nm和约90nm之间，诸如约75nm。
在第一掺杂区203和衬底101内形成第二开口403之后，填充第二开口403，以形成第二掺杂区405。在实施例中，第二掺杂区405用于形成不同于第一VGAA器件1000的第二VGAA器件1001(未在图4中示出，但是下文中将参考图10进行说明和描述)。在特定的实施例中，第二掺杂区405被用于形成第二VGAA器件1001的源极/漏极区，其中，第二VGAA器件1001的导电性与第一VGAA器件1000的导电性不同。例如，如果第一VGAA器件1000是NMOS器件，那么第二VGAA器件1001是PMOS器件。
可使用生长工艺来形成第二掺杂区405，其中，使用衬底101的暴露区作为生长引发剂。例如，在一些实施例中，可使用诸如外延生长的工艺，由诸如硅的半导体材料形成第二掺杂区405。例如，在一些实施例中，可使用诸如金属有机物CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)或它们的组合等的工艺来形成第二掺杂区405。然而，可选地，可使用诸如锗、硅锗、它们的组合等的任何合适的半导体材料。
因为在衬底101的暴露的部分上外延生长第二掺杂区405，所以将在衬底101的暴露的部分上(在第二开口403内)生长第二掺杂区405，但是在第二硬掩模401的上方没有开始生长。另外地，第二掺杂区405的晶格常数类似于下面的衬底101的晶格常数，其中，在衬底101上生长第二掺杂区405。
在实施例中，使用掺杂剂掺杂第二掺杂区405，其中，该掺杂剂的导电性与第一掺杂区203的导电性相反。例如，在期望由第一掺杂区203形成NMOS器件并且期望由第二掺杂区405形成PMOS器件的实施例中，使用诸如硼或镓的P型掺杂剂掺杂第二掺杂区405。可选地，如果期望由第二掺杂区405形成NMOS器件，可使用诸如磷或砷的N型掺杂剂。
在实施例中，随着第二掺杂区405的生长，将掺杂剂引入第二掺杂区405的材料(诸如，硅)中。例如，在外延生长工艺期间，包括期望的掺杂剂的前体和用于第二掺杂区405的材料的前体反应物一起被原位置于反应容器中。因此，将掺杂剂引入第二掺杂区405的材料中，以及掺杂剂包含在第二掺杂区405的材料中，以为第二掺杂区405提供期望的导电性。
可选地，在生长第二掺杂区405的材料(诸如，硅)之后引入掺杂剂。在该实施例中，非掺杂地生长第二掺杂区405的材料，并且使用诸如注入工艺或扩散工艺的引入工艺，以将掺杂剂引入第二掺杂区405中。一旦引入掺杂剂，则执行退火，以激活第二掺杂区405内的掺杂剂。
至少继续进行外延生长工艺，直到用第二掺杂区405的材料填充第二开口403。另外地，为了确保完全填充第二开口403，生长工艺继续进行至过填充第二开口403。这样的过填充使第二掺杂区405在第二硬掩模401的上方部分延伸。
图5示出了第二平坦化工艺(在图5中通过标注为501的压板表示)，该第二平坦化工艺用于平坦化第二掺杂区405，以及去除第二硬掩模401。在实施例中，第二平坦化工艺501是一种或多种化学机械抛光工艺，在第二平坦化工艺中应用蚀刻剂和研磨剂，以及使用压板研磨第二掺杂区405和第二硬掩模401，以平坦化第二掺杂区405和第二硬掩模401并去除第二掺杂区405和第二硬掩模401位于衬底101和第一掺杂区203的外部的多余的区域。
然而，本领域的普通技术人员将了解，上述的化学机械抛光工艺意欲进行说明，并不意欲限制实施例。而且，可选地，对于第二平坦化工艺501可使用任何合适的平坦化工艺，诸如物理研磨工艺或一系列的一种或多种蚀刻工艺。所有的这些工艺全部意欲包含在实施例的范围内。
图6示出了沟道层601的形成和沟道层601上方的第三掺杂区603的形成。在实施例中，沟道层601可以是诸如硅的半导体材料，并通过使用诸如外延生长的工艺来形成沟道层601。例如，在一些实施例中，可使用诸如金属有机物CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)或它们的组合等的工艺来形成沟道层601。然而，可选地，可使用任何合适的半导体材料，诸如锗、硅锗、它们的组合等。
因为使用外延生长工艺形成沟道层601，所以在第一掺杂区203、第二掺杂区405和衬底101的暴露部分上生长沟道层601。然而，沟道层601并不在对准标记103的顶部上生长，但是横向生长(平行于衬底101的主平面)将使沟道层601的一部分延伸到对准标记103上方。在实施例中，生长沟道层601，以具有介于约15nm和约40nm之间的第一厚度T1，诸如约30nm，以及沟道层601延伸越过对准标记103的边缘第一间距D1，其中，第一间距D1为介于约15nm和约40nm之间，诸如约30nm。
在实施例中，在没有掺杂剂(n型和p型中的一种)存在的情况下，生长沟道层601。因此，用于第一VGAA器件1000的第一沟道区(在图6中通过标注为605的虚线表示)的材料可位于第一掺杂区203上方的沟道层601内。另外地，第二沟道区(在图6中通过标注为607的虚线表示)可位于第二掺杂区405上方的沟道层601内。在没有掺杂剂的情况下，形成第一沟道区605和第二沟道区607。
可选地，必要时，可根据需要通过使用掩模和注入工艺掺杂沟道层601。例如，将诸如光刻胶的掩模放置于沟道层601的位于第一掺杂区203上的部分上方，以及将掺杂剂(该掺杂剂的导电性与第二掺杂区405的导电性相反)注入第二掺杂区405上方的沟道层601中。然后，去除掩模，将第二掩模放置于沟道层601的位于第二掺杂区405上的部分上方，以及使用注入工艺将掺杂剂注入第一掺杂区203上方的沟道层601中。可选地，可使用任何合适的工艺来掺杂沟道层601。
另外地，在沟道层601的外延生长期间，由于在该工艺期间衬底101、第一掺杂区203和第二掺杂区405的一些材料向上扩散，衬底101、第一掺杂区203和第二掺杂区405的材料可部分地向上延伸。因此，衬底101、第一掺杂区203和第二掺杂区405可被视为在沟道层601之前稍微生长。这样，随着部分对准标记被硅凹槽和表面清洁工艺消耗，使得对准标记103的表面稍微低于衬底101和沟道层601加衬里于凹槽的一部分。
一旦形成沟道层601，就在沟道层601上方形成第三掺杂区603。在实施例中，第三掺杂区603和第一掺杂区203是互补的，使得第三掺杂区603和第一掺杂区203可被用作第一VGAA器件1000的源极/漏极区。因此，第三掺杂区603具有与第一掺杂区203相同的导电性。例如，在用N型掺杂剂掺杂第一掺杂区203的实施例中，相似地，应该用N型掺杂剂掺杂第三掺杂区603。相似地，如果用P型掺杂剂掺杂第一掺杂区203，那么应该用P型掺杂剂掺杂第三掺杂区603。
使用诸如外延生长的工艺形成第三掺杂区603，其中，可使用沟道层601的暴露区作为生长引发剂。例如，在一些实施例中，可使用诸如金属有机物CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)或它们的组合等的工艺，由诸如硅的半导体材料形成第三掺杂区603。然而，可选地，可使用任何合适的半导体材料，诸如锗、硅锗、它们的组合等。
因为外延生长第三掺杂区603，所以在沟道层601的暴露的部分上生长第三掺杂区603，但是生长不会发生在对准标记103的上方。然而，生长发生在沟道层601延伸到对准标记103上方的那部分上，从而第三掺杂区603部分地延伸到对准标记103上方，以及对准标记103上方的凹槽内。另外地，第三掺杂区603的晶格常数类似于下面的沟道层601的晶格常数，其中，在沟道层601上生长第三掺杂区603。形成的第三掺杂区603的第二厚度T2介于约30nm和约60nm之间，诸如约45.5nm，并且第三掺杂区603延伸越过沟道层601的第二间距D2，其中，第二间距D2介于约30nm和约60nm之间，诸如约45.5nm。
在实施例中，随着第三掺杂区603的生长，将掺杂剂引入第三掺杂区603的材料(诸如，硅)中。例如，在外延生长工艺期间，包括期望的掺杂剂的前体和用于第三掺杂区603的材料的前体反应物一起被原位置于反应容器中。因此，将掺杂剂引入第三掺杂区603的材料中，以及掺杂剂包含在第三掺杂区603的材料中，以为第三掺杂区603提供期望的导电性。
可选地，可在生长第三掺杂区603的材料(诸如，硅)之后，引入掺杂剂。在该实施例中，生长第三掺杂区603的材料，并且使用诸如注入工艺或扩散工艺的引入工艺，以将掺杂剂引入第三掺杂区603中。一旦引入掺杂剂，就执行退火，以激活第三掺杂区603内的掺杂剂。
图7示出了放置第三硬掩模705、图案化第三掺杂区603以形成第三开口701以及形成第四掺杂区703。在实施例中，第三硬掩模705包括介电材料，诸如氮化硅、氮化钛、氮氧化硅、它们的组合等。可使用诸如化学汽相沉积、等离子体增强的化学汽相沉积、原子层沉积等的工艺来形成第三硬掩模705。然而，可选地，可使用任何其他合适的材料和形成方法。形成的第三硬掩模705的厚度介于约和约之间，诸如约
一旦形成第三硬掩模705，就图案化第三硬掩模705，以暴露第三掺杂区603中意欲形成第四掺杂区703的部分。在实施例中，通过以下步骤来图案化第三硬掩模705：最初在第三硬掩模705上方放置第三光刻胶(未在图7中单独示出)；将第三光刻胶暴露于图案化能量源(诸如，光)，以开始改变第三光刻胶的暴露部分的物理属性的化学反应。然后，通过应用第三显影剂(也未在图7中单独示出)来显影第三光刻胶，以使用暴露区和未暴露区之间的改变后的物理属性，来选择性地去除暴露区或者未暴露区。
一旦图案化第三光刻胶，就将第三光刻胶用作掩模，以图案化下面的第三硬掩模705。在实施例中，通过第三光刻胶作为掩模，可使用诸如反应离子蚀刻工艺图案化第三硬掩模705。可继续进行图案化工艺直到暴露第三硬掩模705下面的第三掺杂区603。
在形成并图案化第三硬掩模705之后，可使用第三硬掩模705去除第三掺杂区603的一部分，以形成第三开口701。在实施例中，通过第三硬掩模705作为掩模，通过使用诸如反应离子蚀刻工艺将第三硬掩模705的图案转印至第三掺杂区603来形成第三开口701，其中，该反应离子蚀刻工艺采用适合于第三掺杂区603的材料(诸如，硅)的蚀刻剂。形成第三开口701，以暴露下面的沟道层601的一部分。
一旦形成第三开口701，就在沟道层601上方的第三开口内形成第四掺杂区703。在实施例中，第四掺杂区703和第二掺杂区405是互补的，使得第四掺杂区703和第二掺杂区405可被用作第二VGAA器件1001的源极/漏极区。因此，第四掺杂区703具有与第二掺杂区405相同的导电性。例如，在用P型掺杂剂掺杂第二掺杂区405的实施例中，相似地，用P型掺杂剂掺杂第四掺杂区703。相似地，如果用N型掺杂剂掺杂第二掺杂区405，那么用N型掺杂剂掺杂第四掺杂区703。
可使用第三开口701内的沟道层601的暴露区作为生长引发剂，通过使用诸如外延生长的工艺来形成第四掺杂区703。例如，在一些实施例中，可使用诸如金属有机物CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)或它们的组合等的工艺，由诸如硅的半导体材料形成第四掺杂区703。然而，可选地，可使用任何合适的半导体材料，诸如锗、硅锗、它们的组合等。
因为外延生长第四掺杂区703，所以在沟道层601的暴露部分上生长第四掺杂区703，但是不会在第三硬掩模705的上方开始生长。另外地，第四掺杂区703的晶格常数类似于下面的沟道层601的晶格常数，其中，在沟道层601上生长第四掺杂区703。
继续进行第四掺杂区703的外延生长工艺，直到用第四掺杂区703的材料至少填充第三开口701。另外地，为了确保完全填充第三开口701，继续进行第四掺杂区703的生长工艺，以过填充第三开口701。这样的过填充导致第四掺杂区703延伸到第三硬掩模705的上方。
在实施例中，随着第四掺杂区703的生长，将掺杂剂引入第四掺杂区703的材料(诸如，硅)中。例如，在外延生长工艺期间，包括期望的掺杂剂的前体和用于第四掺杂区703的材料的前体反应物一起被原位置于反应容器中。因此，将掺杂剂引入第四掺杂区703的材料中，以及掺杂剂包含在第四掺杂区703的材料中，以为第四掺杂区703提供期望的导电性。
可选地，可在生长第四掺杂区703的材料(诸如，硅)之后，引入掺杂剂。在该实施例中，生长第四掺杂区703的材料，并且使用诸如注入工艺或扩散工艺的引入工艺，以将掺杂剂引入第四掺杂区703中。一旦引入掺杂剂，就执行退火，以激活第四掺杂区703内的掺杂剂。
图8示出了第三平坦化工艺(在图8中通过标注为801的压板表示)，使用该第三平坦化工艺平坦化第四掺杂区703，以及去除第三硬掩模705。在实施例中，第三平坦化工艺801是一种或多种化学机械抛光工艺，在第三平坦化工艺中应用蚀刻剂和研磨剂，以及使用压板并以第四掺杂区703和第三硬掩模705作为基础，以平坦化和去除第四掺杂区703和第三硬掩模705的多余的区域。
然而，本领域的普通技术人员将了解，上述的化学机械抛光工艺意欲用于说明，并不意欲限制实施例。而且，可选地，对于第三平坦化工艺801，可使用任何合适的平坦化工艺，诸如物理研磨工艺或一系列的一种或多种蚀刻。所有的这些工艺全部被包含在实施例的范围内。
通过使用上述的生长工艺和平坦化工艺，可避免通常随着在衬底的凹槽内形成沟道层而出现的变化。特别地，在开始形成随后的层之前，通过使用平坦化工艺以确保下面的表面是平坦的，来避免通常出现在图案边界附近的非共形的小平面缺陷，该缺陷通常使得沟道层沿着图案边界不平坦。因此，通过避免这种缺陷，可减少避免由于这种缺陷而导致的器件故障必需的的面积的总量，并且可减小使用纳米线(诸如，使用具有N型/P型重掺杂的源极/漏极和垂直沟道的垂直器件的SRAM单元)的器件的整体密度。
图9示出了将沟道层601、第三掺杂区603和第四掺杂区703图案化为第一纳米线901(由沟道层601、第三掺杂区603和第一掺杂区203形成)和第二纳米线903(由第四掺杂区703、沟道层601和第二掺杂区405形成)。在实施例中，通过以下步骤图案化沟道层601、第一掺杂区203、第二掺杂区405、第三掺杂区603和第四掺杂区703：最初将第四光刻胶905应用于第三掺杂区603和第四掺杂区703；将第四光刻胶905暴露于图案化能量源(诸如，光)，以开始改变第四光刻胶905的暴露部分的物理属性的化学反应。然后，通过应用第四显影剂(未在图9中单独示出)来显影第四光刻胶905，以使用暴露区和未暴露区之间的改变后的物理属性，来选择性地去除暴露区或者未暴露区。
一旦图案化第四光刻胶905，就将第四光刻胶905用作掩模，以将下面的第四掺杂区703、第三掺杂区603、沟道层601、第二掺杂区405和第一掺杂区203图案化为第一纳米线901(由第一掺杂区203、沟道层601内的第一沟道区605和第三掺杂区603形成)和第二纳米线903(由第二掺杂区405、沟道层601内的第二沟道区607和第四掺杂区703形成)。在实施例中，通过第四光刻胶905作为掩模，使用诸如一种或多种反应离子蚀刻工艺来图案化第四掺杂区703、第三掺杂区603、沟道层601、第二掺杂区405和第一掺杂区203。继续进行图案化工艺直到暴露沟道层601下面的第一掺杂区203和第二掺杂区405。第一纳米线901和第二纳米线903被形成为具有介于约5nm和约10nm之间的宽度，诸如约6nm。
另外地，必要时，图案化工艺可继续进行至第一掺杂区203和第二掺杂区405内。在实施例中，继续进行图案化工艺，以去除第一掺杂区203和第二掺杂区405，从而具有第三深度D3，其中，第三深度D3介于约5nm和约10nm之间，诸如约7.5nm。因此，第一纳米线901和第二纳米线903被形成为具有介于约50nm和约100nm之间的第一高度H1，诸如约72nm。
在一些实施例中，也可随着第一纳米线901和第二纳米线903形成伪棒911。形成伪棒911以平衡所形成的纳米线的密度，使得工艺变化不会过分影响最终的产品。在实施例中，伪棒911与第一纳米线901和第二纳米线903具有类似的尺寸。例如，伪棒911的宽度介于约5nm和约10nm之间，诸如约6nm，但是可选地，可使用任何合适的尺寸。
一旦形成第一纳米线901和第二纳米线903，就使用诸如灰化的工艺去除第四光刻胶905，从而将第四光刻胶905的温度升高，直到第四光刻胶905热分解。接下来，执行清洁，以去除第一纳米线901和第二纳米线903的本征氧化物。可使用稀释的氢氟(DHF)酸来执行清洁。
图10示出了一旦形成第一纳米线901和第二纳米线903，就由第一纳米线901和第二纳米线903形成第一VGAA器件1000和第二VGAA器件1001。通过以下步骤开始该工艺：最初围绕第一掺杂区203和第二掺杂区405形成衬底隔离区1023，以使这些区域相互隔离。在实施例中，衬底隔离区1023包括诸如氧化硅的介电材料。可选地，衬底隔离区1023可包括诸如氮化硅、氮氧化硅、掺碳氧化硅、掺碳氮化硅或掺碳氮氧化硅的其他合适的介电材料。在一些实施例中，介电材料层的形成包括：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)或旋涂工艺沉积介电材料；执行CMP工艺，以去除第一纳米线901和第二纳米线903上的部分介电材料；以及将介电材料回蚀至期望的高度，以帮助限定衬底隔离区1023。
一旦形成衬底隔离区1023，就形成第一接触焊盘1002，以提供到达第一掺杂区203的电连接，以及形成第二接触焊盘1004，以提供到达第二掺杂区405的电连接。在实施例中，由诸如铝的导电材料形成第一接触焊盘1002和第二接触焊盘1004，但是可选地，可使用诸如铜、钨等的其他合适的材料。使用诸如CVD或PVD的工艺形成第一接触焊盘1002和第二接触焊盘1004，但是可选地，可使用其他合适的材料和方法。一旦沉积用于第一接触焊盘1002和第二接触焊盘1004的材料，就使用诸如一种或多种光刻掩模和蚀刻工艺将上述材料成形为第一接触焊盘1002和第二接触焊盘1004。
一旦形成第一接触焊盘1002和第二接触焊盘1004，就形成第一隔离区1005，以将第一掺杂区203和第二掺杂区405与随后形成的第一栅电极1003和第二栅电极1007隔离。在实施例中，在第一接触焊盘1002、第二接触焊盘1004、第一掺杂区203和第二掺杂区405上方形成第一隔离区1005，该第一隔离区1005为第一VGAA器件1000和第二VGAA器件1001提供隔离功能并且适当配置第一VGAA器件1000和第二VGAA器件1001的多种部件。在实施例中，第一隔离区1005包括诸如氧化硅的介电材料。可选地，第一隔离区1005可包括诸如氮化硅、氮氧化硅、掺碳氧化硅、掺碳氮化硅或掺碳氮氧化硅的其他合适的介电材料。在一些实施例中，介电材料层的形成包括：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)或旋涂工艺沉积介电材料；执行CMP工艺，以去除第一纳米线901和第二纳米线903上的部分介电材料；以及将介电材料回蚀至期望的高度，以帮助限定第一隔离区1005。
一旦形成第一隔离区1005，就围绕第一纳米线901内的第一沟道区605形成第一栅极电介质1009和第一栅电极1003，以及围绕第二纳米线903内的第二沟道区607形成第二栅极电介质1011和第二栅电极1007。在一些实施例中，第一栅极电介质1009和第二栅极电介质1011可包括氧化硅、氮化硅、氮氧化硅或诸如金属氧化物的高k电介质。可用作高k电介质的示例性的金属氧化物包括以下金属的氧化物：Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu以及它们的混合物。在本实施例中，第一栅极电介质1009和第二栅极电介质1011是高k介电层，其厚度在约至约的范围内。可使用合适的工艺形成第一栅极电介质1009和第二栅极电介质1011，诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、紫外线臭氧氧化或它们的组合。第一栅极电介质1009和第二栅极电介质1011还可包括界面层(未示出)，以减少第一栅极电介质1009和第一纳米线901的沟道层601之间的损害，以及第二栅极电介质1011和第二纳米线903的沟道层601之间的损害。界面层可包括氧化硅。
一旦形成第一栅极电介质1009和第二栅极电介质1011，就可形成第一栅电极1003和第二栅电极1007。在实施例中，可通过最初在第一栅极电介质1009和第二栅极电介质1011上方形成金属层(未在图10中单独示出)来形成第一栅电极1003和第二栅电极1007。在一些实施例中，金属层可包括单层或多层结构。在本实施例中，金属层可包括诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、功函与衬底材料兼容的其他导电材料或它们的组合。在本实施例中，栅电极层具有均匀的厚度，该厚度在约1nm至约20nm的范围内。可使用诸如ALD、CVD、PVD、电镀或它们的组合的合适的工艺形成金属层。
一旦形成金属层，就通过选择性地蚀刻来图案化金属层，以分离第一栅电极1003和第二栅电极1007。在实施例中，可通过以下步骤图案化金属层，以形成第一栅电极1003和第二栅电极1007：最初应用第五光刻胶(未在图10中单独示出)；然后图案化第五光刻胶，以暴露金属层中期望被去除的一部分，以及覆盖金属层中期望保留的一部分。
在图案化第五光刻胶以暴露金属层之后，使用第五光刻胶作为掩模蚀刻金属层。在一些实施例中，使用诸如反应离子蚀刻工艺执行部分去除金属层的暴露的部分。一旦将金属层图案化为第一栅电极1003和第二栅电极1007，就使用诸如灰化的工艺去除第五光刻胶。
一旦形成第一栅电极1003和第二栅电极1007，就形成第三隔离区1013，以将第一纳米线901内的第三掺杂区603和第一栅电极1003隔离，以及将第二纳米线903内的第四掺杂区703和第二栅电极1007隔离。在实施例中，第三隔离区1013包括诸如氧化硅的介电材料。可选地，第三隔离区1013可包括诸如氮化硅、氮氧化硅、掺碳氧化硅、掺碳氮化硅、掺碳氮氧化硅的其他合适的介电材料。在一些实施例中，介电材料的形成包括使用诸如CVD或PVD沉积介电材料。然后，可使用蚀刻工艺，以从第一纳米线901和第二纳米线903的顶部去除第三隔离区1013的材料。
可在第三隔离区1013的上方形成第四隔离区1015，以提供围绕第一纳米线901的第一栅电极1003和围绕第二纳米线903的第二栅电极1007的附加隔离，以及相比于第三隔离区1013所提供的平面，第四隔离区1015提供更加平坦的表面，以用于进一步的处理。在实施例中，第四隔离区1015可包括诸如使用旋涂工艺所应用的介电材料，并且该介电材料将填充于第三隔离区1013之间的空间中。
一旦形成第三隔离区1013和第四隔离区1015，就以与第一纳米线901电连接的方式形成第三接触焊盘1017，以及以与第二纳米线903电连接的方式形成第四接触焊盘1019。在实施例中，形成第三接触焊盘1017和第四接触焊盘1019，以提供第一纳米线901内的第三掺杂区603和接触件(未在图10中单独示出)之间的电连接，以及提供第二纳米线903内的第四掺杂区703和接触件之间的电连接。在实施例中，可由诸如铝的导电材料形成第三接触焊盘1017和第四接触焊盘1019，但是可选地，可使用诸如铜、钨等的其他合适的材料。可使用诸如CVD或PVD的工艺形成第三接触焊盘1017和第四接触焊盘1019，但是可选地，可使用其他合适的材料和方法。一旦沉积用于第三接触焊盘1017和第四接触焊盘1019的材料，就可使用诸如光刻掩模和蚀刻工艺将上述材料成形为第三接触焊盘1017和第四接触焊盘1019。
在形成第三接触焊盘1017和第四接触焊盘1019之后，可形成第五隔离区1021，以将第三接触焊盘1017与第四接触焊盘1019隔离。在实施例中，第五隔离区1021包括诸如氧化硅(在本实例中)的介电材料。可选地，第五隔离区1021可包括诸如氮化硅、氮氧化硅、掺碳氧化硅、掺碳氮化硅、掺碳氮氧化硅的其他合适的介电材料。在一些实施例中，介电材料层的形成包括使用CVD、PVD或旋涂工艺沉积介电材料。必要时，可使用CMP工艺平坦化第五隔离区1021。
根据实施例，提供制造半导体器件的方法，包括：在半导体衬底中形成第一开口，并且在第一开口中外延生长第一半导体材料。平坦化第一半导体材料和半导体衬底。在第一半导体材料中形成第二开口，并且在第二开口中外延生长第二半导体材料。平坦化第二半导体材料和第一半导体材料，并且在第一半导体材料和第二半导体材料上方外延生长沟道层。
根据另一个实施例，提供制造半导体器件的方法，包括：将介电材料嵌入半导体衬底中。将第一半导体材料嵌入半导体衬底中，其中，至少部分使用第一外延生长工艺来执行嵌入第一半导体材料。将第二半导体材料嵌入半导体衬底中，其中，至少部分使用与第一外延生长工艺不同的第二外延生长工艺来执行嵌入第二半导体材料，并且其中，第二半导体材料和第一半导体材料共面。在第一半导体材料和第二半导体材料上外延生长沟道层，其中沟道层的至少一部分延伸到介电材料的上方。
根据又一个实施例，提供半导体器件，包括：嵌入衬底内的第一导电区，第一导电区具有第一导电性。第二导电区嵌入衬底内，第二导电区具有的第二导电性与第一导电性相反，其中第一导电区、第二导电区和衬底相互共面。介电材料嵌入衬底内。第一沟道区与第一导电区物理接触，第一沟道区包括第一材料。第二沟道区与第二导电区物理接触，第二沟道区包括第一材料。衬里覆盖介电材料的第一部分的，其中衬里包括第一材料。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在半导体衬底中形成第一开口；
在所述第一开口内外延生长第一半导体材料；
通过所述半导体衬底平坦化所述第一半导体材料；
在所述第一半导体材料中形成第二开口；
在所述第二开口内外延生长第二半导体材料；
通过所述第一半导体材料平坦化所述第二半导体材料；以及
在所述第一半导体材料和所述第二半导体材料上方外延生长沟道层。
2.根据权利要求1所述的方法，还包括在外延生长所述沟道层之前，在所述半导体衬底内形成介电材料，其中，外延生长所述沟道层形成延伸到所述介电材料上方的所述沟道层的至少一部分。
3.根据权利要求2所述的方法，其中，介电材料是对准标记。
4.根据权利要求2所述的方法，还包括在所述沟道层上方外延生长第三半导体材料。
5.根据权利要求4所述的方法，还包括由所述第一半导体材料、所述第三半导体材料和所述沟道层形成第一纳米线。
6.根据权利要求4所述的方法，还包括：
在所述第三半导体材料中形成第三开口；以及
在所述第三开口内外延生长第四半导体材料，其中，所述第四半导体材料和所述第二半导体材料具有相同的导电性。
7.根据权利要求6所述的方法，还包括由所述第二半导体材料、所述第四半导体材料和所述沟道层形成第二纳米线。
8.一种制造半导体器件的方法，所述方法包括：
将介电材料嵌入半导体衬底中；
将第一半导体材料嵌入所述半导体衬底内，其中，使用第一外延生长工艺来至少部分地执行嵌入所述第一半导体材料；
将第二半导体材料嵌入所述半导体衬底中，其中，使用第二外延生长工艺来至少部分地执行嵌入所述第二半导体材料，所述第二外延生长工艺与所述第一外延生长工艺不同，并且所述第二半导体材料与所述第一半导体材料共面；以及
在所述第一半导体材料和所述第二半导体材料上外延生长沟道层，其中所述沟道层的至少一部分延伸到所述介电材料上方。
9.根据权利要求8所述的方法，还包括在所述沟道层上方外延生长第三半导体材料，其中，所述第三半导体材料的至少一部分延伸到所述介电材料上方。
10.一种半导体器件，包括：
第一导电区，被嵌入衬底内，所述第一导电区具有第一导电性；
第二导电区，被嵌入所述衬底内，所述第二导电区具有第二导电性，其中，所述第二导电性与所述第一导电性相反，并且所述第一导电区、所述第二导电区和所述衬底相互共面；
介电材料，被嵌入所述衬底内；
第一沟道区，与所述第一导电区物理接触，所述第一沟道区包括第一材料；
第二沟道区，与所述第二导电区物理接触，所述第二沟道区包括所述第一材料；以及
衬里，覆盖所述介电材料的第一部分，其中，所述衬里包括所述第一材料。
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