CN105990159A - 封装结构及其制作方法 - Google Patents

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Abstract

本发明公开一种封装结构及其制作方法，该制作方法包括下列步骤。提供包括核心层、第一及第二图案化金属层的基材。第一及第二图案化金属层分别设置于核心层的相对两表面。形成贯穿基材的贯穿槽。设置基材于胶带载具上。设置半导体元件于贯穿槽内，贯穿槽的内壁与半导体元件的侧表面共同定义出沟槽。涂布填充胶体于沟槽上方。进行加热制作工艺以使填充胶体往靠近胶带载具的方向流动而全面性填充沟槽。压合第一叠构层于第一图案化金属层上。第一叠构层覆盖至少部分半导体元件。移除胶带载具。压合第二叠构层于第二图案化金属层上。第二叠构层覆盖至少部分半导体元件。

Description

封装结构及其制作方法
技术领域
本发明涉及一种半导体结构及其制作方法，且特别是涉及一种半导体封装结构及其制作方法。
背景技术
一般而言，线路基板主要是由多层图案化线路层以及介电层交替堆叠所构成。其中，图案化线路层可例如是由铜箔层(copper foil)经过光刻与蚀刻等制作工艺所定义形成，而介电层则配置于图案化线路层之间，用以隔离各层的图案化线路层。此外，相叠的图案化线路层之间是通过贯穿介电层的镀通孔(Plating Through Hole,PTH)或导电孔道(conductive via)而彼此电连接。最后，在线路基板的表面配置各种电子元件(例如有源元件、无源元件等)，并通过内部线路的电路设计而达到电子信号传递(electrical signalpropagation)的目的。
然而，随着市场对于电子产品需具有轻薄短小且携带方便的需求，因此在目前的电子产品中，将原先焊接于线路基板的电子元件设计为可埋设于线路基板的内部的一内埋元件，如此可以增加基板表面的布局面积，以达到电子产品薄型化的目的。然而，在现有使用内埋式芯片的技术中，需先在基板上形成一容置槽，以将芯片配置于基板的容置槽内。之后，再进行填充绝缘胶体的步骤，以使芯片内埋于基板中。然而，绝缘胶体经过高温固化处理之后，多为不易产生形变的固化态，因此容易造成内埋元件与绝缘胶体之间仍有许多未填满的空隙，这些空隙不但容易影响压合时基板与内埋元件的结合性，也会影响压合时内埋元件与接点的对位。
发明内容
本发明的目的在于提供一种封装结构，其生产的良率较高。
本发明的再一目的在于提供一种封装结构的制作方法，其可制作出上述的封装结构。
为达上述目的，本发明的封装结构的制作方法包括下列步骤。首先，提供基材。基材包括核心层、第一图案化金属层以及第二图案化金属层。第一图案化金属层以及第二图案化金属层分别设置于核心层的相对两表面上。接着，形成贯穿槽以贯穿基材。接着，设置基材于胶带载具上。接着，设置半导体元件于贯穿槽内并位于胶带载具上。贯穿槽的内壁与半导体元件的侧表面共同定义出一沟槽。涂布填充胶体于沟槽的上方。进行加热制作工艺，以使填充胶体往靠近胶带载具的方向流动而全面性填充沟槽。往靠近第一图案化金属层的方向压合第一叠构层于基材上。第一叠构层覆盖至少部分半导体元件。移除胶带载具。往靠近第二图案化金属层的方向压合第二叠构层于基材上。第二叠构层覆盖至少部分半导体元件。
本发明的封装结构包括基材、半导体元件、填充胶体、第一叠构层以及第二叠构层。基材包括贯穿槽、核心层、第一图案化金属层以及第二图案化金属层。第一图案化金属层以及第二图案化金属层分别设置于核心层的相对两表面上。贯穿槽贯穿核心层、第一图案化金属层以及第二图案化金属层。半导体元件设置于贯穿槽内。贯穿槽的内壁与半导体元件的侧表面共同定义出沟槽，其中沟槽的宽度实质上介于50微米(μm)至100微米之间。填充胶体全面性地填充于沟槽内。第一叠构层设置于第一图案化金属层上并覆盖至少部分核心层以及半导体元件。第二叠构层设置于第二图案化金属层上并覆盖至少部分核心层以及半导体元件。
基于上述，本发明利用填充胶体经过加热之后流动性会增加的特性，将填充胶体涂布于半导体元件与贯穿槽所定义出的沟槽的上方，并通过加热制作工艺使涂布于沟槽上方的填充胶体往下流动而使填充胶体可均匀且全面性地填充于宽度狭窄的沟槽内，因而可避免现有中填充胶体不易填满半导体元件与贯穿槽之间的沟槽的问题，因此，本发明确实可提升基材与半导体元件之间的结合性，更可提升产品的良率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1O为本发明的一实施例的一种封装结构的制作方法的流程剖面示意图。
符号说明
100：封装结构
110：基材
112：核心层
114：第一图案化金属层
114a：第一金属层
116：第二图案化金属层
116a：第二金属层
118：导电柱
118a：贯孔
118b：导电层
120：胶带载具
130：半导体元件
140：填充胶体
150：第一叠构层
152：第一介电层
154：第一线路层
160：第二叠构层
162：第二介电层
164：第二线路层
170：第一导通孔
180：第二导通孔
192：图案化防焊层
194：表面处理层
C1：贯穿槽
d1：深度
g1：沟槽
w1：宽度
具体实施方式
有关本发明之前述及其他技术内容、特点与功效，在以下配合参考附图的各实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：「上」、「下」、「前」、「后」、「左」、「右」等，仅是参考附加附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本发明。并且，在下列各实施例中，相同或相似的元件将采用相同或相似的标号。
图1A至图1N是依照本发明的一实施例的一种封装结构的制作方法的流程剖面示意图。本实施例的封装结构的制作方法包括下列步骤：首先，提供一基材。具体而言，上述基材的制作方法可例如先提供如图1A所示的一核心层112，并分别压合一第一金属层114a以及一第二金属层116a于核心层112的相对两表面上。在本实施例中，第一金属层114a以及一第二金属层116a可为铜箔，当然，本发明并不以此为限。接着，再形成如图1B所示的多个贯孔118a，其中，贯孔118a贯穿核心层112、第一金属层114a以及第二金属层116a。接着，填充一导电层118b于贯孔118a内以形成用以电性导通的多个导电柱118，其中，导电层118b电连接第一金属层114a以及第二金属层116a。之后，再对第一金属层114a以及第二金属层116a进行一图案化制作工艺，以形成如图1D所示的第一图案化金属层114以及第二图案化金属层116。如此，即大致形成如图1D所示的基材110。
请接续参照图1E，形成一贯穿槽C1以贯穿基材110，也就是说贯穿槽C1贯穿核心层112、第一图案化金属层114以及第二图案化金属层116。接着，请参照图1F，将上述的结构设置于一胶带载具120上。接着，再如图1G所示将一半导体元件130设置于贯穿槽C1内，且半导体元件130设置于胶带载具120上，其中，贯穿槽C1的一内壁与半导体元件130的一侧表面共同定义出一沟槽g1。
在本实施例中，沟槽g1的宽度w1约介于50微米(μm)至100微米之间，而沟槽g1的深度d1则约介于100微米至300微米之间。也就是说，位于贯穿槽C1的内壁与半导体元件130的侧表面之间的距离极近，故两者所共同定义出的沟槽g1为一宽度狭窄且深度较深的沟槽。当然，本实施例的数值仅用以作为举例说明，本发明并不以此为限。进一步来说，沟槽g1的深度d1实际上可为基材的厚度，也就是第一图案化金属层114、核心层112以及第二图案化金属层116三者的厚度的总和。
请接续参照图1H以及图1I，涂布一填充胶体140于沟槽g1的上方。接着，进行一加热制作工艺，以使填充胶体140沿着箭头往靠近胶带载具120的方向流动，进而使填充胶体140如图1I所示全面性地填充于沟槽g1内。在本实施例中，填充胶体140的材料可包括环氧树脂(Epoxy)以及填充材，填充材的材料可包括二氧化硅(SiO2)或其他适合的材料。如此，本实施例的填充胶体140可利用环氧树脂经过加热之后流动性会增加的特性，使涂布于沟槽g1上方的填充胶体140往靠近胶带载具120的方向流动而使填充胶体140可均匀且全面性地填充于宽度狭窄的沟槽g1内，因而可避免现有中填充胶体不易填满半导体元件与贯穿槽之间的沟槽的问题，因而可提升基材与半导体元件之间的结合性，更可提升产品的良率。在本实施例中，加热制作工艺的一制作工艺温度约介于摄氏80度(℃)至100度之间。
接着，请同时参照图1J以及图1K所示，往靠近第一图案化金属层114的方向压合一第一叠构层150于基材110上。第一叠构层150覆盖至少部分半导体元件130。详细而言，第一叠构层150包括一第一介电层152以及第一线路层154，而第一叠构层150是以其第一介电层152覆盖至少部分半导体元件130。之后，移除如图1J所示的胶带载具120，以如图1K所示暴露出半导体元件130以及基材110的下表面。之后，再如图1L所示，往靠近第二图案化金属层116的方向压合一第二叠构层160于基材110上。第二叠构层160覆盖至少部分的半导体元件130。详细而言，第二叠构层160包括一第二介电层162以及第二线路层164，而第二叠构层160是以其第二介电层162覆盖至少部分半导体元件130。
请参照图1M，形成多个第一导通孔170。上述的第一导通孔170电连接半导体元件130至第一线路层154或第二线路层164。半导体元件130可为有源元件或无源元件，本发明并不限定半导体元件的种类。在本实施例中，半导体元件130可为一有源元件，其一有源表面朝向第二线路层164，而第一导通孔170则电连接半导体元件130以及第二线路层164。当然，本实施例仅用以举例说明，本发明并不局限于此。在本发明的其他实施例中，半导体元件130的有源表面也可朝向第一线路层154，而第一导通孔170则电连接半导体元件130以及第一线路层154。此外，本实施例还可形成多个第二导通孔180，以电连接导电柱118至第一线路层154及第二线路层164。
接着，请参照图1N，对第一线路层154及第二线路层164进行一图案化制作工艺。之后，再如图1O所示，分别形成一图案化防焊层192于第一叠构层150以及第二叠构层160上，其中，图案化防焊层192暴露部分第一线路层154以及第二线路层164。此外，本实施例更可再分别形成一表面处理层194于图案化防焊层192所暴露的部分第一线路层154以及第二线路层164上。此外，图案化防焊层192还可暴露第一导通孔170以及第二导通孔180的表面，而表面处理层194则覆盖图案化防焊层192所暴露的第一导通孔170以及第二导通孔180。在本实施例中，表面处理层194的材料包括镍、钯、金以及其组合的合金，当然，本发明并不局限于此。如此，即大致完成封装结构100的制作。
在结构上，依上述制作方法所形成的封装结构100如图1O所示可包括一基材110、一半导体元件130、一填充胶体140、一第一叠构层150以及一第二叠构层160。基材110包括一贯穿槽C1、一核心层110、一第一图案化金属层114以及一第二图案化金属层116。第一图案化金属层114以及第二图案化金属层116分别设置于核心层110的相对两表面上。贯穿槽C1分别贯穿核心层112、第一图案化金属层114以及第二图案化金属层116。半导体元件130则设置于贯穿槽C1内，其中，贯穿槽C1的内壁与半导体元件130的侧表面共同定义出一沟槽g1，其中，沟槽g1的宽度约介于50微米(μm)至100微米之间，而沟槽g1的深度约介于100微米至300微米之间。
承上述，填充胶体140全面性地填充于沟槽g1内。在本实施例中，填充胶体140的材料包括环氧树脂。第一叠构层150设置于第一图案化金属层114上并覆盖至少部分核心层112以及半导体元件130。第二叠构层160则设置于第二图案化金属层116上并覆盖至少部分核心层112以及半导体元件130。在本实施例中，半导体元件130可为有源元件或无源元件，本发明并不限定半导体元件130的种类。
详细来说，第一叠构层150包括一第一介电层152以及第一线路层154，第一叠构层150是以其第一介电层152来覆盖至少部分半导体元件130。第二叠构层160包括一第二介电层162以及第二线路层164，而第二叠构层160是以其第二介电层162来覆盖另一部分的半导体元件130。此外，封装结构100还包括多个第一导通孔170，其用以电连接半导体元件130至第一线路层154或第二线路层164。在本实施例中，半导体元件130可为一芯片，其具有一有源表面以及多个配置于有源表面的焊垫，第一导通孔170即是用以电连接半导体元件130的焊垫至第一线路层154或第二线路层164上。
在本实施例中，封装结构100还可包括一图案化防焊层192以及一表面处理层194，图案化防焊层192设置于第一叠构层150以及第二叠构层160上并暴露部分第一线路层154以及第二线路层164。表面处理层194则覆盖图案化防焊层192所暴露的部分第一线路层154以及第二线路层164。此外，封装结构100还可包括多个导电柱118以及多个第二导通孔180，导电柱118贯穿基材110并电连接第一图案化金属层114以及第二图案化金属层116，而第二导通孔180则用以电连接导电柱118至第一线路层154及第二线路层164。
综上所述，本发明利用填充胶体中的环氧树脂经过加热之后流动性会增加的特性，将填充胶体涂布于半导体元件与贯穿槽所定义出的沟槽的上方，并通过加热制作工艺使涂布于沟槽上方的填充胶体往下流动而使填充胶体可均匀且全面性地填充于宽度狭窄的沟槽内，因而可避免现有中填充胶体不易填满半导体元件与贯穿槽之间的沟槽的问题，因此，本发明确实可提升基材与半导体元件之间的结合性，更可提升产品的良率。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (22)

1.一种封装结构的制作方法，包括：
提供基材，该基材包括核心层、第一图案化金属层以及第二图案化金属层，该第一图案化金属层以及该第二图案化金属层分别设置于该核心层的相对两表面上；
形成贯穿槽以贯穿该基材；
设置该基材于胶带载具上；
设置半导体元件于该贯穿槽内并位于该胶带载具上，该贯穿槽的内壁与该半导体元件的侧表面共同定义出沟槽；
涂布填充胶体于该沟槽的上方；
进行加热制作工艺，以使该填充胶体往靠近该胶带载具的方向流动而全面性填充该沟槽；
往靠近该第一图案化金属层的方向压合第一叠构层于该基材上，该第一叠构层覆盖至少部分该半导体元件；
移除该胶带载具；以及
往靠近该第二图案化金属层的方向压合第二叠构层于该基材上，该第二叠构层覆盖至少部分该半导体元件。
2.如权利要求1所述的封装结构的制作方法，其中该第一叠构层包括第一介电层以及该第一线路层，该第一介电层覆盖至少部分该半导体元件，该第二叠构层包括第二介电层以及该第二线路层，该第二介电层覆盖至少部分该半导体元件。
3.如权利要求2所述的封装结构的制作方法，还包括：
形成多个第一导通孔，该些第一导通孔电连接该半导体元件至该第一线路层或该第二线路层。
4.如权利要求2所述的封装结构的制作方法，还包括：
分别形成图案化防焊层于该第一叠构层以及该第二叠构层上，该图案化防焊层暴露部分该第一线路层以及该第二线路层。
5.如权利要求4所述的封装结构的制作方法，还包括：
分别形成表面处理层于该图案化防焊层所暴露的部分该第一线路层以及该第二线路层上。
6.如权利要求1所述的封装结构的制作方法，其中该填充胶体的材料包括环氧树脂。
7.如权利要求1所述的封装结构的制作方法，其中该沟槽的宽度实质上介于50微米(μm)至100微米之间。
8.如权利要求1所述的封装结构的制作方法，其中该沟槽的深度实质上介于100微米至300微米之间。
9.如权利要求1所述的封装结构的制作方法，其中该加热制作工艺的制作工艺温度实质上介于摄氏80度(℃)至100度(℃)之间。
10.如权利要求1所述的封装结构的制作方法，其中提供该基材的步骤包括：
分别形成第一金属层以及第二金属层于该核心层的相对两表面；以及
对该第一金属层以及该第二金属层进行图案化制作工艺，以形成该第一图案化金属层以及该第二图案化金属层。
11.如权利要求10所述的封装结构的制作方法，其中提供该基材的步骤还包括：
形成贯穿该核心层、该第一金属层以及该第二金属层的多个贯孔；以及
填充导电层于该些贯孔内以形成多个导电柱，该导电层电连接该第一金属层以及该第二金属层。
12.如权利要求11所述的封装结构的制作方法，还包括：
形成多个第二导通孔，以电连接该些导电柱至该第一线路层及该第二线路层。
13.一种封装结构，包括：
基材，包括贯穿槽、核心层、第一图案化金属层以及第二图案化金属层，该第一图案化金属层以及该第二图案化金属层分别设置于该核心层的相对两表面上，该贯穿槽贯穿该核心层、该第一图案化金属层以及该第二图案化金属层；
半导体元件，设置于该贯穿槽内，该贯穿槽的内壁与该半导体元件的侧表面共同定义出沟槽，其中该沟槽的宽度实质上介于50微米(μm)至100微米之间；
填充胶体，全面性地填充于该沟槽内；
第一叠构层，设置于该第一图案化金属层上并覆盖至少部分该核心层以及该半导体元件；以及
第二叠构层，设置于该第二图案化金属层上并覆盖至少部分该核心层以及该半导体元件。
14.如权利要求13所述的封装结构，其中该第一叠构层包括第一介电层以及该第一线路层，该第一介电层覆盖至少部分该半导体元件，该第二叠构层包括第二介电层以及该第二线路层，该第二介电层覆盖至少部分该半导体元件。
15.如权利要求14所述的封装结构，还包括：
多个第一导通孔，电连接该半导体元件至该第一线路层或该第二线路层。
16.如权利要求14所述的封装结构，还包括：
图案化防焊层，设置于该第一叠构层以及该第二叠构层上并暴露部分该第一线路层以及该第二线路层。
17.如权利要求16所述的封装结构，还包括：
表面处理层，覆盖该图案化防焊层所暴露的部分该第一线路层以及该第二线路层。
18.如权利要求13所述的封装结构，其中该填充胶体的材料包括环氧树脂。
19.如权利要求13所述的封装结构，其中该沟槽的深度实质上介于100微米至300微米之间。
20.如权利要求13所述的封装结构，还包括：
多个导电柱，贯穿该基材并电连接该第一图案化金属层以及该第二图案化金属层。
21.如权利要求20所述的封装结构，还包括：
多个第二导通孔，电连接该些导电柱至该第一线路层及该第二线路层。
22.如权利要求13所述的封装结构，其中该半导体元件包括有源元件或无源元件。
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