CN105895527A - 具有数据存储结构的半导体结构及其制造方法 - Google Patents

具有数据存储结构的半导体结构及其制造方法 Download PDF

Info

Publication number
CN105895527A
CN105895527A CN201610073187.7A CN201610073187A CN105895527A CN 105895527 A CN105895527 A CN 105895527A CN 201610073187 A CN201610073187 A CN 201610073187A CN 105895527 A CN105895527 A CN 105895527A
Authority
CN
China
Prior art keywords
source
drain structures
dielectric layer
groove
conductive structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610073187.7A
Other languages
English (en)
Other versions
CN105895527B (zh
Inventor
萧婉匀
金雅琴
林崇荣
陈皇魁
张宗生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105895527A publication Critical patent/CN105895527A/zh
Application granted granted Critical
Publication of CN105895527B publication Critical patent/CN105895527B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种半导体结构及其制造方法。半导体结构包括衬底和在衬底上方形成的栅极结构。半导体结构还包括邻近栅极结构在衬底中形成的第一源极/漏极结构和第二源极/漏极结构。半导体结构还包括在衬底上方形成的层间介电层，层间介电层覆盖栅极结构、第一源极/漏极结构和第二源极/漏极结构。半导体结构还包括在第一源极/漏极结构上方的层间介电层中形成的第一导电结构。半导体结构还包括在第二源极/漏极结构上方的层间介电层中形成的第二导电结构。另外，第一导电结构与第一源极/漏极结构直接接触，以及第二导体结构与二源极/漏极结构不直接接触。本发明实施例涉及具有数据存储结构的半导体结构及其制造方法。

Description

具有数据存储结构的半导体结构及其制造方法
相关申请的交叉参考
本申请要求于2015年2月13日提交的标题为“A NOVEL MEMORYSTRUCTURE FOR OTP MEMORY AND RRAM APPLICATION”的美国临时申请第62/116，059号的优先权，其全部内容结合于此作为参考。
技术领域
本发明实施例涉及具有数据存储结构的半导体结构及其制造方法。
背景技术
半导体器件在各种电子应用中使用，如个人电脑、手机、数码相机和其他电子设备。半导体器件通常是通过在半导体衬底上方依次沉积绝缘或介电层、导电层和材料半导体层，并且使用光刻图案化各种材料层以形成电路组件和元件。
然而，虽然现有的半导体制造工艺对于预定的目的已经足够，但是随着器件尺寸继续减小，它们并没有在所有方面完全令人满意。
发明内容
根据本发明的一个实施例，提供了一种半导体结构，包括：衬底；栅极结构，形成在所述衬底上方；第一源极/漏极结构和第二源极/漏极结构，邻近所述栅极结构形成在所述衬底中；层间介电层，形成在所述衬底上方以覆盖所述栅极结构、所述第一源极/漏极结构和所述第二源极/漏极结构；第一导电结构，形成在位于所述第一源极/漏极结构上方的所述层间介电层中；以及第二导电结构，形成在位于所述第二源极/漏极结构上方的所述层间介电层中，其中，所述第一导电结构与所述第一源极/漏极结构直接接触，以及所述第二导电结构不与所述第二源极/漏极结构直接接触。
根据本发明的另一实施例，还提供了一种半导体结构，包括：衬底；栅极结构，形成在所述衬底上方；第一源极/漏极结构，邻近所述栅极结构的第一侧形成在所述衬底中；第二源极/漏极结构，邻近所述栅极结构的第二侧形成在所述衬底中；层间介电层，形成在所述衬底上方以覆盖所述栅极结构、所述第一源极/漏极结构和所述第二源极/漏极结构；第一导电结构，形成为穿过位于所述第一源极/漏极结构上的所述层间介电层；以及第二导电结构，形成在位于所述第二源极/漏极结构上方的所述层间介电层中；其中，所述第一导电结构与所述第一源极/漏极结构直接接触，以及所述第二导体结构和所述第二源极/漏极结构被所述层间介电层的部分分开。
根据本发明的又另一实施例，还提供了一种用于制造半导体结构的方法，包括：在衬底上方形成栅极结构；邻近所述栅极结构在所述衬底中形成第一源极/漏极结构和第二源极/漏极结构；在所述衬底上方形成层间介电层以覆盖所述栅极结构、所述第一源极/漏极结构和所述第二源极/漏极结构；穿过所述层间介电层形成第一沟槽，以暴露所述第一源极/漏极结构；在位于所述第二源极/漏极结构上方的所述层间介电层中形成第二沟槽，其中，所述第二源极/漏极结构未被所述第二沟槽暴露；在所述第一沟槽中形成第一导电结构；以及在所述第二沟槽中形成第二导电结构。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最好地理解本发明的各个方面。应该指出的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A至图1D是根据一些实施例的形成半导体结构的各个阶段的截面图表示。
图2A至图2C是根据一些实施例的形成半导体结构的各个阶段的截面图表示。
图3A至图3D是根据一些实施例的形成半导体结构的各个阶段的截面图表示。
图4A至图4C是根据一些实施例的形成半导体结构的各个阶段的截面图表示。
具体实施方式
为了实施本发明的不同部件，以下公开提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不旨在限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复附图标号和/或字母。这种重复是为了简明和清楚，但是其本身没有指明所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”，“在…下面”，“下部”，“在…上面”，“上部”等空间关系术语以便描述如图所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
提供了半导体结构及其制造方法的实施例。半导体结构包括栅极结构、邻近栅极结构形成的源极/漏极结构和覆盖源极/漏极结构的层间介电层。第一导电结构形成为穿过在源极/漏极结构上方的层间介电层以与源极/漏极结构连接。第二导电结构在层间介电层中形成，但不与任何源极/漏极结构直接接触，使得半导体结构可以用作用于数据存储的存储结构。
图1A至图1D是根据一些实施例的形成半导体结构100a的各个阶段的截面图。如图1A所示，根据一些实施例，提供衬底102。衬底102可以为半导体晶圆，如硅晶圆。可选地或者附加地，衬底102可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以为，但不限制于，晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以为，但不限制于，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以为，但不限制于，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。
根据一些实施例，如图1A所示，在衬底102的上方形成栅极结构104。在一些实施例中，栅极结构104包括栅极介电层106和栅极电极层108。
在一些实施例中，栅极介电层106由高k介电材料制成，诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐或金属的氮氧化物。高k介电材料的实例包括，但不限制于，氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化锆铪(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他适用的介电材料。
在一些实施例中，栅极电极层108由导电材料制成，诸如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN或其他适用的导电材料。在一些实施例中，栅极电极层108由多晶硅制成。
根据一些实施例，如图1A所示，在栅极结构104上方形成硬掩模层110。在一些实施例中，硬掩模层110由氧化硅、氮化硅、氮氧化硅或碳化硅制成。
另外，根据一些实施例，如图1A所示，在栅极结构104和硬掩模层110的侧壁上形成密封层112。密封层112可以在随后的处理过程中保护栅极结构104不受损坏或损失，并且，密封层112还可以在随后的处理过程中防止氧化作用。在一些实施例中，密封层112由氮化硅、氧化硅、氮氧化硅、碳化硅或其他适用的介电材料制成。密封层112可以包括单层或多层。
根据一些实施例，在密封层112上还形成间隔件114。在一些实施例中，间隔件114由氮化硅、氧化硅、碳化硅、氮氧化硅或其他适用的材料制成。
根据一些实施例，如图1A所示，在衬底102中，邻近栅极结构104形成第一源极/漏极结构116和第二源极/漏极结构118。更为具体地，在栅极结构104的第一侧处形成第一源极/漏极结构116，以及在栅极结构104的第二侧处形成第二源极/漏极结构118。即，第一源极/漏极结构116和第二源极/漏极结构118形成在栅极结构104的相对两侧处。
在一些实施例中，通过使用注入工艺或外延(epi)工艺形成第一源极/漏极结构116和第二源极/漏极结构118。在一些实施例中，第一源极/漏极结构116和第二源极/漏极结构118包括Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP等。
在衬底102中形成第一源极/漏极结构116和第二源极/漏极结构118之后，根据一些是实施例，如图1A所示，在衬底102的上方形成层间介电层120。在一些实施例中，层间介电层120包括第一层119和第二层121。在一些实施例中，通过在衬底102上方沉积介电材料和抛光介电材料以暴露硬掩模层110的顶面来形成第一层119。相应地，根据一些实施例，第一层119的顶面与硬掩模层110的顶面基本齐平。在一些实例中，第一层119具有范围为约至约的厚度T119。另外，厚度T119可以看作是衬底102的顶面与硬掩模层110的顶面之间的距离。
另外，根据一些实施例，在第一层119和栅极结构104上形成第二层121，并且第二层121具有范围为约至约厚度T121。另外，根据一些实施例，厚度T119和厚度T121的总和等于层间介电层120的厚度。
第一层119和第二层121可以由相同或不同的材料制成，诸如氧化硅、氮化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)和/或其他适用的介电材料。层间介电层120可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用的工艺形成。
在形成层间介电层120之后，根据一些实施例，如图1B所示，穿过层间介电层120形成第一沟槽122。此外，第一沟槽122形成在第一源极/漏极结构116上方，并且第一源极/漏极结构116被第一沟槽122暴露。在一些实施例中，通过使用第一掩模并且穿过第一掩模蚀刻层间介电层120来形成第一沟槽122。在一些实施例中，第一沟槽122具有范围为约至约的第一深度D1。如图1B所示，由于第一沟槽122完全穿过层间介电层120，因此第一沟槽122的第一深度D1也可以定义为层间介电层120的厚度。
在形成第一沟槽122之后，根据一些实施例中，如图1C所示，在层间介电层120中形成第二沟槽124和第三沟槽126。在一些实施例中，通过使用掩模并且在同一图案化工艺中穿过掩模蚀刻层间介电层120和硬掩模层110来形成第二沟槽124和第三沟槽126。
更为具体地，第二沟槽124形成在第二源极/漏极结构118上方，并且第三沟槽126形成在栅极结构104上方。如图1C所示，不同于第一沟槽122，第二沟槽124形成在层间介电层120中，但是没有穿透层间介电层120。相应地，第二源极/漏极结构118未被第二沟槽124暴露。在一些实施例中，第二沟槽124具有小于第一沟槽122的深度D1的深度D2。在一些实施例中，第二深度D2在约至约的范围内。
此外，在栅极结构104的上方形成第三沟槽126。如图1C所示，穿过层间介电层120和硬掩模层110在栅极结构104上方形成第三沟槽126。相应地，栅极结构104的顶面被第三沟槽126暴露。
在一些实施例中，第三沟槽126具有小于第二沟槽的厚度D2以及也小于第一沟槽122的厚度D1的第三厚度D3。在一些实施例中，第三厚度D3在约至约的范围内。
在形成第一沟槽122、第二沟槽124和第三沟槽126之后，在第一沟槽122、第二沟槽124和第三沟槽126中分别形成第一导电结构128、第二导电结构130和第三导电结构132。
在一些实施例中，第一导电结构128包括阻挡层134和导电层136。阻挡层134可以形成在沟槽122的侧壁和底部上，以及导电层136可以形成在阻挡层134上。在一些实施例中，阻挡层134由氮化钽制成，虽然也可以使用其他材料，诸如钽、钛、氮化钛等。
在一些实施例中，导电层136由铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、碳化钽(TaC)、硅氮化钽(TaSiN)、碳氮化钽(TaCN)、铝化钛(TiAl)、氮铝化钛(TiAlN)、其他适用的导电材料或它们的组合制成。
在一些实施例中，第二导电层130还包括阻挡层138和导电层140。阻挡层138可以形成在第二沟槽124的侧壁和底面上，并且导电层140可以形成在阻挡层138的上方。在一些实施例中，阻挡层138由氮化钽制成，虽然可以使用其他材料，诸如钽、钛、氮化钛等。
在一些实施例中，导电层140由铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、碳化钽(TaC)、硅氮化钽(TaSiN)、碳氮化钽(TaCN)、铝化钛(TiAl)、氮铝化钛(TiAlN)、其他适用的导电材料或它们的组合制成。
在一些实施例中，第三导电结构132还包括阻挡层142和导电层144。在一些实施例中，阻挡层142由与用于制作阻挡层134相同的材料制成。在一些实施例中，导电层144由与用于制作导电层136的相同的材料制成。
在一些实施例中，第一导电结构128、第二导电结构130和第三导电结构132在同一沉积工艺中形成并且包含相同的导电材料。在一些实施例中，第一导电结构128、第二导电结构130和第三导电结构132单独地形成并且包含不同的导电材料。例如，可以根据对作为存储结构的功能的应用选择用于形成第二导电结构130的材料(在后面将介绍细节)。
如图1D所示，第一导电层128形成为穿过层间介电层120，因此具有与层间介电层120的厚度相同的第一深度D1。此外，如图1C所示，由于第一源极/漏极结构116被第一沟槽122暴露，因此形成在第一沟槽中的第一导电结构128与第一源极/漏极结构116直接接触。
另一方面，第二导电结构130形成在层间介电层120中但没有穿透层间介电层120，因此第二导电结构130具有小于第一导电结构128的第一深度D1的第二深度D2。另外，如图1C所示，由于第二源极/漏极结构118未被第二沟槽124暴露，因此形成在第二沟槽124中的第二导电结构130不与第二源极/漏极结构118直接接触。
如图1D所示，半导体结构100a包括第一导电结构128、第二导电结构130和第三导电结构132。第一导电结构128的顶面与第二导电结构130的顶面和第三导电结构132的顶面基本水平。此外，第一导电结构128、第二导电结构130和第三导电结构132的顶面也与层间介电层120的顶面基本水平。
另外，第一导电结构128的与层间介电层120的厚度基本相等的第一深度D1大于第二导电结构130的第二深度D2。因此，层间介电层120被第一导电结构128穿透而未被第二导电结构130穿透。相应地，第二导电结构130和第二源极/漏极结构118被层间介电层120的部分146分开。在一些实施例中，层间介电层120的部分146具有范围为约至约的厚度Ta。在一些实施例中，部分146的厚度Ta与层间介电层120的第一层119的厚度T119的比率在约1/20至约1/2的范围内。在一些实施例中，部分146的厚度Ta相对于第二厚度D2的比率在1/20至1/2的范围内。
如前所述，虽然第一沟槽122形成为穿过层间介电层120，但是第二沟槽124形成在层间介电层120中但未穿透层间介电层120。因此，在第二导电结构130和第二源极/漏极结构118之间保留了部分146。相应地，部分146可以用于在半导体结构100a中存储数据。然而，如果部分146的厚度Ta太厚，半导体结构100a的操作电压可能变得太大。另一方面，如果部分146的厚度Ta太小，可能不能从一个阶段切换到另一个阶段。
可以通过改变第二导电结构130的厚度D2来调整部分146的厚度Ta，并且可以通过改变用于形成第二沟槽124的蚀刻工艺的条件和/或通过改变用于形成层间介电层120的材料来控制第二导电结构130的厚度D2。
在一些实施例中，虽然上面描述的工艺也可以应用于平面型晶体管的制造工艺，但是将上面描述的工艺应用于FinFET制造工艺中。如前所述，能够在用于形成第三沟槽126的工艺中形成第二沟槽124。因此，不需要额外的掩蔽工艺。相应地，上面描述的工艺可以与用于形成逻辑器件的现有工艺兼容，而不需要使用额外的复杂工艺，如额外的掩蔽工艺。
图2A至图2C是根据一些实施例的形成半导体结构100b的各个阶段的截面表示。除了第二沟槽124b和第三沟槽126b是单独地形成之外，半导体结构100b与图1A至图1D中描述的半导体结构100a类似或者相同。用于形成半导体材料100b的材料和工艺可以与前述的用于形成半导体结构100a的材料和工艺相同或者类似，并且这里不再重复描述。
更为具体地，根据一些实施例，执行前面所述的图1A和图1B示出的工艺。根据一些实施例，如图2A所示，在层间介电层120中形成第一沟槽122之后，形成第二沟槽124b。根据一些实施例，如图2B所示，在形成第二沟槽124b之后，形成第三沟槽126b。
即，不同于图1C示出的第二沟槽124和第三沟槽126，第二沟槽124b和第三沟槽126b通过不同的图案化工艺形成。由于第二沟槽124b和第三沟槽126b是单独地形成的，因此第二沟槽124b的第二深度D2可以更好地控制并且可以调节(如有需要)。
在形成第一沟槽122、第二沟槽124b和第三沟槽126b之后，在第一沟槽122、第二沟槽124b和第三沟槽126b中分别形成第一导电结构128b、第二导电结构130b和第三导电结构132b。如图2C所示，第一导电结构128b与第一源极/漏极结构116直接接触，而第二导电结构130b与第二源极/漏极结构118不直接接触。
此外，根据一些实施例，第一导电结构128b、第二导电结构130b和第三导电结构132b还包括阻挡层134、138和142以及导电层136、140和144。用于形成第一导电结构128b、第二导电结构130b和第三导电结构132b的材料可以与用于形成图1D示出的第一导电结构128、第二导电结构130和第三导电结构132的材料类似或者相同，并且前面已经描述，以及这里不重复描述。
如图2A和图2B所示，单独地形成第二沟槽124b和第三沟槽126b。即，采用额外的掩蔽工艺形成第二沟槽124b。因此，形成在第二沟槽124b中的第二导电结构130b的第二深度D2可以调节，而不受限于在第三沟槽126b中形成的第三导电结构132b的形成。由于可以更自由地并且单独地调节第二深度D2，因此可以根据部分146的应用来调节部分146的厚度Tb。例如，部分146的厚度Tb可以调节为使得所得的半导体结构100b可以具有增大的电阻和/或操作电压。在一些实施例中，部分146b的厚度Tb在至约的范围内。
图3A至图3D是根据一些实施例的形成半导体结构100c的各个阶段的截面表示。除了第二沟槽124c的形成不同于图1A至图1D中描述的之外，半导体结构100c与图1A至图1D中描述的半导体结构100a类似或者相同。用于形成半导体材料100c的材料和工艺可以与前面描述的用于形成半导体结构100a的材料和工艺相同或者类似，并且由于前面已经描述，因此这里不再重复。
更为具体地，根据一些实施例，如图3A所示，当在第一源极/漏极结构116上方形成第一沟槽122c时，也在第二源极/漏极结构118上方形成临时沟槽324。如图3A所示，第一沟槽122a和临时沟槽324都形成为穿过层间介电层120。因此，第一源极/漏极结构116被第一沟槽122c暴露，并且第二源极/漏极结构118被临时沟槽324暴露。在一些实施例中，临时沟槽324的深度与第一沟槽122c的深度基本相等。
在形成临时沟槽324之后，根据一些实施例，如图3B所示，穿过层间介电层120和硬掩模层110形成第三沟槽126c。在第一沟槽122c、临时沟槽324和第三沟槽126c的形成完成之后，根据一些实施例，如图3C所示，在临时沟槽324的底部中形成额外的介电层325。
更为具体地，在临时沟槽324的底部中沉积第二介电层325以形成第二沟槽124c，使得第二沟槽124c不暴露第二源极/漏极结构118。在一些实施例中，额外的介电层325具有范围为约至的厚度T325。在一些实施例中，额外的介电层325由氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)等制成。应当指出，额外的介电层325可以包括由一种或者多种介电材料制成的一层或多层。
在形成第一沟槽122c、第二沟槽124c和第三沟槽126c之后，在第一沟槽122c、第二沟槽124c和第三沟槽126c中分别形成第一导电结构128c、第二导电结构130c和第三导电结构132c。另外，根据一些实施例，第一导电结构128c、第二导电结构130c和第三导电结构132c还包括阻挡层134、138和142以及导电层136、140和144。用于形成第一导电结构128c、第二导电结构130c和第三导电结构132c的材料可以与用于形成图1D示出的第一导电结构128、第二导电结构130和第三导电结构132的材料类似或者相同，并且前面描述了，并且这里不重复描述。
如图3D所示，通过额外的介电层325将第二导电结构130c与第二源极/漏极结构118分开。即，虽然第一导电结构128c与第一源极/漏极结构116直接接触，但是第二导电结构130c不与第二源极/漏极结构118直接接触。
此外，在单独的工艺中形成了额外的介电层325。因此，额外的介电层325的厚度和材料可以根据其应用进行调整。在一些实施例中，额外的介电层325和层间介电层120是由不同的材料制成的。
如图3A至图3C所示，通过形成临时沟槽324和在临时沟槽324的底部中沉积额外的介电层325来形成第二沟槽124c。因此，可以通过沉积额外的介电层325至指定的厚度来调整第二深度D2。相应地，可以更自由地并单独地调整第二深度D2，而不被第三沟槽126c的形成而限制。
此外，由于在第二沟槽124c中形成了第二导电结构130c，因此通过额外的介电层325将第二导电结构130c与第二源极/漏极结构的118分开。即，第二导电结构130c和第二源极/漏极结构118彼此分开一距离Tc，该距离Tc等于如图3C和3D所示的额外的介电层325的厚度T325。在一些实施例中，距离Tc(即额外的介电层325的厚度T325)的范围为到约
此外，额外的介电层325的厚度和材料可以根据其应用的改变，这样得到的半导体结构100c可以具有指定电阻和/或操作电压。因此，半导体结构100c可以有更多种功能，并且可适用于各种应用。
图4A至图4c是根据一些实施例的形成半导体结构100d的各个阶段的截面表示。除了第二沟槽124d的形成不同于图1A至1D相应部件的形成之外，半导体结构100d与图1A至图1D中描述的半导体结构100a类似或者相同。用于形成半导体材料100d的材料和工艺可以与前面描述的用于形成半导体结构100a的材料和工艺相同或者类似，并且由于前面已经描述，因此这里不再重复。
更为具体地，根据一些实施例，如图4A所示，在第一源极/漏极结构116上方形成第一沟槽122d，穿过层间介电层120和硬掩模层110在栅极结构104上方形成第三沟槽126d。此外，在第二源极/漏极结构118上方形成临时沟槽324d。
用于形成第一沟槽122d方法和材料与图1B、图2A和图3A中的用于形成第一沟槽122的方法和材料相似或相同，并且用于形成第三沟槽126d的方法和材料可以与在图1C、图2B和图3B中的用于形成第三沟槽126、126b和126c的方法和材料相似或相同。此外，用于形成临时沟槽324d的方法和材料可以与图1C、图2B和图3C中的用于形成第二沟槽124、124b、124c方法和材料相似或相同。例如，根据一些实施例，在同一图案化工艺中形成临时沟槽324d和第三沟槽126d。如图4A所示，部分426d保留在临时槽324d和第二源极/漏极结构118之间，并且部分426d具有厚度T146d。
在形成临时沟槽324d后，在一些实施例中，根据图4B所示，在临时沟槽324d的底部中形成额外的介电层325d。更具体地，在临时沟槽324d底部中沉积额外的介电层325d以形成第二沟槽124d。
在一些实施例中，额外的介电层325d具有在从约至约的范围的厚度T325d。在一些实施例中，额外的介电层325d是氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)等。应该指出的是，额外的介电层325d可以包括由一种或多种介电材料制成的一个或多个层。在一些实施例中，额外的介电层325d和层间介电层120是由不同的介电材料制成的。
在形成第一沟槽122d、第二沟槽124d和第三沟槽126d之后，分别在第一沟槽122d、第二沟槽124d和第三沟槽126d中形成第一导电结构128d、第二道甸结构130d和第三导电结构132d。另外，根据一些实施例，第一导电结构128d、第二导电结构130d和第三导电结构132d还包括阻挡层134、138和142以及导电层136、140和144。用于形成第一导电结构128d、第二导电结构130d和第三导电结构132d的材料可以与用于形成图1D示出第一导电结构128、第二导电结构130和第三导电结构132的材料类似或者相同，并且这里不重复描述。
如图4C所示，第二导电结构130d通过层间介电层120和额外的介电层325d与第二源极/漏极结构的118分开。即，虽然第一导电结构128d第一源极/漏极结构116直接接触，但是第二导电结构130d不与第二源极/漏极结构118直接接触。
此外，额外的介电层325d的厚度和材料可根据其应用调整。在一些实施例中，额外的介电层325和层间介电层120是由不同的材料制成的。
如图4B所示，额外的介电层325d形成在临时沟槽324d中，使得第二导电结构130d和第二源极/漏极结构118由层间介电层120的部分146d和额外的介电层325d分开。因此，第二导电结构130d和第二源极/漏极结构118分开一距离Td，距离Td等于额外的介电层325d的厚度T325d和层间介电层120d的部分146d的厚度T146d的总和。在一些实施例中，距离Td的范围是至约
同样，由于额外的介电层325d的厚度和材料可以根据其应用的改变，因此产生的半导体结构100d可以具有指定电阻和/或操作电压。因此，半导体结构100d的功能可以有更多种类，并且可适用于各种应用。
如前所述，诸如第二导电结构130、130b、130c和130d的第二导电结构形成为不与诸如第二源极/漏极结构118的任何源极/漏极结构直接接触。即，第二导电结构通过介电材料与它下面的源极/漏极结构分开，介电材料诸如部分146、146b和146d和额外的介电层325和325d。设置在第二导电结构和源极/漏极结构之间的介电材料可用于数据存储。因此，诸如以上所述的半导体结构100a、100b、100c和100d的半导体结构，可以作为诸如如一次性可编程(OTP)存储单元或抗蚀剂随机存取存储(RRAM)单元的一个存储单元。
提供了半导体结构和及其制造方法的实施例。半导体结构包括在衬底上方形成的栅极结构和在栅极结构的相对两侧处在衬底中形成的第一和第二源极/漏极结构。导电结构形成在第一源极/漏极结构上方并与第一源极/漏极结构直接接触。此外，第二源极/漏极结构形成在第二导电结构上方，但不与第二源极/漏极结构直接接触。也就是说，介电部分放置在第二源极/漏极结构和第二导电结构之间并将二者分开。此外，第二源极/漏极结构和第二导电结构之间的介电部分可用于存储器单元中的数据存储。
在一些实施例中，提供了一种半导体结构。半导体结构包括衬底和在衬底上方形成的栅极结构。半导体结构还包括在衬底中邻近栅极结构形成的第一源极/漏极结和第二源极/漏极结构。半导体结构还包括层间介电层，层间介电层形成在衬底上方以覆盖栅极结构、第一源极/漏极结构以及第二源极/漏极结构。半导体结构还包括在第一源极/漏极结构上方的层间介电层中形成的第一导电结构。半导体结构还包括在第二源极/漏极结构上方的层间介电层中形成的第二导电结构。另外，第一导电结构与第一源极/漏极结构直接接触，第二导体结构与二源极/漏极结构不直接接触。
在一些实施例中，提供了一种半导体结构。半导体结构包括衬底和在衬底上形成的栅极结构。半导体结构还包括在邻近栅极结构的第一侧在衬底中形成的第一源极/漏极结构。半导体结构还包括邻近栅极结构的第二侧在衬底中形成的第二源极/漏极结构。半导体结构还包括在衬底上方形成的层间介电层，层间介电层覆盖栅极结构、第一源极/漏极结构以及第二源极/漏极结构。半导体结构还包括穿过在第一源极/漏极结构上的层间介电层形成的第一导电结构。半导体结构还包括在第二源极/漏极结构上方的层间介电层中形成的第二导电结构。另外，第一导电结构与第一源极/漏极结构直接接触，以及第二导电结构和二源极/漏极结构由层间介电层的一部分分开。
在一些实施例中，提供了一种用于制造半导体结构的方法。半导体结构的制造方法包括在衬底上形成栅极结构，并邻近该栅极结构在衬底中形成第一源极/漏极结构和第二源极/漏极结构。半导体结构的制造方法还包括在衬底上方形成层间介电层，以覆盖栅极结构、第一源极/漏极结构以及第次源极/漏极结构。半导体结构的制造方法还包括穿过层间介电层形成第一沟槽以暴露第一源极/漏极结构。半导体结构的制造方法还包括在第二源极/漏极结构上方形成第二沟槽，第二源极/漏极结构不被第二沟槽暴露。制造半导体结构的方法还包括在第一沟槽中形成第一导电结构，以及在第二沟槽中形成第二导电结构。
根据本发明的一个实施例，提供了一种半导体结构，包括：衬底；栅极结构，形成在所述衬底上方；第一源极/漏极结构和第二源极/漏极结构，邻近所述栅极结构形成在所述衬底中；层间介电层，形成在所述衬底上方以覆盖所述栅极结构、所述第一源极/漏极结构和所述第二源极/漏极结构；第一导电结构，形成在位于所述第一源极/漏极结构上方的所述层间介电层中；以及第二导电结构，形成在位于所述第二源极/漏极结构上方的所述层间介电层中，其中，所述第一导电结构与所述第一源极/漏极结构直接接触，以及所述第二导电结构不与所述第二源极/漏极结构直接接触。
在上述半导体结构中，所述第二源极/漏极结构和所述第二导电结构被所述层间介电层的部分分开。
在上述半导体结构中，其中，所述第二源极/漏极结构和所述第二导电结构被所述层间介电层的部分和额外的介电层分开，并且所述层间介电层和所述额外的介电层由不同的材料制成。
在上述半导体结构中，其中，所述第二导电结构和所述第二源极/漏极结构彼此分开从约至约的范围的距离。
在上述半导体结构中，还包括：第三导电结构，连接至所述栅极结构。
在上述半导体结构中，其中，所述第一导电结构具有第一深度，以及所述第二导电结构具有小于所述第一深度的第二深度。
在上述半导体结构中，其中，所述第一导电结构的顶面与所述第二导电结构的顶层基本齐平。
根据本发明的另一实施例，还提供了一种半导体结构，包括：衬底；栅极结构，形成在所述衬底上方；第一源极/漏极结构，邻近所述栅极结构的第一侧形成在所述衬底中；第二源极/漏极结构，邻近所述栅极结构的第二侧形成在所述衬底中；层间介电层，形成在所述衬底上方以覆盖所述栅极结构、所述第一源极/漏极结构和所述第二源极/漏极结构；第一导电结构，形成为穿过位于所述第一源极/漏极结构上的所述层间介电层；以及第二导电结构，形成在位于所述第二源极/漏极结构上方的所述层间介电层中；其中，所述第一导电结构与所述第一源极/漏极结构直接接触，以及所述第二导体结构和所述第二源极/漏极结构被所述层间介电层的部分分开。
在上述半导体结构中，其中，所述层间介电层的位于所述第二导电结构和所述第二源极/漏极结构之间的所述部分具有在从约至约的范围的厚度。
在上述半导体结构中，其中，所述第二源极/漏极结构和所述第二导电结构还被额外的介电层分开，并且所述层间介电层和所述额外的介电层由不同的材料制成。
在上述半导体结构中，其中，所述第一导电结构的顶面与所述第二导电结构的顶面基本上齐平，并且所述第一导电结构具有第一深度以及所述第二导电结构具有小于所述第一深度的第二深度。
根据本发明的又另一实施例，还提供了一种用于制造半导体结构的方法，包括：在衬底上方形成栅极结构；邻近所述栅极结构在所述衬底中形成第一源极/漏极结构和第二源极/漏极结构；在所述衬底上方形成层间介电层以覆盖所述栅极结构、所述第一源极/漏极结构和所述第二源极/漏极结构；穿过所述层间介电层形成第一沟槽，以暴露所述第一源极/漏极结构；在位于所述第二源极/漏极结构上方的所述层间介电层中形成第二沟槽，其中，所述第二源极/漏极结构未被所述第二沟槽暴露；在所述第一沟槽中形成第一导电结构；以及在所述第二沟槽中形成第二导电结构。
在上述的用于制造半导体结构的方法中，其中，所述第一沟槽具有第一深度，以及所述第二沟槽具有小于所述第一深度的第二深度。
在上述的用于制造半导体结构的方法中，还包括：在位于所述栅极结构上方的所述层间介电层中形成第三沟槽；以及在所述第三沟槽中形成第三导电结构。
在上述的用于制造半导体结构的方法中，其中，在同一工艺中形成所述第二沟槽和所述第三沟槽。
在上述的用于制造半导体结构的方法中，其中，在所述层间介电层中形成第二沟槽还包括：在位于所述第二源极/漏极结构上方的所述层间介电层中形成临时沟槽；以及在所述临时沟槽的底部中形成额外的介电层以形成所述第二沟槽，其中，所述第二源极/漏极结构未被所述临时沟槽暴露。
在上述的用于制造半导体结构的方法中，其中，所述额外的介电层和所述层间介电层由不同的材料制成。
在上述的用于制造半导体结构的方法中，其中，在所述层间介电层中形成第二沟槽还包括：穿过所述层间介电层形成临时沟槽以暴露所述第二源极/漏极结构；以及在所述临时沟槽的底部中形成额外的介电层以形成所述第二沟槽，使得所述第二沟槽通过所述额外的介电层与所述第二源极/漏极结构分开。
在上述的用于制造半导体结构的方法中，其中，在同一工艺中形成所述临时沟槽和所述第一沟槽。
在上述的用于制造半导体结构的方法中，其中，所述第一导电结构和所述第二导电结构包括不同的导电材料。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
衬底；
栅极结构，形成在所述衬底上方；
第一源极/漏极结构和第二源极/漏极结构，邻近所述栅极结构形成在所述衬底中；
层间介电层，形成在所述衬底上方以覆盖所述栅极结构、所述第一源极/漏极结构和所述第二源极/漏极结构；
第一导电结构，形成在位于所述第一源极/漏极结构上方的所述层间介电层中；以及
第二导电结构，形成在位于所述第二源极/漏极结构上方的所述层间介电层中，
其中，所述第一导电结构与所述第一源极/漏极结构直接接触，以及所述第二导电结构不与所述第二源极/漏极结构直接接触。
2.根据权利要求1所述的半导体结构，其中，所述第二源极/漏极结构和所述第二导电结构被所述层间介电层的部分分开。
3.根据权利要求1所述的半导体结构，其中，所述第二源极/漏极结构和所述第二导电结构被所述层间介电层的部分和额外的介电层分开，并且所述层间介电层和所述额外的介电层由不同的材料制成。
4.根据权利要求1所述的半导体结构，其中，所述第二导电结构和所述第二源极/漏极结构彼此分开从约至约的范围的距离。
5.根据权利要求1所述的半导体结构，还包括：
第三导电结构，连接至所述栅极结构。
6.根据权利要求1所述的半导体结构，其中，所述第一导电结构具有第一深度，以及所述第二导电结构具有小于所述第一深度的第二深度。
7.根据权利要求1所述的半导体结构，其中，所述第一导电结构的顶面与所述第二导电结构的顶层基本齐平。
8.一种半导体结构，包括：
衬底；
栅极结构，形成在所述衬底上方；
第一源极/漏极结构，邻近所述栅极结构的第一侧形成在所述衬底中；
第二源极/漏极结构，邻近所述栅极结构的第二侧形成在所述衬底中；
层间介电层，形成在所述衬底上方以覆盖所述栅极结构、所述第一源极/漏极结构和所述第二源极/漏极结构；
第一导电结构，形成为穿过位于所述第一源极/漏极结构上的所述层间介电层；以及
第二导电结构，形成在位于所述第二源极/漏极结构上方的所述层间介电层中；
其中，所述第一导电结构与所述第一源极/漏极结构直接接触，以及所述第二导体结构和所述第二源极/漏极结构被所述层间介电层的部分分开。
9.根据权利要求8所述的半导体结构，其中，所述层间介电层的位于所述第二导电结构和所述第二源极/漏极结构之间的所述部分具有在从约至约的范围的厚度。
10.一种用于制造半导体结构的方法，包括：
在衬底上方形成栅极结构；
邻近所述栅极结构在所述衬底中形成第一源极/漏极结构和第二源极/漏极结构；
在所述衬底上方形成层间介电层以覆盖所述栅极结构、所述第一源极/漏极结构和所述第二源极/漏极结构；
穿过所述层间介电层形成第一沟槽，以暴露所述第一源极/漏极结构；
在位于所述第二源极/漏极结构上方的所述层间介电层中形成第二沟槽，其中，所述第二源极/漏极结构未被所述第二沟槽暴露；
在所述第一沟槽中形成第一导电结构；以及
在所述第二沟槽中形成第二导电结构。
CN201610073187.7A 2015-02-13 2016-02-02 具有数据存储结构的半导体结构及其制造方法 Active CN105895527B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562116059P 2015-02-13 2015-02-13
US62/116,059 2015-02-13
US14/885,035 US10090360B2 (en) 2015-02-13 2015-10-16 Method of manufacturing a semiconductor structure including a plurality of trenches
US14/885,035 2015-10-16

Publications (2)

Publication Number Publication Date
CN105895527A true CN105895527A (zh) 2016-08-24
CN105895527B CN105895527B (zh) 2020-01-10

Family

ID=56621378

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610073187.7A Active CN105895527B (zh) 2015-02-13 2016-02-02 具有数据存储结构的半导体结构及其制造方法

Country Status (5)

Country Link
US (3) US10090360B2 (zh)
JP (2) JP2016149551A (zh)
KR (1) KR101823218B1 (zh)
CN (1) CN105895527B (zh)
TW (1) TWI625857B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110034070A (zh) * 2017-11-30 2019-07-19 台湾积体电路制造股份有限公司 具有嵌入式存储器件的结构、集成电路结构及其制造方法
CN110073467A (zh) * 2016-12-16 2019-07-30 朗姆研究公司 用于提供低k间隔物的方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164067B2 (en) * 2016-12-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a semiconductor device
US10269621B2 (en) * 2017-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same
US10510751B2 (en) 2017-08-25 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
US11038108B2 (en) * 2019-05-24 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Step height mitigation in resistive random access memory structures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01253959A (ja) * 1988-04-04 1989-10-11 Fujitsu Ltd 半導体装置の製造方法
US5075249A (en) * 1988-04-04 1991-12-24 Fujitsu Limited Method of making a bic memory cell having contact openings with straight sidewalls and sharp-edge rims
US20050093056A1 (en) * 2003-11-05 2005-05-05 Magnachip Semiconductor, Ltd. Nonvolatile memory device and method for manufacturing the same
US20070045687A1 (en) * 2005-08-30 2007-03-01 Yoshinori Kumura Semiconductor device
CN103811493A (zh) * 2012-11-08 2014-05-21 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57103348A (en) 1980-12-18 1982-06-26 Toshiba Corp Semiconductor memory device
JP3665426B2 (ja) * 1996-07-17 2005-06-29 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4256670B2 (ja) * 2002-12-10 2009-04-22 富士通株式会社 容量素子、半導体装置およびその製造方法
KR100576369B1 (ko) * 2004-11-23 2006-05-03 삼성전자주식회사 전이 금속 산화막을 데이타 저장 물질막으로 채택하는비휘발성 기억소자의 프로그램 방법
JP4753413B2 (ja) * 2005-03-02 2011-08-24 三洋電機株式会社 不揮発性半導体記憶装置及びその製造方法
JP5136052B2 (ja) * 2005-06-02 2013-02-06 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4617227B2 (ja) * 2005-09-01 2011-01-19 富士通セミコンダクター株式会社 強誘電体メモリ装置およびその製造方法
JP5399232B2 (ja) * 2007-02-21 2014-01-29 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5193542B2 (ja) * 2007-09-20 2013-05-08 パナソニック株式会社 半導体装置の製造方法
US8237457B2 (en) * 2009-07-15 2012-08-07 International Business Machines Corporation Replacement-gate-compatible programmable electrical antifuse
US8623714B2 (en) * 2010-03-22 2014-01-07 International Business Machines Corporation Spacer protection and electrical connection for array device
US8455952B2 (en) 2010-11-22 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer elements for semiconductor device
JP5669863B2 (ja) * 2010-12-21 2015-02-18 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2012209331A (ja) * 2011-03-29 2012-10-25 Renesas Electronics Corp 半導体集積回路装置の製造方法
US8404530B2 (en) * 2011-07-07 2013-03-26 International Business Machines Corporation Replacement metal gate with a conductive metal oxynitride layer
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
KR101927443B1 (ko) * 2012-08-22 2018-12-10 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
US9082867B2 (en) * 2013-01-31 2015-07-14 Tower Semiconductor Ltd. Embedded cost-efficient SONOS non-volatile memory
US9276195B2 (en) * 2013-03-22 2016-03-01 Hiroyuki Kanaya Magnetic random access memory
US9257554B2 (en) * 2013-08-13 2016-02-09 Globalfoundries Singapore Pte. Ltd. Split gate embedded memory technology and method of manufacturing thereof
US9105572B2 (en) * 2013-09-09 2015-08-11 Hiroyuki Kanaya Magnetic memory and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01253959A (ja) * 1988-04-04 1989-10-11 Fujitsu Ltd 半導体装置の製造方法
US5075249A (en) * 1988-04-04 1991-12-24 Fujitsu Limited Method of making a bic memory cell having contact openings with straight sidewalls and sharp-edge rims
US20050093056A1 (en) * 2003-11-05 2005-05-05 Magnachip Semiconductor, Ltd. Nonvolatile memory device and method for manufacturing the same
US20070045687A1 (en) * 2005-08-30 2007-03-01 Yoshinori Kumura Semiconductor device
CN103811493A (zh) * 2012-11-08 2014-05-21 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110073467A (zh) * 2016-12-16 2019-07-30 朗姆研究公司 用于提供低k间隔物的方法
CN110034070A (zh) * 2017-11-30 2019-07-19 台湾积体电路制造股份有限公司 具有嵌入式存储器件的结构、集成电路结构及其制造方法
US11152355B2 (en) 2017-11-30 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure with embedded memory device and contact isolation scheme

Also Published As

Publication number Publication date
JP2016149551A (ja) 2016-08-18
JP6594464B2 (ja) 2019-10-23
US11653503B2 (en) 2023-05-16
US20160240775A1 (en) 2016-08-18
JP2018088544A (ja) 2018-06-07
US20190035850A1 (en) 2019-01-31
US20200395411A1 (en) 2020-12-17
KR20160100228A (ko) 2016-08-23
US10763305B2 (en) 2020-09-01
CN105895527B (zh) 2020-01-10
KR101823218B1 (ko) 2018-01-29
TW201630186A (zh) 2016-08-16
TWI625857B (zh) 2018-06-01
US10090360B2 (en) 2018-10-02

Similar Documents

Publication Publication Date Title
CN105895527A (zh) 具有数据存储结构的半导体结构及其制造方法
CN106206413B (zh) 形成源极/漏极接触件的方法
CN106158966B (zh) 具有不齐平的栅极结构的半导体结构及其形成方法
US9922978B2 (en) Semiconductor structure with recessed source/drain structure and method for forming the same
US9478636B2 (en) Method of forming semiconductor device including source/drain contact having height below gate stack
TWI489631B (zh) 用於降低奈米佈線電晶體中的寄生電阻之接觸技術及配置
US9553171B2 (en) Fin field effect transistor (FinFET) device and method for forming the same
CN106098556B (zh) 用于器件的金属栅极方案及其形成方法
CN105845556B (zh) 形成半导体结构的方法
CN105047703B (zh) 隧道场效应晶体管及其制造方法
TW201914032A (zh) 半導體裝置及方法
US10269917B2 (en) Method of forming a FinFET with work function tuning layers having stair-step increment sidewalls
KR20190047572A (ko) 개선된 신뢰성 성능을 갖는 네거티브 커패시턴스 fet
CN107293640B (zh) 半导体器件及其形成方法
CN106409651A (zh) 预沉积处理和原子层沉积（ald）工艺及其形成的结构
TW201618302A (zh) 半導體裝置以及製造該半導體裝置的方法
CN106206298A (zh) 多阶鳍的形成方法及其结构
JP7429085B2 (ja) 抵抗性メモリ構造と組み合わされた鉛直輸送フィン電界効果トランジスタ
US10164063B2 (en) Semiconductor structure with protection layer
US10008494B2 (en) Semiconductor component and method for fabricating the same
CN106057874A (zh) 具有附加氧化物层的栅极结构及其制造方法
CN106098554A (zh) 栅极上的缓冲层及其形成方法
CN106409835A (zh) 具有多个间隔件的栅极结构及其制造方法
CN110349954A (zh) 半导体装置
US20230197640A1 (en) Seal Ring Structures

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant