CN110349954A - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置，所述半导体装置包括：基底；层间介电层，位于基底上，并具有第一开口和第二开口；第一栅极图案，位于第一开口中，并包括堆叠的第一逸出功图案、第一导电阻挡图案、第一阻挡图案和导电图案；第二栅极图案，位于第二开口中。第二栅极图案包括第二逸出功图案和第二导电阻挡图案，第二逸出功图案包括与第一逸出功图案的材料相同的材料，第二导电阻挡图案位于第二逸出功图案上并填充第二开口。第二导电阻挡图案包括与导电图案的材料不同且与第一阻挡图案的材料不同的材料。

Description

半导体装置
本申请要求于2018年4月2日在韩国知识产权局提交的第10-2018-0037937号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明构思涉及半导体装置，更具体地，涉及包括晶体管的半导体装置以及制造该半导体装置的方法。
背景技术
半导体装置因其小尺寸、多功能性和/或低制造成本而可能有益于电子工业。半导体装置可以包括存储逻辑数据的半导体存储器装置、处理逻辑数据的运算的半导体逻辑装置以及具有存储器元件和逻辑元件两者的混合型半导体装置。随着电子工业的发展，半导体装置已经越来越需要高度集成。例如，半导体装置已经越来越要求高可靠性、高速度和/或多功能性。
发明内容
发明构思的一些示例实施例提供了一种具有改善的阈值电压特性的半导体装置。
发明构思的一些示例实施例提供了一种具有改善的可靠性的半导体装置。
发明构思的实施例不限于上述的实施例，本领域技术人员通过下面的描述将清楚地理解上面尚未明确地阐述的其他实施例。
根据发明构思的示例实施例，半导体装置可以包括：基底；层间介电层，位于基底上，并具有第一开口和第二开口；第一栅极图案，位于第一开口中，并包括堆叠的第一逸出功图案、第一导电阻挡图案、第一阻挡图案和导电图案，导电图案填充第一开口；第二栅极图案，位于第二开口中。第二栅极图案可以包括：第二逸出功图案，包括与第一逸出功图案的材料相同的材料；第二导电阻挡图案，位于第二逸出功图案上并填充第二开口。第二导电阻挡图案可以包括与导电图案的材料不同且与第一阻挡图案的材料不同的材料。
根据发明构思的示例实施例，半导体装置可以包括：基底，具有有源图案；第一栅极图案，延伸跨越有源图案。第一栅极图案可以包括：第一逸出功图案，位于基底上；第一导电阻挡图案，位于第一逸出功图案上；第一阻挡图案，位于第一导电阻挡图案上并具有非晶结构；导电图案，位于第一阻挡图案上。
根据发明构思的示例实施例，半导体装置可以包括：基底；层间介电层，位于基底上并具有第一开口和第二开口；第一栅极图案，位于第一开口中；第二栅极图案，位于第二开口中。第一栅极图案可以包括：第一上逸出功图案，位于第一开口的底表面和侧壁上；第一导电阻挡图案，位于第一上逸出功图案上；第一阻挡图案，位于第一导电阻挡图案上；导电图案，位于第一阻挡图案上并填充第一开口。第二栅极图案可以包括：第二上逸出功图案，包括与第一上逸出功图案的材料相同的材料；第二导电阻挡图案，位于第二上逸出功图案上并填充第二开口。第二导电阻挡图案可以包括与第一导电阻挡图案的材料相同的材料。
附图说明
图1示出了示出根据发明构思的示例实施例的半导体装置的平面图。
图2A示出了沿图1的线I-I'和II-II'截取的剖视图。
图2B示出了沿图1的线III-III'和IV-IV'截取的剖视图。
图2C示出了示出图2A的部分V的放大图。
图3A、图4A、图5A、图6A和图7A示出了沿图1的线I-I'和II-II'截取的示出根据发明构思的示例实施例的制造半导体装置的方法的剖视图。
图3B、图4B、图5B、图6B和图7B示出了沿图1的线III-III'和IV-IV'截取的示出根据发明构思的示例实施例的制造半导体装置的方法的剖视图。
具体实施方式
在本说明书中，同样的附图标记可以表示同样的组件。下面描述根据发明构思的半导体装置以及制造该半导体装置的方法。
图1示出了示出根据发明构思的示例实施例的半导体装置的平面图。图2A示出了沿图1的线I-I'和II-II'截取的剖视图。图2B示出了沿图1的线III-III'和IV-IV'截取的剖视图。
参照图1、图2A和图2B，半导体装置可以包括基底100、层间介电层310、第一晶体管10和第二晶体管20。这里使用术语第一、第二、第三等仅用于将一个元件(例如，层、晶体管等)与另一个元件(例如，层、晶体管等)区分开或区别开。基底100可以具有第一区域R1和第二区域R2。基底100可以是，例如，硅基底、锗基底、硅锗基底或外延基底。如另一示例，基底100可以包括铟锑、铅碲、铟砷、铟磷、砷化镓或镓锑。
有源图案AP可以从基底100突出。有源图案AP可以平行于第一方向D1延伸。第一方向D1可以平行于基底100的底表面。有源图案AP可以由半导体材料形成。例如，有源图案AP可以由硅形成。有源图案AP可以与基底100的一部分对应。例如，有源图案AP和基底100可以彼此连接，而两者之间不具有边界。如另一示例，有源图案AP可以包括从基底100生长的外延层。有源图案AP还可以包括掺杂剂。
器件隔离图案110可以设置在基底100上，并且可以在有源图案AP的下侧壁上延伸或者可以覆盖有源图案AP的下侧壁。器件隔离图案110可以暴露有源图案AP的上部。有源鳍可以限定为表示有源图案AP的上部，有源图案AP的上部被器件隔离图案110暴露。器件隔离图案110可以包括绝缘材料。例如，器件隔离图案110可以包括氧化硅、氮化硅或氮氧化硅。
层间介电层310可以设置在基底100上。层间介电层310可以包括绝缘材料，诸如，氧化硅、氮化硅、碳化硅或氮氧化硅。第一开口290A和第二开口290B可以设置在层间介电层310中。第一开口290A可以设置在基底100的第一区域R1上。第二开口290B可以设置在基底100的第二区域R2上。第一开口290A和第二开口290B中的每个可以暴露有源图案AP的沟道区域CHR。第一开口290A可以具有比第二开口290B的宽度大的宽度。
第一晶体管10可以设置在基底100的第一区域R1上。第一晶体管10可以包括第一源极/漏极图案300A、第一栅极介电图案400A和第一栅极图案G1。下面结合附图2C详细描述第一晶体管10。
参照图1、图2A、图2B和图2C，第一栅极介电图案400A可以置于第一栅极图案G1与有源图案AP的沟道区域CHR之间以及第一栅极图案G1与层间介电层310之间。第一栅极介电图案400A可以具有U形截面。例如，第一栅极介电图案400A可以在第一开口290A的底表面和侧壁上延伸或者可以覆盖第一开口290A的底表面和侧壁。第一栅极介电图案400A可以包括氧化硅、氮化硅、氮氧化硅或高k介电材料。高k介电材料可以具有比氧化硅的介电常数高的介电常数。例如，高k介电材料可以包括铪基材料(例如，HfO2、HfSiO、HfSiON、HfON、HfAlO或HfLaO)、硅基材料(例如，AlSiO或TaSiO)、锆基材料(例如，ZrO2或ZrSiO)、镧基材料(例如，La2O3、Pr2O3或Dy2O3)和/或四元氧化物(例如，BST((Ba,Sr)TiO3)或PZT(Pb(Zr,Ti)O3))。
第一栅极图案G1可以设置在层间介电层310的第一开口290A中并且可以在第一栅极介电图案400A上延伸或者覆盖第一栅极介电图案400A。第一栅极图案G1可以平行于第二方向D2延伸并且可以延伸跨越有源图案AP。第二方向D2可以平行于基底100的底表面并且可以与第一方向D1交叉。第一栅极图案G1下方的有源图案AP可以用作沟道区域CHR。第一栅极图案G1可以具有从30nm至200nm范围的宽度W1。
第一栅极图案G1可以包括第一逸出功图案510A和520A、第一导电阻挡图案600A、第一阻挡图案610A、第二阻挡图案620A和导电图案700A。第一逸出功图案510A和520A可以包括第一下逸出功图案510A和第一上逸出功图案520A。第一下逸出功图案510A可以在第一栅极介电图案400A上延伸或者覆盖第一栅极介电图案400A。第一上逸出功图案520A可以设置在第一下逸出功图案510A上。第一逸出功图案510A和520A中的每个可以设置在第一开口290A的底表面和侧壁上。第一逸出功图案510A和520A中的每个可以由具有预定的逸出功的导电材料形成，并且可以有助于控制第一晶体管10的阈值电压。第一下逸出功图案510A可以包括，例如，p型逸出功材料。第一下逸出功图案510A可以是包括Ti、Ta、Hf、Mo和Al中的一种或更多种的氮化物或碳化物。例如，第一下逸出功图案510A可以包括氮化钛(TiN)。第一上逸出功图案520A可以具有与第一下逸出功图案510A的逸出功不同的逸出功。第一上逸出功图案520A可以包括，例如，n型逸出功材料。第一上逸出功图案520A可以包括铝(Al)和金属碳化物。金属碳化物可以是由碳(C)与Ti、Ta、W、Ru、Nb、Mo、Hf和La中的一种或更多种组合成的化合物。例如，第一上逸出功图案520A可以包括碳化钛铝(TiAlC)。与示出的不同，可以不设置第一下逸出功图案510A和第一上逸出功图案520A中的一个或更多个。
第一导电阻挡图案600A、第一阻挡图案610A和第二阻挡图案620A可以堆叠在第一上逸出功图案520A上。第一导电阻挡图案600A、第一阻挡图案610A和第二阻挡图案620A中的每个可以具有U形截面。例如，第一导电阻挡图案600A、第一阻挡图案610A和第二阻挡图案620A中的每个可以设置在第一开口290A的底表面和侧壁上。
第一导电阻挡图案600A可以具有晶体结构。第一导电阻挡图案600A可以包括金属氮化物，诸如，TiN、TaN、WN、HfN、TiAlN、TaAlN或HfAlN。
第一阻挡图案610A可以具有非晶结构。第一阻挡图案610A可以包括与第一导电阻挡图案600A的材料不同的材料。例如，第一阻挡图案610A可以包括氮化物，诸如，TaN、WN、HfN、TiAlN、TaAlN、HfAlN或SiN。如另一示例，第一阻挡图案610A可以包括氧化物，诸如氧化铪(例如，HfOx)或氧化硅(例如，SiOx)。
第二阻挡图案620A可以具有晶体结构。第二阻挡图案620A可以包括与第一导电阻挡图案600A的导电材料相同的材料，但是发明构思不限于此。例如，第二阻挡图案620A可以包括金属氮化物，诸如，TiN、TaN、WN、HfN、TiAlN、TaAlN或HfAlN。
导电图案700A可以设置在第二阻挡图案620A上并且可以填充第一开口290A。“填充”开口或区域的元件或层可以完全或部分填充开口或区域。导电图案700A可以包括钨(W)、铝(Al)或钨的合金。导电图案700A可以与第二阻挡图案620A直接接触。当元件或层在此被称为“在”另一元件或层“上”、或者“与”另一元件或层“相邻”、或者“结合到”另一元件或层、或者“与”另一元件或层“接触”时，可以存在中间元件或层。相反，术语“直接在…上”或者“与…直接相邻”或者“直接结合”或者“与…直接接触”可以指不存在中间元件或层。第二阻挡图案620A可以对导电图案700A具有优异的粘附力。
图2C示出了示出图2A的区域V的放大图。下面进一步详细描述第一导电阻挡图案600A、第一阻挡图案610A和第二阻挡图案620A。
第一栅极图案G1的形成可能产生诸如氧的杂质。当杂质进入到第一栅极介电图案400A中时，第一晶体管10的阈值电压会偏离期望的范围。在一些实施例中，由于设置有第一导电阻挡图案600A、第一阻挡图案610A和第二阻挡图案620A，因此当形成第一栅极图案G1时，可以减少或防止杂质进入到第一栅极介电图案400A中。因此，可以稳定地控制第一晶体管10的阈值电压。
杂质在组件中的移动路径可以取决于组件的结晶度。例如，与晶体组件相比，杂质会更难以通过非晶组件。当杂质试图通过非晶组件时，可能需要，杂质行进极长的路径。在一些实施例中，第一阻挡图案610A可以具有非晶结构。因此，即使杂质将要通过第二阻挡图案620A，杂质也可能难以通过第一阻挡图案610A。例如，第一阻挡图案610A可以将杂质捕获于其中。在一些实施例中，第一栅极图案G1可以包括第一阻挡图案610A，使得杂质可能更难以到达第一栅极介电图案400A。
当第一阻挡图案610A的厚度T2增大过多时，第一栅极图案G1的电阻会增大。例如，当第一阻挡图案610A的厚度T2大于时，第一栅极图案G1会具有显著增大的电阻。在一些实施例中，第一阻挡图案610A的厚度T2可以比第一导电阻挡图案600A的厚度T1小。例如，第一阻挡图案610A可以具有从大于至等于或小于范围的厚度。第一栅极图案G1可以因此具有相对小的电阻。
第二阻挡图案620A与导电图案700A之间的粘附力可以比第一阻挡图案610A与导电图案700A之间的粘附力大。第一阻挡图案610A和导电图案700A可以彼此接触，并使第二阻挡图案620A置于其间。第二阻挡图案620A可以使得导电图案700A令人满意地粘附到第一阻挡图案610A。
返回参照图1、图2A和图2B，第一源极/漏极图案300A可以设置在有源图案AP上，并位于第一栅极图案G1的相对侧上。位于第一源极/漏极图案300A之间的有源图案AP可以用作第一晶体管10的沟道区域CHR。第一源极/漏极图案300A可以具有比沟道区域CHR的最顶表面高的顶表面。第一源极/漏极图案300A可以是外延图案。外延图案可以指通过外延生长工艺形成的图案。第一源极/漏极图案300A可以包括半导体材料，诸如，硅、锗、硅锗(SiGe)或碳化硅(SiC)。
第一间隔件图案210A可以设置在第一栅极图案G1的相对的侧壁上。第一开口290A的宽度可以与相邻的第一间隔件图案210A之间的间距基本相同。第一间隔件图案210A可以包括氧化硅层、氮化硅层或碳氮化硅层。
第二晶体管20可以设置在基底100的第二区域R2上。第二晶体管20可以包括第二源极/漏极图案300B、第二栅极介电图案400B和第二栅极图案G2。下面描述第二晶体管20。
第二栅极介电图案400B可以在第二开口290B的底表面和侧壁上延伸或者可以覆盖第二开口290B的底表面和侧壁。第二栅极介电图案400B可以设置在第二栅极图案G2与第二区域R2的有源图案AP的沟道区域CHR之间以及第二栅极图案G2与层间介电层310之间。第二栅极介电图案400B可以包括与第一栅极介电图案400A的材料相同的材料。例如，如图7A和图7B中所示，第二栅极介电图案400B和第一栅极介电图案400A可以是同一层400的部分。
第二栅极图案G2可以设置在层间介电层310的第二开口290B中。第二栅极图案G2可以平行于第二方向D2延伸并且可以延伸跨越有源图案AP。第二栅极图案G2下方的有源图案AP可以限定为沟道区域CHR。第二栅极图案G2可以具有比第一栅极图案G1的宽度W1小的宽度W2。例如，第二栅极图案G2的宽度W2可以落入从1nm至20nm的范围内。
第二栅极图案G2可以包括第二逸出功图案510B和520B和第二导电阻挡图案600B。第二逸出功图案510B和520B可以包括堆叠的第二下逸出功图案510B和第二上逸出功图案520B。第二逸出功图案510B和520B可以设置在第二开口290B的底表面和侧壁上。第二下逸出功图案510B和第二上逸出功图案520B中的每个可以由具有预定的逸出功的导电材料形成，并且可以有助于控制有源图案AP的沟道区域CHR的阈值电压。第二下逸出功图案510B可以包括与第一下逸出功图案510A的材料相同的材料(并且，在一些实施例中，可以是同一层(例如，图7A至图7B中示出的层510)的部分)。第二上逸出功图案520B可以包括与第一上逸出功图案520A的材料相同的材料(并且，在一些实施例中，可以是同一层(例如，图7A至图7B中示出的层520)的部分)。第二上逸出功图案520B可以具有与第二下逸出功图案510B的逸出功不同的逸出功。与示出的不同，可以不设置第二下逸出功图案510B和第二上逸出功图案520B中的一个或更多个。
第二导电阻挡图案600B可以设置在第二上逸出功图案520B上并且可以填充第二开口290B。第二导电阻挡图案600B可以与第二上逸出功图案520B直接接触。第二导电阻挡图案600B可以包括与第一导电阻挡图案600A的材料相同的材料(并且，在一些实施例中，可以是同一层(例如，图7A至图7B中示出的层600)的部分)。第二导电阻挡图案600B可以具有晶体结构。第二导电阻挡图案600B的晶体结构可以与第一导电阻挡图案600A的晶体结构相同。第二导电阻挡图案600B可以包括与第一阻挡图案610A和导电图案700A的材料不同的材料。第一阻挡图案610A、第二阻挡图案620A和导电图案700A可以不延伸到第二开口290B中。
第二源极/漏极图案300B可以设置在有源图案AP上，并位于第二栅极图案G2的相对侧上。有源图案AP的沟道区域CHR可以设置在第二源极/漏极图案300B之间。第二源极/漏极图案300B可以具有比沟道区域CHR的最顶表面高的顶表面。第二源极/漏极图案300B可以包括外延生长图案。第二源极/漏极图案300B可以包括半导体材料，诸如，硅、锗、硅锗(SiGe)或碳化硅(SiC)。
第二间隔件图案210B可以设置在第二栅极图案G2的相对侧壁上。第二间隔件图案210B可以包括与第一间隔件图案210A的材料相同的材料。第二间隔件图案210B可以包括氧化硅层、氮化硅层或碳氮化硅层。
图3A、图4A、图5A、图6A和图7A示出了沿图1的线I-I'和II-II'截取的示出根据发明构思的示例实施例的制造半导体装置的方法的剖视图。图3B、图4B、图5B、图6B和图7B示出了沿图1的线II-III'和IV-IV'截取的示出根据发明构思的示例实施例的制造半导体装置的方法的剖视图。下面将省略与前述重复的描述。
参照图1、图3A和图3B，可以形成有源图案AP并使其从基底100突出。有源图案AP可以平行于第一方向D1延伸。例如，有源图案AP的形成步骤可以包括：在基底100上形成掩模图案(未示出)，之后利用掩模图案作为蚀刻掩模来在基底100中形成沟槽。可以执行掺杂剂注入工艺以将掺杂剂注入到有源图案AP中。掺杂剂可以是p型掺杂剂(例如，硼(B))或n型掺杂剂(例如，磷(P)或砷(As))。
可以在基底100上形成器件隔离图案110，从而使器件隔离图案110在有源图案AP的相对的下侧壁上延伸或者覆盖有源图案AP的相对的下侧壁。有源图案AP的上部可以被器件隔离图案110暴露。可以利用浅沟槽隔离(STI)方法来形成器件隔离图案110。
可以在基底100上形成第一牺牲栅极图案200A和第二牺牲栅极图案200B。第一牺牲栅极图案200A可以形成在基底100的第一区域R1上，第二牺牲栅极图案200B可以形成在基底100的第二区域R2上。第一牺牲栅极图案200A和第二牺牲栅极图案200B可以在跨越有源图案AP延伸的同时平行于第二方向D2延伸。第一牺牲栅极图案200A和第二牺牲栅极图案200B中的每个可以部分覆盖对应的有源图案AP的一部分，并且可以暴露对应的有源图案AP的其他部分。第一牺牲栅极图案200A和第二牺牲栅极图案200B可以包括多晶硅。可以以单个或同一工艺形成第一牺牲栅极图案200A和第二牺牲栅极图案200B。第二牺牲栅极图案200B可以具有比第一牺牲栅极图案200A的宽度小的宽度。
可以分别在基底100的第一区域R1和第二区域R2上形成第一间隔件图案210A和第二间隔件图案210B。第一间隔件图案210A可以形成在第一牺牲栅极图案200A的相对的侧壁上。第二间隔件图案210B可以形成在第二牺牲栅极图案200B的相对的侧壁上。在一些实施例中，可以在基底100上共形地形成间隔件层(未示出)，因此第一牺牲栅极图案200A和第二牺牲栅极图案200B可以被间隔件层覆盖。可以执行蚀刻工艺使得间隔件层可以被部分蚀刻以形成第一间隔件图案210A和第二间隔件图案210B。
参照图1、图4A和图4B，可以通过蚀刻被第一牺牲栅极图案200A和第二牺牲栅极图案200B以及第一间隔件图案210A和第二间隔件图案210B暴露的有源图案AP来在有源图案AP中形成凹进120。凹进120可以具有比有源图案AP的最顶表面低的底表面。凹进120可以形成在第一牺牲栅极图案200A和第二牺牲栅极图案200B中的每个的相对侧上。
参照图1、图5A和图5B，可以分别在基底100的第一区域R1和第二区域R2上形成第一源极/漏极图案300A和第二源极/漏极图案300B。第一源极/漏极图案300A可以形成在有源图案AP上并位于第一牺牲栅极图案200A的相对侧上。第二源极/漏极图案300B可以形成在有源图案AP上并位于第二牺牲栅极图案200B的相对侧上。可以通过从有源图案AP的凹进120生长外延图案来形成第一源极/漏极图案300A和第二源极/漏极图案300B。第一源极/漏极图案300A和第二源极/漏极图案300B的形成可以限定沟道区域CHR，一个沟道区域CHR形成在第一源极/漏极图案300A之间的有源图案AP中，另一个沟道区域CHR形成在第二源极/漏极图案300B之间的有源图案AP中。
可以形成层间介电层310以使其在第一源极/漏极图案300A和第二源极/漏极图案300B上延伸或者覆盖第一源极/漏极图案300A和第二源极/漏极图案300B。层间介电层310可以包括氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的一种或更多种。
参照图1、图6A和图6B，可以在层间介电层310中形成第一开口290A和第二开口290B。在一些实施例中，可以去除第一牺牲栅极图案200A以形成第一开口290A。第一开口290A可以设置在第一间隔件图案210A之间，并且可以暴露位于基底100的第一区域R1上的有源图案AP的沟道区域CHR。第一开口290A可以具有与第一牺牲栅极图案200A的宽度基本相同的宽度。同样地，可以去除第二牺牲栅极图案200B以形成第二开口290B。第二开口290B可以设置在第二间隔件图案210B之间并且可以暴露位于基底100的第二区域R2上的有源图案AP的沟道区域CHR。第二开口290B可以具有与第二牺牲栅极图案200B的宽度基本相同的宽度。第一开口290A的宽度可以比第二开口290B的宽度大。
参照图1、图7A和图7B，可以在基底100的第一区域R1和第二区域R2上形成栅极介电层400、下逸出功层510、上逸出功层520、导电阻挡层600、第一阻挡层610、第二阻挡层620和导电层700。例如，可以在第一开口290A的底表面和侧壁、第二开口290B的底表面和侧壁以及层间介电层310的顶表面上共形地形成栅极介电层400。如图7B中所示，栅极介电层400可以在有源图案AP的沟道区域CHR的侧壁和最顶表面上延伸或者覆盖有源图案AP的沟道区域CHR的侧壁和最顶表面。栅极介电层400可以包括，例如，氧化硅、氮化硅、氮氧化硅或高k介电材料。
可以在栅极介电层400上共形地形成下逸出功层510。下逸出功层510可以延伸到第一开口290A和第二开口290B中。
可以在下逸出功层510上共形地形成上逸出功层520。上逸出功层520可以延伸到第一开口290A和第二开口290B中。
可以在上逸出功层520上形成导电阻挡层600。可以利用沉积工艺来形成导电阻挡层600。如上讨论的，第一开口290A的宽度可以比第二开口290B的宽度大。可以连续形成导电阻挡层600直到使第二开口290B被完全填充而第一开口290A未被完全填充。导电阻挡层600可以形成在第一开口290A的侧壁和底表面上，从而在上逸出功层520上延伸或者覆盖上逸出功层520。导电阻挡层600可以形成在层间介电层310的顶表面上。导电阻挡层600可以具有晶体结构。导电阻挡层600可以包括金属氮化物。
可以形成第一阻挡层610以使其在导电阻挡层600上延伸或者覆盖导电阻挡层600。第一阻挡层610可以延伸到第一开口290A中。例如，第一阻挡层610可以共形地在第一开口290A中的导电阻挡层600上延伸或者覆盖第一开口290A中的导电阻挡层600。第一阻挡层610可以不延伸到第二开口290B中。第一阻挡层610可以具有非晶结构。如此，第二开口290B可以不包括具有第一阻挡层610的非晶结构的层或图案。第一阻挡层610可以具有比导电阻挡层600的厚度小的厚度。例如，第一阻挡层610可以具有从大于至等于或小于的范围的厚度。导电阻挡层600的厚度和第一阻挡层610的厚度中的每个可以是在基底100的第一区域R1上测量的值。可以利用沉积工艺来形成第一阻挡层610。
可以在第一阻挡层610上形成第二阻挡层620。第二阻挡层620可以共形地在第一开口290A中的第一阻挡层610上延伸或者覆盖第一开口290A中的第一阻挡层610。例如，第二阻挡层620可以设置在第一开口290A的底表面和侧壁上。第二阻挡层620可以延伸到层间介电层310的顶表面上。第二阻挡层620可以不设置在第二开口290B中。第二阻挡层620可以具有晶体结构。可以由对第一阻挡层610具有优异的粘附性的材料形成第二阻挡层620。例如，第二阻挡层620可以包括与导电阻挡层600的材料相同的材料。可以利用沉积工艺来形成第二阻挡层620。
可以在基底100的第一区域R1和第二区域R2上形成导电层700，从而使其在第二阻挡层620上延伸或者覆盖第二阻挡层620。导电层700可以填充第一开口290A并且延伸到层间介电层310的顶表面上。导电层700可以与第二阻挡层620直接接触。可以适当地控制或选择第二阻挡层620的材料以使第二阻挡层620对导电层700具有优异的粘附性。导电层700可以因此令人满意地粘附到第二阻挡层620。导电层700可以包括诸如在图1、图2A和图2B中示出的导电图案700A的示例中描述的材料。
如参照图2C讨论的，当形成了第二阻挡层620和导电层700时，第一阻挡层610可以防止杂质进入到栅极介电层400中。
返回参照图1、图2A和图2B，可以使栅极介电层400、下逸出功层510、上逸出功层520、导电阻挡层600、第一阻挡层610、第二阻挡层620和导电层700平坦化以形成第一栅极介电图案400A、第一栅极图案G1、第二栅极介电图案400B和第二栅极图案G2。第一栅极介电图案400A和第一栅极图案G1可以形成在第一开口290A中。第二栅极介电图案400B和第二栅极图案G2可以形成在第二开口290B中。
可以通过执行回蚀工艺或化学机械抛光工艺来实现平坦化。可以连续执行平坦化直到从层间介电层310的顶表面去除栅极介电层400、下逸出功层510、上逸出功层520、导电阻挡层600、第一阻挡层610、第二阻挡层620和导电层700。在平坦化工艺之后，层间介电层310可以被暴露。因此，第一栅极图案G1和第二栅极图案G2可以彼此分离。
在一些实施例中，栅极介电层400可以被平坦化以形成第一栅极介电图案400A和第二栅极介电图案400B。下逸出功层510可以被平坦化以形成第一下逸出功图案510A和第二下逸出功图案510B。上逸出功层520可以被平坦化以形成第一上逸出功图案520A和第二上逸出功图案520B。导电阻挡层600可以被平坦化以形成第一导电阻挡图案600A和第二导电阻挡图案600B。第一阻挡层610、第二阻挡层620和导电层700可以被平坦化以分别形成第一阻挡图案610A、第二阻挡图案620A和导电图案700A。第一下逸出功图案510A和第二下逸出功图案510B、第一上逸出功图案520A和第二上逸出功图案520B、第一导电阻挡图案600A和第二导电阻挡图案600B、第一阻挡图案610A和第二阻挡图案620A以及导电图案700A可以与上面讨论的相同。例如，导电图案700A可以填充第一开口290A。第一阻挡图案610A、第二阻挡图案620A和导电图案700A可以不延伸到第二开口290B中。第二导电阻挡图案600B可以填充第二开口290B。如此，第二开口290B可以不包括导电图案700A的材料。换言之，填充第二栅极图案G2的材料600B可以与填充第一栅极图案G1的材料700A不同。
如上面参照图2C讨论的，当形成了第一栅极图案G1时，第一阻挡图案610A可以防止杂质进入到栅极介电层400中。此外，导电阻挡层600、第一阻挡层610和第二阻挡层620可以防止杂质在后续工艺中进入到第一栅极介电图案400A中。后续工艺可以包括用于在第一栅极图案G1上形成栅极接触件(未示出)的工艺。
根据发明构思，栅极图案可以包括导电图案和多个堆叠的阻挡图案。阻挡图案可以防止杂质进入到栅极介电图案中。结果，半导体装置可以具有改善的阈值电压特性。
尽管已经结合附图中示出的发明构思的实施例描述了本发明，但是本领域普通技术人员将理解的是在不脱离发明构思的精神和实质特征的情况下可以在其中做出形式和细节上的变化。本领域技术人员将清楚的是，在不脱离发明构思的范围和精神的情况下，可以对其做出各种替换、修改和改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
层间介电层，位于基底上，并包括位于层间介电层中的第一开口和第二开口；
第一栅极图案，位于第一开口中，并包括堆叠在第一开口中的第一逸出功图案、第一导电阻挡图案、第一阻挡图案和导电图案；以及
第二栅极图案，位于第二开口中，
其中，第二栅极图案包括：第二逸出功图案，其中，第二逸出功图案与第一逸出功图案包括相同的材料；以及第二导电阻挡图案，位于第二逸出功图案上并填充第二开口，
其中，第二导电阻挡图案包括与导电图案的材料不同且与第一阻挡图案的材料不同的材料。
2.如权利要求1所述的半导体装置，其中，第一栅极图案的宽度比第二栅极图案的宽度大。
3.如权利要求1所述的半导体装置，其中，第二导电阻挡图案与第一导电阻挡图案包括相同的材料。
4.如权利要求1所述的半导体装置，其中，第一栅极图案还包括位于第一阻挡图案与导电图案之间的第二阻挡图案。
5.如权利要求4所述的半导体装置，其中，第二阻挡图案与第一导电阻挡图案包括相同的材料。
6.如权利要求1所述的半导体装置，其中：
第一阻挡图案包括非晶结构；
第一导电阻挡图案包括晶体结构；并且
第二开口在其中不包括具有第一阻挡图案的非晶结构的图案。
7.如权利要求1所述的半导体装置，其中，第二导电阻挡图案与第二逸出功图案直接接触，其中，第二开口在其中不包括导电图案的材料。
8.一种半导体装置，所述半导体装置包括：
基底，包括有源图案；以及
第一栅极图案，延伸跨越有源图案，
其中，第一栅极图案包括：第一逸出功图案，位于基底上；第一导电阻挡图案，位于第一逸出功图案上；第一阻挡图案，位于第一导电阻挡图案上并包括非晶结构；以及导电图案，位于第一阻挡图案上。
9.如权利要求8所述的半导体装置，其中，第一导电阻挡图案包括晶体结构。
10.如权利要求8所述的半导体装置，其中，第一栅极图案还包括位于第一阻挡图案与导电图案之间的第二阻挡图案。
11.如权利要求10所述的半导体装置，其中，第二阻挡图案与第一导电阻挡图案包括相同的材料并包括晶体结构。
12.如权利要求8所述的半导体装置，所述半导体装置还包括层间介电层，所述层间介电层位于基底上并包括位于层间介电层中的第一开口，
其中，第一栅极图案设置在第一开口中，并且
其中，导电图案填充第一开口。
13.如权利要求12所述的半导体装置，所述半导体装置还包括位于层间介电层的第二开口中的第二栅极图案，
其中，第二栅极图案包括：第二逸出功图案，其中，第二逸出功图案与第一逸出功图案包括相同的材料；以及第二导电阻挡图案，位于第二逸出功图案上并填充第二开口，
其中，第二导电阻挡图案与第一导电阻挡图案包括相同的材料，并且
其中，第二开口在其中不包括具有第一阻挡图案的非晶结构的图案。
14.一种半导体装置，所述半导体装置包括：
基底；
层间介电层，位于基底上并具有位于层间介电层中的第一开口和第二开口；
第一栅极图案，位于第一开口中；以及
第二栅极图案，位于第二开口中，
其中，第一栅极图案包括：第一上逸出功图案，位于第一开口的底表面和侧壁上；第一导电阻挡图案，位于第一上逸出功图案上；第一阻挡图案，位于第一导电阻挡图案上；以及导电图案，位于第一阻挡图案上并填充第一开口，并且
其中，第二栅极图案包括：第二上逸出功图案，其中，第二上逸出功图案与第一上逸出功图案包括相同的材料；以及第二导电阻挡图案，位于第二上逸出功图案上并填充第二开口，
其中，第二导电阻挡图案与第一导电阻挡图案包括相同的材料。
15.如权利要求14所述的半导体装置，其中，第一开口的宽度比第二开口的宽度大。
16.如权利要求14所述的半导体装置，其中，第一栅极图案还包括位于第一阻挡图案与导电图案之间的第二阻挡图案。
17.如权利要求14所述的半导体装置，其中，第二导电阻挡图案与第一阻挡图案包括不同的材料。
18.如权利要求14所述的半导体装置，其中，第一阻挡图案包括非晶结构，并且其中，第二开口不包括具有第一阻挡图案的非晶结构的图案。
19.如权利要求14所述的半导体装置，所述半导体装置还包括：
第一栅极介电图案，位于第一开口与第一栅极图案之间；以及
第二栅极介电图案，位于第二开口与第二栅极图案之间，
其中，第二栅极介电图案与第一栅极介电图案包括相同的材料。
20.如权利要求14所述的半导体装置，其中，
第一栅极图案还包括位于第一开口与第一上逸出功图案之间的第一下逸出功图案，并且
第二栅极图案还包括位于第二开口与第二上逸出功图案之间的第二下逸出功图案，
其中，第二下逸出功图案与第一下逸出功图案包括相同的材料。
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Publication number Priority date Publication date Assignee Title
US11094827B2 (en) * 2019-06-06 2021-08-17 Globalfoundries U.S. Inc. Semiconductor devices with uniform gate height and method of forming same
US11978774B2 (en) * 2020-10-05 2024-05-07 Sandisk Technologies Llc High voltage field effect transistor with vertical current paths and method of making the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102066848B1 (ko) * 2013-06-24 2020-01-16 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US9847401B2 (en) * 2014-02-20 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
KR102235612B1 (ko) * 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
CN108630751B (zh) * 2017-03-21 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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