KR20190115207A - 반도체 소자 - Google Patents

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KR20190115207A
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김주연
김진욱
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Abstract

반도체 소자가 제공된다. 본 발명에 따른 반도체 소자는 기판; 상기 기판 상에 제공되고, 제1 오프닝 및 제2 오프닝을 갖는 층간 절연막; 상기 제1 오프닝 내에 제공되고, 적층된 제1 일함수 패턴, 제1 도전성 블로킹 패턴, 제1 블로킹 패턴, 및 도전 패턴을 포함하는 제1 게이트 패턴; 및 상기 제2 오프닝 내에 제공된 제2 게이트 패턴을 포함할 수 있다. 상기 제2 게이트 패턴은: 상기 제1 일함수 패턴과 동일한 물질을 포함하는 제2 일함수 패턴; 및 상기 제2 일함수 패턴 상에 제공되고, 상기 제2 오프닝을 채우는 제2 도전성 블로킹 패턴을 포함하되, 상기 제2 도전성 블로킹 패턴은 상기 도전 패턴 및 상기 제1 블로킹 패턴과 다를 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게 트랜지스터 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 문턱 전압 특성이 개선된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 소자가 제공된다. 본 발명의 개념에 따르면, 반도체 소자는 기판; 상기 기판 상에 제공되고, 제1 오프닝 및 제2 오프닝을 갖는 층간 절연막; 상기 제1 오프닝 내에 제공되고, 적층된 제1 일함수 패턴, 제1 도전성 블로킹 패턴, 제1 블로킹 패턴, 및 도전 패턴을 포함하는 제1 게이트 패턴, 상기 도전 패턴은 상기 제1 오프닝을 채우고; 및 상기 제2 오프닝 내에 제공된 제2 게이트 패턴을 포함할 수 있다. 상기 제2 게이트 패턴은: 상기 제1 일함수 패턴과 동일한 물질을 포함하는 제2 일함수 패턴; 및 상기 제2 일함수 패턴 상에 제공되고, 상기 제2 오프닝을 채우는 제2 도전성 블로킹 패턴을 포함할 수 있다. 상기 제2 도전성 블로킹 패턴은 상기 도전 패턴 및 상기 제1 블로킹 패턴과 다른 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 반도체 소자는 활성 패턴을 갖는 기판; 및 상기 활성 패턴을 가로지르는 제1 게이트 패턴을 포함할 수 있다. 상기 제1 게이트 패턴은: 상기 기판 상의 제1 일함수 패턴; 상기 제1 일함수 패턴 상의 제1 도전성 블로킹 패턴; 상기 제1 도전성 블로킹 패턴 상에 제공되고, 비정질 구조를 갖는 제1 블로킹 패턴; 및 상기 제1 블로킹 패턴 상의 도전 패턴을 포함할 수 있다.
본 발명의 개념에 따르면, 반도체 소자는 기판; 상기 기판 상에 배치되고, 제1 오프닝 및 제2 오프닝을 갖는 층간 절연막; 상기 제1 오프닝 내에 제공된 제1 게이트 패턴; 및 상기 제2 오프닝 내에 제공된 제2 게이트 패턴을 포함할 수 있다. 상기 제1 게이트 패턴은: 상기 제1 오프닝의 바닥면 및 측벽 상에 제공된 제1 상부 일함수 패턴; 상기 제1 상부 일함수 패턴 상의 제1 도전성 블로킹 패턴; 상기 제1 도전성 블로킹 패턴 상에 제공된 제1 블로킹 패턴; 및 상기 제1 블로킹 패턴 상에 제공되고, 상기 제1 오프닝을 채우는 도전 패턴을 포함할 수 있다. 상기 제2 게이트 패턴은: 상기 제1 상부 일함수 패턴과 동일한 물질을 포함하는 제2 상부 일함수 패턴; 및 상기 제2 상부 일함수 패턴 상에 제공되고, 상기 제2 오프닝을 채우는 제2 도전성 블로킹 패턴을 포함할 수 있다. 상기 제2 도전성 블로킹 패턴은 상기 제1 도전성 블로킹 패턴과 동일한 물질을 포함할 수 있다.
본 발명에 따르면, 게이트 패턴은 적층된 복수의 블로킹 패턴들 및 도전 패턴을 포함할 수 있다. 블로킹 패턴들은 불순물이 게이트 절연 패턴으로 유입되는 것을 방지할 수 있다. 이에 따라, 반도체 소자의 문턱전압 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 2b는 도 1의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선을 따라 자른 단면이다.
도 2c는 도 2a의 Ⅴ영역을 확대 도시하였다.
도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 도시한 도면들로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면들에 대응된다.
도 3b, 도 4b, 도 5b, 도 6b, 및 도 7b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 도시한 도면들로, 도 1의 Ⅲ-Ⅲ’선 및 Ⅳ-Ⅳ’선을 따라 자른 단면들에 대응된다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 도시한 평면도이다. 도 2a는 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 도 2b는 도 1의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선을 따라 자른 단면이다.
도 1, 도 2a, 및 도 2b를 참조하면, 반도체 소자는 기판(100), 층간 절연막(310), 제1 트랜지스터(10), 및 제2 트랜지스터(20)를 포함할 수 있다. 기판(100)은 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 기판(100)은 반도체 기판, 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 또는 에피텍시얼 기판일 수 있다. 다른 예로, 기판(100)은 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
활성 패턴(AP)이 기판(100)으로부터 돌출될 수 있다. 활성 패턴(AP)은 제1 방향(D1)과 나란하게 연장될 수 있다. 제1 방향(D1)은 기판(100)의 바닥면에 평행할 수 있다. 활성 패턴(AP)은 반도체 물질로 형성될 수 있다. 예컨대, 활성 패턴(AP)은 실리콘으로 형성될 수 있다. 일 예로, 활성 패턴(AP)은 기판(100)의 일 부분에 해당할 수 있다. 즉, 활성 패턴(AP)은 기판(100)과 경계면 없이 연결될 수 있다. 다른 예로, 활성 패턴(AP)은 기판(100)으로부터 성장된 에피택시얼층(epitaxial layer)을 포함할 수 있다. 활성 패턴(AP)은 도펀트들을 더 포함할 수 있다.
소자 분리 패턴(110)이 기판(100) 상에 제공되어, 활성 패턴(AP)의 측벽들의 하부를 덮을 수 있다. 소자 분리 패턴(110)은 활성 패턴(AP)의 상부를 노출할 수 있다. 소자 분리 패턴(110)에 의해 노출된 활성 패턴(AP)의 상부는 활성 핀으로 정의될 수 있다. 소자 분리 패턴(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 소자 분리 패턴(110)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
층간 절연막(310)이 기판(100) 상에 제공될 수 있다. 층간 절연막(310)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화막, 실리콘 탄화물, 또는 실리콘 산화질화물 등을 포함할 수 있다. 제1 오프닝(290A) 및 제2 오프닝(290B)이 층간 절연막(310) 내에 제공될 수 있다. 제1 오프닝(290A)은 기판(100)의 제1 영역(R1) 상에 제공될 수 있다. 제2 오프닝(290B)은 기판(100)의 제2 영역(R2) 상에 제공될 수 있다. 제1 오프닝(290A) 및 제2 오프닝(290B) 각각은 각각 활성 패턴(AP)의 채널 영역(CHR)을 노출시킬 수 있다. 제1 오프닝(290A)의 폭(width)은 제2 오프닝(290B)의 폭보다 클 수 있다.
제1 트랜지스터(10)가 기판(100)의 제1 영역(R1) 상에 제공될 수 있다. 제1 트랜지스터(10)는 제1 소스/드레인 패턴들(300A), 제1 게이트 절연 패턴(400A), 및 제1 게이트 패턴(G1)을 포함할 수 있다. 이하, 도 2c를 함께 참조하여, 제1 트랜지스터(10)에 관하여 보다 상세하게 설명한다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 제1 게이트 절연 패턴(400A)은 활성 패턴(AP)의 채널 영역(CHR)과 제1 게이트 패턴(G1) 사이 및 층간 절연막(310)과 제1 게이트 패턴(G1) 사이에 개재될 수 있다. 제1 게이트 절연 패턴(400A)은 “U”자 형상의 단면을 가질 수 있다. 예를 들어, 제1 게이트 절연 패턴(400A)은 제1 오프닝(290A)의 바닥면 및 측벽을 덮을 수 있다. 제1 게이트 절연 패턴(400A)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전 물질을 포함할 수 있다. 고유전 물질은 실리콘 산화물보다 유전 상수가 클 수 있다. 예를 들어, 고유전 물질은 하프늄 계열의 물질(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, 또는 HfLaO), 실리케이트 계열의 물질(예를 들어, AlSiO 또는 TaSiO), 지르코늄 계열의 물질(예를 들어, ZrO2 또는 ZrSiO), 란타나이드(lathanides) 계열의 물질(예를 들어, La2O3, Pr2O3, 또는 Dy2O3), 및 4차 산화물(예를 들어, BST((Ba, Sr)TiO3) 또는 PZT(Pb(Zr, Ti)O3)) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
제1 게이트 패턴(G1)이 층간 절연막(310)의 제1 오프닝(290A) 내에 제공되어, 제1 게이트 절연 패턴(400A)을 덮을 수 있다. 제1 게이트 패턴(G1)은 제2 방향(D2)과 나란하게 연장되고, 활성 패턴(AP)을 가로지를 수 있다. 이 때, 제2 방향(D2)은 기판(100)의 바닥면에 평행하며, 제1 방향(D1) 방향과 교차할 수 있다. 제1 게이트 패턴(G1) 아래의 활성 패턴(AP)은 채널 영역(CHR)으로 기능할 수 있다. 제1 게이트 패턴(G1)의 폭(W1)은 30nm 내지 200nm일 수 있다.
제1 게이트 패턴(G1)은 제1 일함수 패턴들(510A, 520A), 제1 도전성 블로킹 패턴(600A), 제1 블로킹 패턴(610A), 및 제2 블로킹 패턴(620A), 및 도전 패턴(700A)을 포함할 수 있다. 제1 일함수 패턴들(510A, 520A)은 제1 하부 일함수 패턴(510A) 및 제1 상부 일함수 패턴(520A)을 포함할 수 있다. 제1 하부 일함수 패턴(510A)은 제1 게이트 절연 패턴(400A)을 덮을 수 있다. 제1 상부 일함수 패턴(520A)은 제1 하부 일함수 패턴(510A) 상에 제공될 수 있다. 제1 일함수 패턴들(510A, 520A) 각각은 제1 오프닝(290A)의 바닥면 및 측벽 상에 제공될 수 있다. 제1 일함수 패턴들(510A, 520A) 각각은 소정의 일함수를 갖는 도전성 물질로 형성되어, 제1 트랜지스터(10)의 문턱 전압을 조절하는데 기여할 수 있다. 제1 하부 일함수 패턴(510A)은 예를 들어, p형 일함수 물질을 포함할 수 있다. 제1 하부 일함수 패턴(510A)은 Ti, Ta, Hf, Mo, Al, 중에서 적어도 하나를 포함하는 질화물 또는 탄화물일 수 있다. 예를 들어, 제1 하부 일함수 패턴(510A)은 티타늄 질화물(TiN)을 포함할 수 있다. 제1 상부 일함수 패턴(520A)은 제1 하부 일함수 패턴(510A)과 다른 일함수값을 가질 수 있다. 제1 상부 일함수 패턴(520A)은 예를 들어, n형 일함수 물질을 포함할 수 있다. 제1 상부 일함수 패턴(520A)은 알루미늄(Al) 및 금속 탄화물(carbide)을 포함할 수 있다. 금속 탄화물은 Ti, Ta, W, Ru,Nb, Mo, Hf, 및 La 중 적어도 하나와 탄소(C)가 결합된 화합물일 수 있다. 예를 들어, 제1 상부 일함수 패턴(520A)은 TiAlC를 포함할 수 있다. 도시된 바와 달리, 제1 하부 일함수 패턴(510A) 및 제1 상부 일함수 패턴(520A) 중에서 적어도 하나는 생략될 수 있다.
제1 도전성 블로킹 패턴(600A), 제1 블로킹 패턴(610A), 및 제2 블로킹 패턴(620A)이 제1 상부 일함수 패턴(520A) 상에 적층될 수 있다. 제1 도전성 블로킹 패턴(600A), 제1 블로킹 패턴(610A), 및 제2 블로킹 패턴(620A) 각각은 “U”자 형상의 단면을 가질 수 있다. 예들 들어, 제1 도전성 블로킹 패턴(600A), 제1 블로킹 패턴(610A), 및 제2 블로킹 패턴(620A) 각각은 제1 오프닝(290A)의 바닥면 및 측벽 상에 제공될 수 있다.
제1 도전성 블로킹 패턴(600A)은 결정질 구조를 가질 수 있다. 제1 도전성 블로킹 패턴(600A)은 금속 질화물, 예를 들어, TiN, TaN, WN, HfN, TiAlN, TaAlN, 또는 HfAlN 등을 포함할 수 있다.
제1 블로킹 패턴(610A)은 비정질 구조를 가질 수 있다. 제1 블로킹 패턴(610A)은 제1 도전성 블로킹 패턴(600A)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 블로킹 패턴(610A)은 질화물, 예를 들어, TaN, WN, HfN, TiAlN, TaAlN, HfAlN, 또는 SiN 등을 포함할 수 있다. 다른 예로, 제1 블로킹 패턴(610A)은 HfO 또는 SiO와 같은 산화물을 포함할 수 있다.
제2 블로킹 패턴(620A)은 결정질 구조를 가질 수 있다. 제2 블로킹 패턴(620A)은 제1 도전성 블로킹 패턴(600A)과 동일한 물질을 포함할 수 있으나, 이에 제한되지 않는다. 예를 들어, 제2 블로킹 패턴(620A)은 금속 질화물, 예를 들어, TiN, TaN, WN, HfN, TiAlN, TaAlN, 또는 HfAlN 등을 포함할 수 있다.
도전 패턴(700A)이 제2 블로킹 패턴(620A) 상에 제공되어, 제1 오프닝(290A)을 채울 수 있다. 도전 패턴(700A)은 텅스텐(W), 알루미늄, 또는 텅스텐 합금을 포함할 수 있다. 도전 패턴(700A)은 제2 블로킹 패턴(620A)과 직접 접촉할 수 있다. 제2 블로킹 패턴(620A)은 도전 패턴(700A)에 대해 우수한 접착력을 가질 수 있다.
도 2c는 도 2a의 Ⅴ영역을 확대 도시하였다. 이하, 제1 도전성 블로킹 패턴(600A), 제1 블로킹 패턴(610A), 및 제2 블로킹 패턴(620A)에 대하여 보다 상세하게 설명한다.
제1 게이트 패턴(G1)의 형성 과정에서 산소와 같은 불순물이 발생할 수 있다. 상기 불순물이 제1 게이트 절연 패턴(400A) 내로 유입되는 경우, 제1 트랜지스터(10)의 문턱 전압이 요구되는 범위를 벗어날 수 있다. 실시예들에 따르면, 제1 도전성 블로킹 패턴(600A), 도전성 블로킹 패턴, 및 제2 블로킹 패턴(620A)이 제공되어, 제1 게이트 패턴(G1)의 형성 과정에서, 불순물이 제1 게이트 절연 패턴(400A)으로 유입되는 것을 방지할 수 있다. 이에 따라, 제1 트랜지스터(10)의 문턱 전압이 보다 안정적으로 제어될 수 있다.
어떤 구성 요소 내에서 불순물의 이동 경로는 상기 구성 요소의 결정성에 의해 정해질 수 있다. 예를 들어, 불순물은 결정질의 구성 요소보다 비정질의 구성 요소를 통과하기 더 어려울 수 있다. 예를 들어, 불순물이 비정질 구성 요소를 통과하려면, 불순물은 매우 긴 이동 경로를 지나갈 것이 요구될 수 있다. 실시예들에 따르면, 제1 블로킹 패턴(610A)은 비정질 구조를 가질 수 있다. 이에 따라, 불순물이 제2 블로킹 패턴(620A)을 통과하더라도, 제1 블로킹 패턴(610A)을 통과하기 어려울 수 있다. 예를 들어, 불순물은 제1 블로킹 패턴(610A) 내에 트랩될 수 있다. 실시예들에 따르면, 제1 게이트 패턴(G1)이 제1 블로킹 패턴(610A)을 포함하여, 불순물이 제1 게이트 절연 패턴(400A)에 도달하기 더욱 어려울 수 있다.
제1 블로킹 패턴(610A)의 두께(T2)가 과도하게 증가하면, 제1 게이트 패턴(G1)의 저항이 증가할 수 있다. 예를 들어, 제1 블로킹 패턴(610A)의 두께(T2)가 50Å보다 크면, 제1 게이트 패턴(G1)의 저항이 지나치게 클 수 있다. 실시예들에 따르면, 제1 블로킹 패턴(610A)의 두께(T2)는 제1 도전성 블로킹 패턴(600A)의 두께(T1)보다 작을 수 있다. 예를 들어, 제1 블로킹 패턴(610A)은 0 초과 50Å 이하의 두께를 가질 수 있다. 이에 따라, 제1 게이트 패턴(G1)이 비교적 낮은 저항을 가질 수 있다.
제2 블로킹 패턴(620A) 및 도전 패턴(700A) 사이의 부착력은 제1 블로킹 패턴(610A) 및 도전 패턴(700A) 사이의 부착력보다 더 클 수 있다. 제2 블로킹 패턴(620A)이 제1 블로킹 패턴(610A) 및 도전 패턴(700A) 사이에 개재되어, 제1 블로킹 패턴(610A) 및 도전 패턴(700A)과 접촉할 수 있다. 도전 패턴(700A)은 제2 블로킹 패턴(620A)에 의해 제1 블로킹 패턴(610A)에 양호하게 부착될 수 있다.
다시 도 1, 도 2a, 및 도 2b를 참조하면, 제1 소스/드레인 패턴들(300A)이 제1 게이트 패턴(G1)의 양측의 활성 패턴(AP) 상에 제공될 수 있다. 제1 소스/드레인 패턴들(300A) 사이의 활성 패턴(AP)은 제1 트랜지스터(10)의 채널 영역(CHR)으로 기능할 수 있다. 제1 소스/드레인 패턴들(300A)의 상면들은 채널 영역(CHR)의 최상부면보다 더 높은 레벨에 위치할 수 있다. 제1 소스/드레인 패턴들(300A)은 에피텍시얼 패턴들일 수 있다. 에피텍시얼 패턴은 에피택시얼 성장 공정에 의해 형성된 패턴을 의미할 수 있다. 제1 소스/드레인 패턴들(300A)은 반도체 물질, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄(SiGe), 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다.
제1 스페이서 패턴들(210A)이 제1 게이트 패턴(G1)의 양측벽 상에 제공될 수 있다. 제1 오프닝(290A)의 폭은 인접한 제1 스페이서 패턴들(210A) 사이의 간격과 실질적으로 동일할 수 있다. 제1 스페이서 패턴들(210A)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 탄화 질화막을 포함할 수 있다.
제2 트랜지스터(20)가 기판(100)의 제2 영역(R2) 상에 제공될 수 있다. 제2 트랜지스터(20)는 제2 소스/드레인 패턴들(300B), 제2 게이트 절연 패턴(400B), 및 제2 게이트 패턴(G2)을 포함할 수 있다. 이하, 제2 트랜지스터(20)에 대하여 설명한다.
제2 게이트 절연 패턴(400B)은 제2 오프닝(290B)의 바닥면 및 측벽을 덮을 수 있다. 제2 게이트 절연 패턴(400B)은 기판(100)의 제2 영역(R2)의 활성 패턴(AP)의 채널 영역(CHR)과 제2 게이트 패턴(G2) 사이 및 층간 절연막(310)과 제2 게이트 패턴(G2) 사이에 게재될 수 있다. 제2 게이트 절연 패턴(400B)은 제1 게이트 절연 패턴(400A)과 동일한 물질을 포함할 수 있다.
제2 게이트 패턴(G2)이 층간 절연막(310)의 제2 오프닝(290B) 내에 제공될 수 있다. 제2 게이트 패턴(G2)은 제2 방향(D2)과 나란하게 연장되고, 활성 패턴(AP)을 가로지를 수 있다. 제2 게이트 패턴(G2) 아래의 활성 패턴(AP)은 채널 영역(CHR)으로 정의될 수 있다. 제2 게이트 패턴(G2)의 폭(W2)은 제1 게이트 패턴(G1)의 폭(W1)보다 작을 수 있다. 예를 들어, 제2 게이트 패턴(G2)의 폭은 1nm 내지 20nm일 수 있다.
제2 게이트 패턴(G2)은 제2 일함수 패턴들(510B, 520B) 및 제2 도전성 블로킹 패턴(600B)을 포함할 수 있다. 제2 일함수 패턴들(510B, 520B)은 적층된 제2 하부 일함수 패턴(510B) 및 제2 상부 일함수 패턴(520B)을 포함할 수 있다. 제2 일함수 패턴들(510B, 520B)은 제2 오프닝(290B)의 바닥면 및 측벽 상에 제공될 수 있다. 제2 하부 일함수 패턴(510B) 및 제2 상부 일함수 패턴(520B) 각각은 소정의 일함수를 갖는 도전성 물질로 형성되어, 활성 패턴(AP)의 채널 영역(CHR)의 문턱 전압을 조절하는데 기여할 수 있다. 제2 하부 일함수 패턴(510B)은 제1 하부 일함수 패턴(510A)과 동일한 물질을 포함할 수 있다. 제2 상부 일함수 패턴(520B)은 제1 상부 일함수 패턴(520A)과 동일한 물질을 포함할 수 있다. 제2 상부 일함수 패턴(520B)은 제2 하부 일함수 패턴(510B)과 다른 일함수값을 가질 수 있다. 도시된 바와 달리, 제2 하부 일함수 패턴(510B) 및 제2 상부 일함수 패턴(520B) 중에서 적어도 하나는 생략될 수 있다.
제2 도전성 블로킹 패턴(600B)이 제2 상부 일함수 패턴(520B) 상에 제공되어, 제2 오프닝(290B)을 채울 수 있다. 제2 도전성 블로킹 패턴(600B)은 제2 상부 일함수 패턴(520B)과 직접 접촉할 수 있다. 제2 도전성 블로킹 패턴(600B)은 제1 도전성 블로킹 패턴(600A)과 동일한 물질을 포함할 수 있다. 제2 도전성 블로킹 패턴(600B)은 결정질 구조를 가질 수 있다. 제2 도전성 블로킹 패턴(600B)의 결정 구조는 제1 도전성 블로킹 패턴(600A)의 결정 구조와 동일할 가질 수 있다. 제2 도전성 블로킹 패턴(600B)은 제1 블로킹 패턴(610A) 및 도전 패턴(700A)과 다른 물질을 포함할 수 있다. 제1 블로킹 패턴(610A), 제2 블로킹 패턴(620A), 및 도전 패턴(700A)은 제2 오프닝(290B) 내로 연장되지 않을 수 있다.
제2 소스/드레인 패턴들(300B)이 제2 게이트 패턴(G2)의 양측의 활성 패턴(AP) 상에 제공될 수 있다. 활성 패턴(AP)의 채널 영역(CHR)은 제2 소스/드레인 패턴들(300B) 사이에 제공될 있다. 제2 소스/드레인 패턴들(300B)의 상면들은 채널 영역(CHR)의 최상부면보다 더 높은 레벨에 위치할 수 있다. 제2 소스/드레인 패턴들(300B)은 에피텍시얼 성장 패턴들을 포함할 수 있다. 제2 소스/드레인 패턴은 반도체 물질, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄(SiGe), 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다.
제2 스페이서 패턴들(210B)이 제2 게이트 패턴(G2)의 양측벽 상에 제공될 수 있다. 제2 스페이서 패턴들(210B)은 제1 스페이서 패턴들(210A)과 동일한 물질을 포함할 수 있다. 제2 스페이서 패턴들(210B)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 탄화 질화막을 포함할 수 있다.
도 3a, 도 4a, 도 5a, 도 6a, 및 도 7a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 도시한 도면들로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면들에 대응된다. 도 3b, 도 4b, 도 5b, 도 6b, 및 도 7b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 도시한 도면들로, 도 1의 Ⅲ-Ⅲ’선 및 Ⅳ-Ⅳ’선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1, 도 3a 및 도 3b를 참조하면, 기판(100)으로부터 돌출된 활성 패턴(AP)이 형성될 수 있다. 활성 패턴(AP)은 제1 방향(D1)과 나란하게 연장될 수 있다. 일 예로, 활성 패턴(AP)의 형성 공정은 기판(100) 상에 마스크 패턴(미도시)을 형성한 후, 이를 식각 마스크로 기판(100)에 트렌치를 형성하는 것을 포함할 수 있다. 도펀트 주입 공정이 활성 패턴(AP) 상에 수행될 수 있다. 상기 도펀트는 p형 도펀트(예를 들어, 붕소(B)) 또는 n형 도펀트(예를 들어, 인(P) 또는 비소(As))일 수 있다.
소자 분리 패턴(110)이 기판(100) 상에 형성되어, 활성 패턴(AP)의 양 측벽들의 하부를 덮을 수 있다. 활성 패턴(AP)의 상부는 소자 분리 패턴(110)에 의해 노출될 수 있다. 소자 분리 패턴(110)은 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다.
제1 희생 게이트 패턴(200A) 및 제2 희생 게이트 패턴(200B)이 기판(100) 상에 형성될 수 있다. 제1 희생 게이트 패턴(200A)은 기판(100)의 제1 영역(R1) 상에 형성되고, 제2 희생 게이트 패턴(200B)은 기판(100)의 제2 영역(R2) 상에 형성될 수 있다. 제1 희생 게이트 패턴(200A) 및 제2 희생 게이트 패턴(200B)은 활성 패턴(AP)을 가로지르며, 제2 방향(D2)과 나란하게 연장될 수 있다. 제1 및 제2 희생 게이트 패턴들(200A, 200B) 각각은 대응되는 활성 패턴(AP)의 일부를 덮되, 활성 패턴(AP)의 다른 일부를 노출시킬 수 있다. 제1 및 제2 희생 게이트 패턴들(200A, 200B)은 폴리실리콘을 포함할 수 있다. 제2 희생 게이트 패턴(200B)은 제1 희생 게이트 패턴(200A)과 단일 공정에 의해 형성될 수 있다. 제2 희생 게이트 패턴(200B)의 폭은 제1 희생 게이트 패턴(200A)의 폭보다 더 작을 수 있다.
제1 스페이서 패턴들(210A) 및 제2 스페이서 패턴들(210B)이 기판(100)의 제1 영역(R1) 및 제2 영역(R2) 상에 각각 형성될 수 있다. 제1 스페이서 패턴들(210A)은 제1 희생 게이트 패턴(200A)의 양 측벽들 상에 형성될 수 있다. 제2 스페이서 패턴들(210B)은 제2 희생 게이트 패턴(200B)의 양 측벽들 상에 형성될 수 있다. 실시예들에 따르면, 스페이서막(미도시)이 제1 및 제2 희생 게이트 패턴들(200A, 200B)을 덮도록 기판(100) 상에 콘포말하게 형성될 수 있다. 식각 공정에 의해 스페이서막의 일부가 식각되어, 제1 및 제2 스페이서 패턴들(210A, 210B)을 형성할 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 제1 및 제2 희생 게이트 패턴들(200A, 200B) 및 제1 및 제2 스페이서 패턴들(210A, 210B)에 의해 노출된 활성 패턴(AP)이 식각되어, 리세스 부들(120)이 활성 패턴(AP) 내에 형성될 수 있다. 리세스 부들(120)의 바닥면은 활성 패턴(AP)의 최상부면보다 낮은 레벨에 배치될 수 있다. 리세스 부들(120)은 희생 게이트 패턴들(200A, 200B)의 양측들에 형성될 수 있다.
도 1, 도 5a, 및 도 5b를 참조하면, 제1 소스/드레인 패턴들(300A) 및 제2 소스/드레인 패턴들(300B)이 기판(100)의 제1 영역(R1) 및 제2 영역(R2) 상에 각각 형성될 수 있다. 제1 소스/드레인 패턴들(300A)은 제1 희생 게이트 패턴(200A)의 양측의 활성 패턴(AP) 상에 형성될 수 있다. 제2 소스/드레인 패턴들(300B)은 제2 희생 게이트 패턴(200B)의 양측의 활성 패턴(AP) 상에 형성될 수 있다. 제1 및 제2 소스/드레인 패턴들(300A, 300B)은 활성 패턴(AP)의 리세스 부들(120)로부터 에피텍시얼 패턴을 성장시켜 형성될 수 있다. 소스/드레인 패턴들(300A, 300B)이 형성됨에 따라, 채널 영역(CHR)이 소스/드레인 패턴들(300A, 300B) 사이의 활성 패턴(AP) 내에 형성될 수 있다.
층간 절연막(310)이 형성되어, 소스/드레인 패턴들(300A, 300B)을 덮을 수 있다. 층간 절연막(310)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 저유전 물질 중의 적어도 하나를 포함할 수 있다.
도 1, 도 6a, 및 도 6b를 참조하면, 제1 오프닝(290A) 및 제2 오프닝(290B)이 층간 절연막(310) 내에 형성될 수 있다. 실시예들에 따르면, 제1 희생 게이트 패턴(200A)이 제거되어, 제1 오프닝(290A)을 형성할 수 있다. 제1 오프닝(290A)은 제1 스페이서 패턴들(210A) 사이에서 기판(100)의 제1 영역(R1)의 활성 패턴(AP)의 채널 영역(CHR)을 노출시킬 수 있다. 제1 오프닝(290A)의 폭은 제1 희생 게이트 패턴(200A)의 폭과 실질적으로 동일할 수 있다. 제2 희생 게이트 패턴(200B)이 제거되어, 제2 오프닝(290B)을 형성할 수 있다. 제2 오프닝(290B)은 제2 스페이서 패턴들(210B) 사이에서 기판(100)의 제2 영역(R2)의 활성 패턴(AP)의 채널 영역(CHR)을 노출시킬 수 있다. 제2 오프닝(290B)의 폭은 제2 희생 게이트 패턴(200B)의 폭과 실질적으로 동일할 수 있다. 제1 오프닝(290A)의 폭은 제2 오프닝(290B)의 폭보다 더 클 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 게이트 절연막(400), 하부 일함수막(510), 상부 일함수막(520), 도전성 블로킹막(600), 제1 블로킹막(610), 제2 블로킹막(620), 및 도전층(700)이 기판(100)의 제1 영역(R1) 및 제2 영역(R2) 상에 형성될 수 있다. 예를 들어, 게이트 절연막(400)은 제1 오프닝(290A)의 바닥면 및 측벽, 제2 오프닝(290B)의 바닥면 및 측벽, 및 층간 절연막(310)의 상부면 상에 콘포말하게 형성될 수 있다. 게이트 절연막(400)은 도 7b와 같이, 활성 패턴(AP)의 채널 영역(CHR)의 측벽 및 최상부면을 덮을 수 있다. 게이트 절연막(400)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 저유전 물질을 포함할 수 있다.
하부 일함수막(510)이 게이트 절연막(400) 상에 콘포말하게 형성될 수 있다. 하부 일함수막(510)은 제1 오프닝(290A) 및 제2 오프닝(290B) 내로 연장될 수 있다.
상부 일함수막(520)이 하부 일함수막(510) 상에 콘포말하게 형성되어, 상부 일함수막(520)을 덮을 수 있다. 상부 일함수막(520)은 제1 오프닝(290A) 및 제2 오프닝(290B) 내로 연장될 수 있다.
도전성 블로킹막(600)이 상부 일함수막(520) 상에 형성될 수 있다. 제1 블로킹막(610)은 증착 공정에 의해 형성될 수 있다. 앞서 설명한 바와 같이 제1 오프닝(290A)의 폭은 제2 오프닝(290B)의 폭보다 더 클 수 있다. 도전성 블로킹막(600)의 형성은 제2 오프닝(290B)을 채우되, 제1 오프닝(290A)을 채우지 않을 때까지 진행될 있다. 도전성 블로킹막(600)은 제1 오프닝(290A)의 측벽 및 바닥면 상에 형성되어, 상부 일함수막(520)을 덮을 수 있다. 도전성 블로킹막(600)은 층간 절연막(310)의 상부면 상에 형성될 수 있다. 도전성 블로킹막(600)은 결정질 구조를 가질 수 있다. 도전성 블로킹막(600)은 금속 질화물을 포함할 수 있다.
제1 블로킹막(610)이 형성되어, 도전성 블로킹막(600)을 덮을 수 있다. 제1 블로킹막(610)은 제1 오프닝(290A) 내로 연장될 수 있다. 예를 들어, 제1 블로킹막(610)은 제1 오프닝(290A) 내에서 도전성 블로킹막(600)을 콘포말하게 덮을 수 있다. 제1 블로킹막(610)은 제2 오프닝(290B) 내로 연장되지 않을 수 있다. 제1 블로킹막(610)은 비정질 구조를 가질 수 있다. 제1 블로킹막(610)의 두께는 도전성 블로킹막(600)의 두께보다 얇을 수 있다. 예를 들어, 제1 블로킹막(610)은 0Å 초과 50Å의 두께를 가질 수 있다. 이 때, 도전성 블로킹막(600)의 두께 및 제1 블로킹막(610)의 두께는 기판(100)의 제1 영역(R1)에서의 측정된 값을 의미할 수 있다. 제1 블로킹막(610)은 증착 공정에 의해 형성될 수 있다.
제2 블로킹막(620)이 제1 블로킹막(610) 상에 형성될 수 있다. 제2 블로킹막(620)은 제1 오프닝(290A) 내에서 제1 블로킹막(610)을 콘포말하게 덮을 수 있다. 예를 들어, 제2 블로킹막(620)은 제1 오프닝(290A)의 바닥면 및 측벽 상에 제공될 수 있다. 제2 블로킹막(620)은 층간 절연막(310)의 상부면 상으로 연장될 수 있다. 제2 블로킹막(620)은 제2 오프닝(290B) 내에 제공되지 않을 수 있다. 제2 블로킹막(620)은 결정질 구조를 가질 수 있다. 제2 블로킹막(620)은 제1 블로킹막(610)에 대해 높은 부착성을 갖는 물질로 형성될 수 있다. 일 예로, 제2 블로킹막(620)은 도전성 블로킹막(600)과 동일한 물질을 포함할 수 있다. 제2 블로킹막(620)은 증착 공정에 의해 형성될 수 있다.
도전층(700)이 기판(100)의 제1 영역(R1) 및 제2 영역(R2) 상에 형성되어, 제2 블로킹막(620)을 덮을 수 있다. 도전층(700)은 제1 오프닝(290A)을 채우고, 층간 절연막(310)의 상부면 상으로 연장될 수 있다. 도전층(700)은 제2 블로킹막(620)과 직접 접촉할 수 있다. 제2 블로킹막(620)의 물질이 조절되어, 도전층(700)은 제2 블로킹막(620)에 대해 높은 부착성을 가질 수 있다. 이에 따라, 도전층(700)이 제2 블로킹막(620) 상에 양호하게 부착될 수 있다. 도전층(700)은 도 1, 도 2a, 및 도 2b의 도전 패턴(700A)의 예에서 설명한 바와 같은 물질을 포함할 수 있다.
도 2c에서 설명한 바와 같이, 제2 블로킹막(620) 및 도전층(700)의 형성 공정에서 제1 블로킹막(610)은 불순물이 게이트 절연막(400) 내에 유입되는 것을 방지할 수 있다.
다시 도 1, 도 2a 및 2b를 참조하면, 게이트 절연막(400), 하부 일함수막(510), 상부 일함수막(520), 도전성 블로킹막(600), 제1 블로킹막(610), 제2 블로킹막(620), 및 도전층(700)이 평탄화되어, 제1 게이트 절연 패턴(400A), 제1 게이트 패턴(G1), 제2 게이트 절연 패턴(400B), 및 제2 게이트 패턴(G2)이 형성될 수 있다. 제1 게이트 절연 패턴(400A) 및 제1 게이트 패턴(G1)은 제1 오프닝(290A) 내에 형성될 수 있다. 제2 게이트 절연 패턴(400B) 및 제2 게이트 패턴(G2)은 제2 오프닝(290B) 내에 형성될 수 있다.
평탄화는 에치백(Etch Back) 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing) 공정에 의해 진행될 수 있다. 평탄화는 층간 절연막(310)의 상부면 상의 게이트 절연막(400), 하부 일함수막(510), 상부 일함수막(520), 도전성 블로킹막(600), 제1 블로킹막(610), 제2 블로킹막(620), 및 도전층(700)이 제거될 때까지 진행될 수 있다. 평탄화 공정 후, 층간 절연막(310)의 상부면은 노출될 수 있다. 이에 따라, 제1 게이트 패턴(G1) 및 제2 게이트 패턴(G2)은 서로 분리될 수 있다.
실시예들에 따르면, 게이트 절연막(400)이 평탄화되어, 제1 및 제2 게이트 절연 패턴들(400A, 400B)을 형성할 수 있다. 하부 일함수막(510)은 평탄화되어, 제1 및 제2 하부 일함수 패턴들(510A, 510B)을 형성할 수 있다. 상부 일함수막(520)은 평탄화되어, 제1 및 제2 상부 일함수 패턴들(520A, 520B)을 형성할 수 있다. 도전성 블로킹막(600)은 평탄화되어, 제1 및 제2 도전성 블로킹 패턴들(600A, 600B)을 형성할 수 있다. 제1 블로킹막(610), 제2 블로킹막(620), 및 도전층(700)은 평탄화에 의해 각각 제1 블로킹 패턴(610A), 제2 블로킹 패턴(620A), 및 도전 패턴(700A)을 형성할 수 있다. 제1 및 제2 일함수 패턴들(510A, 510B, 520A, 520B), 제1 및 제2 도전성 블로킹 패턴들(600A, 600B), 제1 블로킹 패턴(610A), 제2 블로킹 패턴(620A), 및 도전 패턴(700A)은 앞서 설명한 바와 동일할 수 있다. 예를 들어, 도전 패턴(700A)은 제1 오프닝(290A)을 채울 수 있다. 제1 블로킹 패턴(610A), 제2 블로킹 패턴(620A), 및 도전 패턴(700A)은 제2 오프닝(290B) 내로 연장되지 않을 수 있다. 제2 도전성 블로킹 패턴(600B)은 제2 오프닝(290B)을 채울 수 있다.
앞서 도 2c에서 설명한 바와 같이, 제1 게이트 패턴(G1)의 형성 공정에서, 제1 블로킹 패턴(610A)은 불순물이 게이트 절연막(400) 내에 유입되는 것을 방지할 수 있다. 더하여, 도전성 블로킹막(600), 제1 블로킹막(610), 및 제2 블로킹막(620)은 후속 공정에서 불순물이 제1 게이트 절연 패턴(400A) 내로 유입되는 것을 방지할 수 있다. 후속 공정은 제1 게이트 패턴(G1) 상에 게이트 콘택(미도시)을 형성하는 공정을 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판 상에 제공되고, 제1 오프닝 및 제2 오프닝을 갖는 층간 절연막;
    상기 제1 오프닝 내에 제공되고, 적층된 제1 일함수 패턴, 제1 도전성 블로킹 패턴, 제1 블로킹 패턴, 및 도전 패턴을 포함하는 제1 게이트 패턴, 상기 도전 패턴은 상기 제1 오프닝을 채우고; 및
    상기 제2 오프닝 내에 제공된 제2 게이트 패턴을 포함하되,
    상기 제2 게이트 패턴은:
    상기 제1 일함수 패턴과 동일한 물질을 포함하는 제2 일함수 패턴; 및
    상기 제2 일함수 패턴 상에 제공되고, 상기 제2 오프닝을 채우는 제2 도전성 블로킹 패턴을 포함하고,
    상기 제2 도전성 블로킹 패턴은 상기 도전 패턴 및 상기 제1 블로킹 패턴과 다른 물질을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제1 게이트 패턴의 폭은 상기 제2 게이트 패턴의 폭보다 더 큰 반도체 소자.
  3. 제 1항에 있어서,
    상기 제2 도전성 블로킹 패턴은 상기 제1 도전성 블로킹 패턴과 동일한 물질을 포함하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 제1 블로킹 패턴은 비정질 구조를 갖고,
    상기 제1 도전성 블로킹 패턴은 결정질 구조를 갖는 반도체 소자.
  5. 활성 패턴을 갖는 기판; 및
    상기 활성 패턴을 가로지르는 제1 게이트 패턴을 포함하고,
    상기 제1 게이트 패턴은:
    상기 기판 상의 제1 일함수 패턴;
    상기 제1 일함수 패턴 상의 제1 도전성 블로킹 패턴;
    상기 제1 도전성 블로킹 패턴 상에 제공되고, 비정질 구조를 갖는 제1 블로킹 패턴; 및
    상기 제1 블로킹 패턴 상의 도전 패턴을 포함하는 반도체 소자.
  6. 제 5항에 있어서,
    상기 제1 도전성 블로킹 패턴은 결정질 구조를 갖는 반도체 소자.
  7. 제 5항에 있어서,
    상기 제1 블록킹 패턴 및 상기 도전 패턴 사이에 제공된 제2 블로킹 패턴을 더 포함하는 반도체 소자.
  8. 제 7항에 있어서,
    상기 제2 블로킹 패턴은 결정질 구조를 갖고, 상기 제1 도전성 블로킹 패턴과 동일한 물질을 포함하는 반도체 소자.
  9. 기판;
    상기 기판 상에 배치되고, 제1 오프닝 및 제2 오프닝을 갖는 층간 절연막;
    상기 제1 오프닝 내에 제공된 제1 게이트 패턴; 및
    상기 제2 오프닝 내에 제공된 제2 게이트 패턴을 포함하되,
    상기 제1 게이트 패턴은:
    상기 제1 오프닝의 바닥면 및 측벽 상에 제공된 제1 상부 일함수 패턴;
    상기 제1 상부 일함수 패턴 상의 제1 도전성 블로킹 패턴;
    상기 제1 도전성 블로킹 패턴 상에 제공된 제1 블로킹 패턴; 및
    상기 제1 블로킹 패턴 상에 제공되고, 상기 제1 오프닝을 채우는 도전 패턴을 포함하고,
    상기 제2 게이트 패턴은:
    상기 제1 상부 일함수 패턴과 동일한 물질을 포함하는 제2 상부 일함수 패턴; 및
    상기 제2 상부 일함수 패턴 상에 제공되고, 상기 제2 오프닝을 채우는 제2 도전성 블로킹 패턴을 포함하되,
    상기 제2 도전성 블로킹 패턴은 상기 제1 도전성 블로킹 패턴과 동일한 물질을 포함하는 반도체 소자.
  10. 제 9항에 있어서,
    상기 제1 오프닝과 상기 제1 게이트 패턴 사이에 개재된 제1 게이트 절연 패턴; 및
    상기 제2 오프닝과 상기 제2 게이트 패턴 사이에 개재된 제2 게이트 절연 패턴을 더 포함하고,
    상기 제2 게이트 절연 패턴은 상기 제1 게이트 절연 패턴과 동일한 물질을 포함하는 반도체 소자.

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