TW201937675A - 接觸結構 - Google Patents

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戴賢明
黃健銘
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Abstract

本發明實施例公開一種接觸結構和半導體裝置以及其形成方法。所述接觸結構包含第一金屬層和第二金屬層。所述第一金屬層設置在第一介電層中。所述第二金屬層設置在第二介電層中並延伸到所述第一介電層中以電連接所述第一金屬層，其中所述第一金屬層和所述第二金屬層包含不同金屬。

Description

接觸結構
本發明實施例是有關於一種接觸結構。
半導體積體電路（IC）產業已經歷指數成長。IC材料以及設計的技術進展已生產數代IC，其中每一代具有比前一代小且更複雜的電路。在IC演進過程中，功能密度（即，每晶片區域互連裝置的數目）一般會增加，而幾何尺寸（即，可使用製造製程產生的最小元件（或線））會減小。此按比例縮小製程通常通過增加生產效率和降低相關聯成本來提供效益。
這類按比例縮小也增加了接觸電阻（例如閘極接觸電阻、源極接觸電阻與汲極接觸電阻）的變化。儘管現有場效電晶體以及形成場效電晶體的方法一般已足夠用於其預期目的，但是其並非在所有方面完全令人滿意。
根據本發明的實施例，一種接觸結構包含第一金屬層和第二金屬層。第一金屬層設置在第一介電層中。第二金屬層設置在第二介電層中並延伸到第一介電層中以電連接第一金屬層，其中第一金屬層和第二金屬層包含不同金屬。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例且不旨在執行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、從而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“位於...之下（beneath）”、“位於...下面（below）”、“下部的（lower）”、“位於...上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性描述語可同樣相應地執行解釋。
可以通過任何合適的方法對鰭片圖案化。例如，可使用一或多個微影製程（包含雙重圖案化製程或多重圖案化製程）對鰭片圖案化。一般來說，雙重圖案化或多重圖案化製程將微影製程與自對準製程進行組合，從而允許產生（例如）間距小於另外可以使用單一微影製程獲得的圖案的圖案。例如，在一個實施例中，犧牲層形成在基底上方，並使用微影製程來圖案化。使用自對準製程將間隙壁（spacer）形成在圖案化的犧牲層旁邊。接著移除所述犧牲層，並且接著可將剩餘的間隙壁用於對鰭片進行圖案化。
圖1A到圖1F是根據本發明的一些實施例的形成半導體裝置的各種階段下的橫截面視圖。圖2繪示說明根據本發明的一些實施例的形成半導體裝置的方法的流程圖。在一些實施例中，半導體裝置是場效電晶體，如鰭式場效電晶體（fin field effect transistor, FinFET）。FinFET是指任何基於鰭片的多閘極電晶體。在一些替代實施例中，場效電晶體可為平面金屬氧化物半導體場效電晶體（planar metal-oxide-semiconductor field effect transistor, MOSFET）。其它電晶體結構和類似結構，如全環閘（gate-all-around, GAA）場效電晶體或穿隧場效電晶體（tunneling field effect transistor, TFET），在本發明的預期範圍內。場效電晶體可以包含在微處理器、記憶體單元和/或其它積體電路（integrated circuit, IC）中。
另外，可進一步使用CMOS技術加工來處理圖1A到圖1F的半導體裝置。因此，應理解，額外製程可在圖2的方法之前、期間以及之後提供，且本文中僅可簡單地描述一些其它製程。並且，為了更好地理解本發明的概念而簡化圖1A到圖1F。舉例來說，儘管圖式繪示場效電晶體的互連結構，但應理解，所述場效電晶體可以是進一步包含多種其它裝置（例如電阻器、電容器、電感器、熔斷器等）的IC的一部分。
參考圖1A，提供基底100。在一些實施例中，基底100包含結晶矽基底（例如，晶圓）。取決於設計要求（例如，p型基底或n型基底），基底100可包含各種摻雜區。在一些實施例中，摻雜區可摻雜有p型摻雜劑及/或n型摻雜劑。例如，摻雜區可摻雜有p型摻雜劑，如硼或BF2 ；n型摻雜劑，如磷或砷；及/或其組合。摻雜區可經配置以用於n型FinFET、p型FinFET或其組合。在一些替代實施例中，基底100可由以下製成：一些其它合適的元素半導體，如金剛石或鍺；合適的化合物半導體，如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金半導體，如鍺化矽碳化物、砷化鎵磷化物或磷化銦鎵。
如圖1中所繪示，至少一個鰭片結構102形成在基底100上和/或基底100中。在一些實施例中，移除部分基底100以限定從基底100伸出的鰭片結構102。在一些實施例中，基底100和鰭片結構102一體形成，也就是說，在基底100與鰭片結構102之間不存在邊界。然而，用於製造鰭片結構102的其它技術是可能的。在一些實施例中，基底100和鰭片結構102由相同材料製成。
在一些實施例中，隔離結構（未繪示）形成於鰭片結構102（例如矽局部氧化（local oxidation silicon, LOCOS）或淺溝槽隔離（shallow trench isolation, STI）結構）之間。所述隔離結構配置成隔離兩個鰭片結構102。所述隔離結構可通過用介電材料填充鰭片結構102之間的溝槽形成。在一些實施例中，介電材料可包含氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃（fluoride-doped silicate glass, FSG）、旋塗式介電材料、低k介電材料、任何其它合適的介電材料或其組合。介電材料可通過高密度電漿化學氣相沉積（high-density-plasma chemical vapor deposition, HDP-CVD）、次大氣壓CVD（sub-atmospheric CVD, SACVD）或通過旋轉塗布形成。在一些實施例中，隔離結構可具有多層結構，例如用氮化矽或氧化矽填充的熱氧化物襯墊層。
在一些實施例中，鰭片結構102是主動區。在一些替代實施例，所述主動區可以形成於基底100中，且取決於本領域中已知的設計需求，包含各種摻雜配置。在一些替代實施例中，主動區可摻雜有p型及/或n型摻雜劑。例如，主動區可摻雜有p型摻雜劑，如硼或BF2 ；n型摻雜劑，如磷或砷；及/或其組合。主動區可配置成用於N型金屬氧化物半導體場效電晶體（被稱作NMOSFET），或替代地，配置成用於P型金屬氧化物半導體場效電晶體（被稱作PMOSFET）。
多個閘極結構110設置在鰭片結構102的一部分上並跨過所述鰭片結構102，如圖2A中所繪示。閘極結構110包含閘極介電層112、閘電極114以及間隙壁116。閘極介電層112設置在基底100與閘電極114之間。間隙壁116鄰近於閘電極114形成。閘電極114為單層結構或多層結構。在一些實施例中，閘電極114包含鈦（Ti）、鉭（Ta）、鎢（W）、鋁（Al）、鋯（Zr）、鉿（Hf）、鈦鋁（TiAl）、鉭鋁（TaAl）、鎢鋁（WAl）、鋯鋁（ZrAl）、鉿鋁（HfAl）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鎢矽（WSiN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鈦鋁（TiAlC）、碳化鉭鋁（TaAlC）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、任何其它合適的含金屬材料或其組合。在一些替代實施例中，閘電極114可進一步包含屏障層、功函數層、襯墊層、介面層、晶種層、黏附層等。在一些實施例中，間隙壁116的材料可為SiO2 、SiN、SiON、SiCN或其它合適材料。在一些替代實施例，另一間隙壁（未繪示）形成在間隙壁116周圍，並具有與間隙壁116不同的材料。
源極/汲極區118設置在鄰近於閘極結構110的鰭片結構102和/或基底100中。在一些實施例中，源極/汲極區118鄰近於間隙壁116的兩側設置，且矽化物（未繪示）選擇性地形成在源極/汲極區118的表面上。在一些實施例中，移除鰭片結構102的部分以使用微影製程和蝕刻製程形成凹槽。接著，源極/汲極區118可分別在所述凹槽中磊晶（epitaxially）生長。在一些實施例中，源極/汲極區118從凹槽伸出並具有高於鰭片結構102的上表面的上表面。在一些實施例中，源極/汲極區118（例如鍺化矽（SiGe））通過LPCVD製程磊晶生長，以形成p型FinFET（或PMOSFET）的源極/汲極區。在一些替代性實施例中，源極/汲極區118（例如碳化矽（SiC））通過LPCVD製程磊晶生長，以形成n型FinFET（或NMOSFET）的源極/汲極區。另外，儘管源極/汲極區118的形狀為矩形，但本發明不限於此。在一些替代實施例中，源極/汲極區118的形狀可為菱形或其它合適的形狀。
參考圖1B和圖2，在步驟210處，至少一個開口124形成在導電元件（例如閘極結構110和/或源極/汲極區118）上方的介電層122中。在一些實施例中，通過沉積製程（例如PVD或CVD或其它合適的製程）將介電層122形成在基底100上方，以覆蓋閘極結構110和源極/汲極區118。介電層122為單層結構或多層結構。介電層122的材料可為SiO2 、SiN、SiON、SiCN或其它合適材料。接著，移除部分介電層122以形成開口124，其分別暴露閘極結構110和源極/汲極區118的部分。可通過蝕刻製程（例如，乾式蝕刻製程或濕式蝕刻製程或其它合適的製程）移除部分介電層122。在一些替代實施例中，接觸蝕刻終止層（contact etch stop layer, CESL，未繪示）形成在介電層122、源極/汲極區118與閘極結構110的側壁之間。因此，源極/汲極區118上方的開口124可進一步形成在CESL中。此外，在一些實施例中，閘極結構110及源極/汲極區118上方的開口124的直徑相等，但本發明不限於此。換句話說，閘極結構110及源極/汲極區118上方的開口124的直徑可以是不同的。
參考圖1C、圖1D和圖2，在步驟220處，金屬層M1形成在介電層122中，其中開口124的頂部124a並未由金屬層M1填充。在一些實施例中，金屬層M1與導電元件（例如閘極結構110和/或源極/汲極區118）接觸並電連接到所述導電元件。在一些實施例中，如圖1C中所繪示，金屬材料126形成在介電層122上方以填充開口124。金屬材料126可為鈷（Co）、鎢（W）、銅（Cu）、鈦（Ti）、鉭（Ta）、鋁（Al）、鋯（Zr）、鉿（Hf）等或其它合適的金屬。在一些實施例中，金屬材料126可為鈷、鎢或銅。在一些實施例中，金屬材料126可以通過使用濺鍍、PVD、CVD、原子層沉積（atomic layer deposition, ALD）、任何其他合適的形成技術或其組合而形成。
接著，如圖1D中所繪示，移除金屬材料126中處於開口124之外及開口124的頂部124a中的部分，以便形成金屬層M1並在金屬層M1上暴露開口124的頂部124a。在一些實施例中，通過平坦化製程（如化學機械研磨（chemical mechanical polish, CMP）製程）來同時移除金屬材料126中處於開口124之外及開口124的頂部124a中的部分。在CMP製程期間，首先通過使用介電層122的頂表面作為終止層來移除金屬材料126中處於開口124之外的部分。因此，金屬材料126的頂表面實質上與介電層122的頂表面齊平。接著，繼續執行CMP製程，且因此，進一步移除金屬材料126中處於開口124的頂部124a中的部分，同時介電層122的頂表面仍是完整的。換句話說，通過增加CMP製程的處理時間，金屬材料126中處於開口124中的頂部可容易移除而無需額外製程。此外，金屬材料126中處於開口124中的頂部還可以通過調整用於CMP製程的漿料的組成來移除。在一些替代實施例，在移除在開口124之外的金屬材料126之後，可以通過額外蝕刻製程來移除金屬材料126中處於開口124的頂部124a中的部分。
在一些實施例中，金屬層M1設置在開口124的一部分中，也就是說，開口124並未由金屬層M1填充。金屬材料126的移除量可取決於臨界尺寸性能，如所測量的頂部臨界尺寸（measured critical dimension， TCD）與預定頂部臨界尺寸之間的差、所測量的底部臨界尺寸（bottom critical dimension, BCD）與預定底部臨界尺寸之間的差等等。在一些實施例中，金屬材料126的移除量在開口124中的完整金屬材料126中占不到30%，也就是說，金屬層M1的厚度不小於開口124的總深度的70%。然而，本發明並不限於此。在一些實施例中，金屬層M1的頂表面具有碟式凹陷，是因為金屬材料126中處於開口124的頂部124a中的部分通過CMP製程移除，但本發明不限於此。在一些替代實施例中，金屬層M1可具有實質上平坦的表面。另外，在一些實施例中，在閘極結構110及源極/汲極區118上方的金屬層M1的頂表面處於相同水平，但本發明不限於此。換句話說，閘極結構110及源極/汲極區118上方的金屬材料126的移除量可以是不同的。在一些替代實施例中，在移除金屬材料126中處於開口124之外的部分和/或金屬材料126中處於開口124的頂部124a中的部分之後，可以進一步移除在閘極結構110及源極/汲極區118上方的金屬材料126的各部分中的至少一個。因此，在閘極結構110及源極/汲極區118上方的金屬層M1的頂表面並不處於同一水平。
參考圖1E和圖2，在步驟230處，介電層128形成在介電層122上，且開口130形成在介電層128中以暴露開口124的頂部124a。舉例來說，在一些實施例中，介電層128與介電層122相接觸。在一些實施例中，介電層128的材料可與介電層122不同或相同。在一些實施例中，開口130的BCD可實質上等於開口124的TCD，且開口130的側壁與開口124的側壁實質上對準，但本發明不限於此。在一些替代實施例，開口130的BCD可與開口124的TCD不同。舉例來說，開口130的BCD可大於開口124的TCD，且因此開口130與開口124部分地交疊。
接著，在步驟240處，金屬層M2形成在介電層122中的開口124的頂部124a和介電層128的開口130中，且金屬層M2電連接到金屬層M1。在一些實施例中，金屬層M2設置在介電層128中並進一步延伸到介電層122中。類似地，金屬層M2形成在開口130的一部分中，且開口130的頂部130a並未由金屬層M2填充。在一些實施例中，金屬層M2與金屬層M1接觸並電連接到金屬層M1。金屬層M1與金屬層M2的介面低於介電層122與介電層128的介面。舉例來說，在一些實施例中，金屬層M2中處於開口124中的一部分的厚度小於開口124的總深度的30%。金屬層M2具有不同於金屬層M1的電阻。在一些實施例中，金屬層M2具有不同於金屬層M1的金屬。金屬層M2可為鈷、鎢、銅、鈦、鉭、鋁、鋯、鉿等或其它合適的金屬。在一些實施例中，金屬層M2可為鈷、鎢或銅。舉例來說，在實施例中，金屬層M1為鈷且金屬層M2為鎢。在一些實施例中，介電層128、開口130以及金屬層M2的形成方法類似於介電層122、開口124以及金屬層M1的形成方法，並因此在本文中省略所述細節。
參考圖1F及圖2，在步驟250處，金屬層M3形成在介電層128上的介電層132中並延伸到所述介電層128中。接著，導電元件136形成在金屬層M3上方，其中導電元件136與導電元件（如閘極結構110和/或源極/汲極區118）通過接觸結構CS電連接，所述接觸結構CS包含介電層122、介電層128以及介電層132中的金屬層M1、金屬層M2以及金屬層M3。在一些實施例中，介電層132形成在介電層128上，且開口134形成在介電層132中以暴露開口130的頂部130a。在一些實施例中，開口134包含開口134a（如通孔開口）和開口134a上的溝槽134b，且所述溝槽134b的直徑大於開口134a的直徑。開口134a的BCD可實質上等於開口130的TCD，且開口134a的側壁與開口130的側壁實質上對準，但本發明不限於此。在一些替代實施例，開口134a的BCD可與開口130的TCD不同。
接著，金屬材料（未繪示）形成在介電層132上方，以填充開口130的頂部130a和開口134，且接著移除金屬材料中處於開口134之外的部分。在一些實施例中，通過平坦化製程（如CMP製程）或蝕刻製程（如乾式蝕刻製程或濕式蝕刻製程）來移除金屬材料中處於開口130之外的部分。在一些實施例中，通過使用介電層132的頂表面作為終止層來移除金屬材料的部分，且因此金屬材料的頂表面實質上與介電層132的頂表面齊平。此後，金屬層M3形成在開口130的頂部130a和開口134a中，且導電元件136形成在溝槽134b中。在一些實施例中，金屬層M3具有與金屬層M2不同的電阻。在一些實施例中，金屬層M3具有與金屬層M2不同的金屬。金屬層M3可為鈷、鎢、銅、鈦、鉭、鋁、鋯、鉿等或其它合適的金屬。在一些實施例中，金屬層M3可為鈷、鎢或銅。舉例來說，在實施例中，金屬層M2為鎢且金屬層M3為銅。在一些實施例中，導電元件136為金屬線或其它合適的導電元件。舉例來說，在一些實施例中，金屬層M3和導電元件136通過雙鑲嵌製程同時形成，但本發明不限於此。在一些替代實施例中，金屬層M3和導電元件136可單獨形成。應注意，即使此實施例中公開了接觸結構CS包含三個金屬層M1、M2及M3，但金屬層的數量不限於三個，而是可以取決於產品需求為任何數量。在一些替代實施例，接觸結構CS可包含兩個金屬層或或大於三個金屬層。此外，在一些替代實施例中，接觸結構CS的金屬層M1可單獨形成並處於不同高度。類似地，金屬層M2或金屬層M3可單獨形成並處於不同高度。
此外，在一些實施例中，金屬層M2延伸到介電層122中，且金屬層M3延伸到介電層128中，但本發明不限於此。在一些替代實施例中，可僅有接觸結構的一個金屬層同時設置在兩個連續堆疊介電層中，也就是說，可僅有一個金屬層介面低於對應的介電層的介面。舉例來說，如圖3中所繪示，在一個接觸結構CS中，金屬層M2與金屬層M3的介面低於介電層128與介電層132的介面，但金屬層M1與金屬層M2的介面同介電層122與介電層128的介面實質上處於同一水平。換句話說，金屬層M2並未延伸到介電層122中。另外，在圖1F的接觸結構CS中，金屬層M1、金屬層M2以及金屬層M3的直徑相同，但本發明不限於此。舉例來說，在圖3中，介電層132中的金屬層M3的直徑與金屬層M2的直徑不同，且因此金屬層M3與金屬層M2部分地交疊。
圖4是繪示根據本發明的一些實施例的半導體裝置的示意性橫截面視圖。在圖4中，描述了類似於圖1F中所繪示的結構的半導體裝置，不同之處為屏障層形成在金屬層旁邊。參考圖4，接觸結構CS包含金屬層M1到金屬層M3和在金屬層M1到金屬層M3旁邊的屏障層B1到屏障層B3，且至少一個屏障層B2、B3形成於金屬層M1到金屬層M3之間。屏障層B2、屏障層B3設置於金屬層M1到金屬層M3的介面處，所述介面低於介電層122、介電層128以及介電層132的介面。在一些實施例中，屏障層B1、屏障層B2形成於金屬層M1到金屬層M3的整個介面處。在一些實施例中，屏障層B1設置在開口124的底部的側壁上，且金屬層M1形成在開口124的底部中。換句話說，開口124由金屬層M1和在所述金屬層M1旁邊的屏障層B1部分地填充，且開口124的頂部124a未被填充。在一些實施例中，屏障層B1的頂表面與金屬層M1的頂表面實質上共面。屏障層B2設置在開口124的頂部124a的側壁和開口130的底部的側壁以及金屬層M1的頂表面上，且金屬層M2形成在開口124的頂部124a和開口130的底部中。屏障層B3設置在開口130的頂部130a的側壁和開口134的開口134a及溝槽134b的側壁以及金屬層M2的頂表面上，且金屬層M3形成在開口134a中，並且導電元件136形成在溝槽134b中。
屏障層B1到屏障層B3和金屬層M1到金屬層M3通過以下步驟形成。在一些實施例中，屏障層B1的材料形成在開口124的側壁上，且形成金屬層M1的材料以填充開口124，且接著移除屏障層B1及金屬層M1中處於開口124之外及開口124的頂部124a中的材料，以便暴露開口124的頂部124a。接著，屏障層B2的材料形成在開口124的頂部124a的側壁和開口130的側壁以及金屬層M1的頂表面上，且形成金屬層M2的材料以填充開口124的頂部124a和開口130，且接著移除屏障層B2及金屬層M2中處於開口130之外及開口130的頂部130a中的材料，以便暴露開口130的頂部130a。接下來，屏障層B3的材料形成在開口130的頂部130a的側壁和開口134的側壁以及金屬層M2的頂表面上，且形成金屬層M3及導電元件136的材料以填充開口130的頂部130a和開口134，且接著移除在開口134之外的材料。
在一些實施例中，接觸結構包含至少兩個依序堆疊的金屬層，且介電層中的至少一個金屬層延伸到另一介電層以電連接另一金屬層。所述金屬層的電阻彼此不同，且因此，接觸結構的總電阻可通過根據需求控制金屬層的比率來調整。另外，接觸結構中的金屬層的比率可通過臨界尺寸性能適時確定，且因此，所述接觸結構可具有所需的及穩定的電阻。因此，補償因半導體裝置的按比例縮小引起的接觸電阻（如閘極接觸電阻、源極接觸電阻以及汲極接觸電阻）的變化。
根據本發明的一些實施例，接觸結構包含第一金屬層和第二金屬層。第一金屬層設置在第一介電層中。第二金屬層設置在第二介電層中並延伸到第一介電層中以電連接第一金屬層，其中第一金屬層和第二金屬層包含不同金屬。
根據本公開的一些實施例，所述第一金屬層與所述第二金屬層的介面低於所述第一介電層與所述第二介電層的介面。
根據本公開的一些實施例，所述第一金屬層與所述第二金屬層的介面具有碟式凹陷。
根據本公開的一些實施例，所述第一金屬層與所述第二金屬層接觸。
根據本公開的一些實施例，所述第一金屬層的電阻與所述第二金屬層的電阻不同。
根據本公開的一些實施例，所述第一金屬層及所述第二金屬層的所述金屬分別選自由鎢、銅以及鈷組成的群組。
根據本公開的一些實施例，其進一步包括設置在所述第一金屬層與所述第二金屬層之間的屏障層。
根據本發明的替代實施例，半導體裝置包含第一導電元件、第二導電元件以及接觸結構。接觸結構設置在第一導電元件與第二導電元件之間，並將第一導電元件與第二導電元件電連接。接觸結構包含處於第一介電層中的第一金屬層和部分地處於第一介電層中並部分地處於第一介電層上的第二介電層中的第二金屬層，其中第一金屬層的電阻不同於第二金屬層的電阻。
根據本公開的一些實施例，所述第一金屬層及所述第二金屬層的金屬分別選擇由鎢、銅以及鈷組成的群組。
根據本公開的一些實施例，所述第一導電元件包括閘極結構或源極/汲極區。
根據本公開的一些實施例，所述第二導電元件與所述第二金屬層一體形成。
根據本公開的一些實施例，其進一步包括處於第三介電層中的第三金屬層，其中所述第一金屬層設置在所述第二金屬層與所述第三金屬層之間，並進一步延伸到所述第三介電層中以電連接所述第三金屬層。
根據本公開的一些實施例，其進一步包括設置在所述第一金屬層與所述第二金屬層之間的屏障層。
根據本發明的替代實施例，形成半導體裝置的方法包含以下步驟。在第一導電元件上方的第一介電層中形成第一開口。在第一介電層中形成第一金屬層，其中第一開口的頂部並未由第一金屬層填充。在第一介電層上形成第二介電層，其中所述第二介電層具有第二開口以暴露第一開口的頂部。在第二開口和第一開口的頂部中形成第二金屬層。在第二金屬層上方形成第二導電元件，其中第一導電元件和第二導電元件通過包含第一金屬層和第二金屬層的接觸結構電連接。
根據本公開的一些實施例，所述第一金屬層及所述第二金屬層的材料分別選擇由鎢、銅以及鈷組成的群組。
根據本公開的一些實施例，形成所述第一金屬層包括：在所述第一介電層上方形成第一金屬材料以填充所述第一開口；移除所述第一金屬材料中處於所述第一開口之外的一部分；以及移除所述第一金屬材料中處於所述第一開口的所述頂部中的一部分。
根據本公開的一些實施例，同時移除所述第一金屬材料中處於所述第一開口之外的所述部分及處於所述第一開口的所述頂部中的所述部分。
根據本公開的一些實施例，通過平坦化製程同時移除所述第一金屬材料中處於所述第一開口之外的所述部分及處於所述第一開口的所述頂部中的所述部分。
根據本公開的一些實施例，所述第二金屬層與所述第二導電元件一體形成。
根據本公開的一些實施例，所述第二開口的頂部並未由所述第二金屬層填充，並且所述第二金屬層與所述第二導電元件之間的第三金屬層進一步形成在所述第二介電層上並填充所述第二開口的所述頂部。
前文概述若干實施方案的特徵使得本領域技術人員可以更好地理解本發明的各方面。本領域技術人員應瞭解，其可容易地使用本發明作為設計或修改用於執行本文所介紹的實施例的相同目的及/或實現相同優點的其它製程及結構的基礎。本領域技術人員還應認識到，此類等效構造並不脫離本發明的精神及範圍，且其可在不脫離本發明的精神和範圍的情況下在本文中進行各種改變、替代及更改。
100‧‧‧基底
102‧‧‧鰭片結構
110‧‧‧閘極結構
112‧‧‧閘極介電層
114‧‧‧閘電極
116‧‧‧間隙壁
118‧‧‧源極/汲極區
122、128、132‧‧‧介電層
124、130、134、134a‧‧‧開口
124a、130a‧‧‧頂部
126‧‧‧金屬材料
134b‧‧‧溝槽
136‧‧‧導電元件
CS‧‧‧接觸結構
M1、M2、M3‧‧‧金屬層
B1、B2、B3‧‧‧屏障層
210、220、230、240、250‧‧‧步驟
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A到圖1F是根據本發明的一些實施例的形成半導體裝置的各種階段下的橫截面視圖。 圖2繪示說明根據本發明的一些實施例的形成半導體裝置的方法的流程圖。 圖3是根據本發明的一些實施例的半導體裝置的橫截面視圖。 圖4是根據本發明的一些實施例的半導體裝置的橫截面視圖。

Claims (1)

  1. 一種接觸結構，包括： 第一金屬層，其設置在第一介電層中；及 第二金屬層，其設置在第二介電層中並延伸到所述第一介電層中以電連接所述第一金屬層，其中所述第一金屬層及所述第二金屬層包括不同金屬。
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