CN105845727A - 一种高耐压半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种高耐压半导体器件及其制造方法。本发明的半导体器件，包括第一掺杂类型的半导体衬底、位于所述半导体衬底内的第一掺杂类型的第一阱区与第二掺杂类型的第二阱区、位于所述第一阱区内的源极、位于所述第二阱区内的漏极、以及位于所述半导体衬底上的栅极结构，还包括位于所述第二阱区内的第一浅沟槽隔离部分和与所述第一浅沟槽隔离部分并列且间隔设置的第二浅沟槽隔离部分，其中，在所述第一浅沟槽隔离部分和所述第二浅沟槽隔离部分之间设置第一掺杂类型的耗尽区域。由此，本发明提供了一种具有较高的击穿电压的LDMOS及其制造方法。
Description
技术领域
本发明涉及半导体技术领域，特别地，涉及一种高耐压半导体器件及其制造方法。
背景技术
随着半导体行业的迅猛发展，PIC(Power Integrated Circuit，功率集成电路)不断在多个领域中使用，如电机控制、平板显示驱动控制、电脑外设的驱动控制等等，PIC电路中所使用的功率器件中，DMOS(Double Diffused MOSFET，双扩散金属氧化物半导体场效应管)具有工作电压高、工艺简单、易于同低压CMOS(Complementary MetalOxide Semiconductor，互补金属氧化物半导体)电路在工艺上兼容等特点而受到广泛关注。
DMOS主要有两种类型垂直双扩散金属氧化物半导体场效应管VDMOSFET(vertical double-diffused MOSFET，简称VDMOS)和横向双扩散金属氧化物半导体场效应LDMOSFET(lateraldouble-diffused MOSFET，简称LDMOS)。LDMOS由于更容易与CMOS工艺兼容而在业内被广泛地采用。
LDMOS(Laterally Diffused Metal Oxide Semiconductor；横向扩散金属氧化物半导体)作为功率器件的重要组成部件之一，具有广阔的应用前景。由于LDMOS器件通常用于功率电路，例如RF技术和功率MOSFET器件中，功率电路需要获得高压功率放大和较大的输出功率，因此LDMOS器件必须能承受较高的电压。随着LDMOS广泛应用于功率集成电路，对LDMOS器件的性能的要求也越来越高，要求较高的LDMOS器件的击穿电压，还可能要求增加阈值漂移等。总之，对具有更高的击穿电压的LDMOS器件的需求越来越迫切。现有的LDMOS器件很难满足具有较高击穿电压的要求。
现有技术的LDMOS如图1所示。其中，图1所示的LDMOS包括P型半导体衬底100、位于P型半导体衬底100内的P阱104和N阱105、位于P阱104内的源极101和体电极106、位于N阱内的漏极102以及位于P型半导体衬底100上的栅极结构103，该LDMOS晶体管还包括位于所述P阱104的浅沟槽隔离(STI)107和位于所述N阱105内的浅沟槽隔离(STI)延长部分108，浅沟槽隔离可以隔离P阱或N阱内的不同组件，提高LDMOS的性能。在图1所示的LDMOS中，当在漏极端加高压时，只在N阱105和P型半导体衬底100之间产生耗尽，即，只在N阱的下端产生耗尽层，因此耗尽是单向的，所以击穿电压(breakdown voltage；BV)不够高。
由此可见，现有技术中的LDMOS难以实现较高的击穿电压。因此，为解决上述技术问题，有必要提供一种具有较高的击穿电压的LDMOS及其制造方法。
发明内容
针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，该半导体器件可以具有较高的击穿电压。
根据本发明的一个方面，提供一种半导体器件，包括第一掺杂类型的半导体衬底、位于所述半导体衬底内的第一掺杂类型的第一阱区与第二掺杂类型的第二阱区、位于所述第一阱区内的源极、位于所述第二阱区内的漏极、以及位于所述半导体衬底上的栅极结构，还包括位于所述第二阱区内的第一浅沟槽隔离部分和与所述第一浅沟槽隔离部分并列且间隔设置的第二浅沟槽隔离部分，其中，在所述第一浅沟槽隔离部分和所述第二浅沟槽隔离部分之间设置第一掺杂类型的耗尽区域。
可选地，所述半导体器件是LDMOS，所述第一掺杂类型和所述第二掺杂类型分别为P型掺杂和N型掺杂，或者，所述第一掺杂类型和所述第二掺杂类型分别为N型掺杂和P型掺杂。
可选地，所述半导体器件还包括位于所述第一阱区内的第三浅沟槽隔离部分。
可选地，所述第一掺杂类型的耗尽区域包括轻掺杂的第一掺杂类型的下耗尽区域和重掺杂的第一掺杂类型的上耗尽区域。
可选地，所述半导体器件还包括位于所述第一阱区内的体电极。
根据本发明的另一方面，提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供第一掺杂类型的半导体衬底，在所述半导体衬底内形成位于拟形成的第二掺杂类型的第二阱区内的第一浅沟槽隔离部分和与所述第一浅沟槽隔离部分并列且间隔设置的第二浅沟槽隔离部分；
步骤S102：通过离子注入在所述半导体衬底内形成第一掺杂类型的第一阱区与第二掺杂类型的第二阱区，其中所述第二阱区包围所述第一浅沟槽隔离部分和所述第二浅沟槽隔离部分；
步骤S103：形成位于所述半导体衬底上的栅极结构；
步骤S104：通过离子注入形成位于所述第一阱区内的源极以及位于所述第二阱内的漏极；
步骤S105：通过离子注入形成设置在所述第一浅沟槽隔离部分和第二浅沟槽隔离部分之间的第一掺杂类型的耗尽区域。
可选地，所述半导体器件是LDMOS，所述第一掺杂类型和所述第二掺杂类型分别为P型掺杂和N型掺杂，或者，所述第一掺杂类型和所述第二掺杂类型分别为N型掺杂和P型掺杂。
可选地，所述步骤S101还包括形成位于所述第一阱区内的第三浅沟槽隔离部分的步骤。
可选地，在所述步骤S105中，形成所述第一掺杂类型的耗尽区域包括形成轻掺杂的第一掺杂类型的下耗尽区域和重掺杂的第一掺杂类型的上耗尽区域。
可选地，所述步骤S104还包括通过离子注入形成位于所述第一阱区内的体电极的步骤。
可选地，在所述步骤S105中，在同一离子注入工艺中形成位于所述第一阱区内的体电极以及形成轻掺杂的第一掺杂类型的下耗尽区域和重掺杂的第一掺杂类型的上耗尽区域。
根据本发明的另一方面，提供一种电子装置，包括上述半导体器件。
本发明的半导体器件，通过在漏极端注入离子，从而可以从N阱的上下两端产生耗尽，因此可以达到提高击穿电压的目的。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中的一种LDMOS的结构的剖视图；
图2A为本发明的实施例的半导体器件的剖视图；
图2B为本发明的实施例的半导体器件的耗尽层的剖视图；
图3A至图3E为本发明的实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图4为本发明的实施例的半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明的实施例提供一种半导体器件，该半导体器件本身可以为LDMOS，也可以为包括该LDMOS的其他器件。其中，图2A与图2B分别示出了本发明的实施例的半导体器件的剖视图以及本发明的实施例的半导体器件的耗尽层的剖视图。
图2A为本发明的实施例的半导体器件的剖视图。如图2A所示，本实施例的半导体器件包括半导体衬底200、位于半导体衬底200内的P阱204与N阱205、位于P阱204内的源极201和位于N阱205内的漏极202、和位于半导体衬底200上的栅极结构203，还包括位于N阱205内的第一浅沟槽隔离(STI)部分2081和与第一浅沟槽隔离部分2081并列且间隔设置的第二浅沟槽隔离(STI)部分2082，其中，在第一浅沟槽隔离部分2081和所述第二浅沟槽隔离部分2082之间设置P型掺杂的耗尽区域2083。通过该结构，当在漏极202端加高压时，可以从N阱205的上下两端产生耗尽，使得耗尽层的面积扩大，从而提高击穿电压。
在本实施例中，该半导体器件还包括位于P阱204内的体电极206。
在本实施例中，P型掺杂耗尽区域2083还可以包括P型轻掺杂的下耗尽区域2084和P型重掺杂的上耗尽区域2085。通过该结构，使得耗尽层的面积进一步扩大，击穿电压进一步提高，并且形成体电极206的步骤可以与形成轻掺杂的下区域2084和重掺杂的上区域2085的步骤在同一离子注入工艺中形成，这样，有利于简化半导体器件的制造工艺，降低制造成本。
在本实施例中，该半导体器件还可以包括位于P阱204内的第三浅沟槽隔离(STI)部分207。浅沟槽隔离部分的材料可以为氧化硅或其他合适的材料。浅沟槽隔离部分可以隔离P阱或N阱内的不同组件，提高LDMOS的晶体管性能。
需要解释的是，在本实施例中，P型衬底200可以为独立的衬底，也可为其他衬底(例如SOI衬底)的一部分。并且，本实施例的P型衬底200，也可以采用其他类型的衬底，例如N型衬底，此时各阱区以及其他组件也需要相应对掺杂类型进行调整，在此并不进行限定。此外，在本实施例中，“N型”是指掺杂有N型离子，“P型”是指掺杂有P型离子。
图2B为本发明的实施例的半导体器件的耗尽层的剖视图。在现有技术中，当在漏极端加高压时，在N阱和P型衬底之间形成耗尽层，该耗尽是单向的。而在本发明中，如图2B所示，当在漏极端加高压时，本发明的耗尽层存不仅存在于N阱和P型衬底之间，还存在于N阱和P型掺杂的耗尽区域之间。因此，本发明是从N阱的上下两端产生耗尽，使得耗尽层的面积扩大，从而提高了击穿电压。
简言之，本发明实施例的半导体器件，由于从N阱的上下两端产生耗尽，可以使得耗尽层的面积扩大，因而可以具有较高的击穿电压。
本发明的实施例提供一种半导体器件的制造方法，用于制造上述的半导体器件。其中，该半导体器件可以为LDMOS，也可以为包括该LDMOS的其他器件。
下面，参照图3A至图3E和图4来描述本发明实施例提出的半导体器件的制造方法。其中，图3A至图3E为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明实施例的半导体器件的制造方法的一种流程图。
本发明的实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供半导体衬底200，在半导体衬底200内形成第一浅沟槽隔离(STI)部分2081和第二浅沟槽隔离(STI)部分2082，第二浅沟槽隔离(STI)部分2082与第一浅沟槽隔离(STI)部分2081并列且间隔设置，如图3A所示。
其中，第一浅沟槽隔离(STI)部分2081和第二浅沟槽隔离(STI)部分2082的位置位于拟形成的N阱内。
此外，在本步骤中，还可以一并形成位于拟形成的P阱内的第三浅沟槽隔离(STI)部分207，如图3A所示。
浅沟槽隔离部分的材料可以为氧化硅或其他合适的材料。
示例性地，步骤A1包括如下步骤：
步骤A11：通过刻蚀在半导体衬底200内形成沟槽；
步骤A12：在沟槽内填充介电材料；
步骤A13：通过CMP去除多余的介电材料，以形成浅沟槽隔离部分。
步骤A2：通过离子注入在半导体衬底200内形成P阱204与N阱205，其中第一浅沟槽隔离部分2081和第二浅沟槽隔离部分2082位于N阱205内，即，N阱205包围第一浅沟槽隔离部分2081和第二浅沟槽隔离部分2082。
经过步骤A2，形成的结构如图3B所示。
其中，P阱204与N阱205分别用于容置LDMOS的源极和漏极，P阱204与N阱205通常并列设置。在本步骤中，可以先形成P阱204再形成N阱205，也可先形成N阱205再形成P阱204。进行离子注入时所采用的离子可以根据实际需要进行选择，在此并不进行限定。
如果步骤A1中形成了第三浅沟槽隔离部分207，那么，本步骤形成的P阱204包围第三浅沟槽隔离部分207，即，第三浅沟槽隔离部分207位于P阱204内。
步骤A3：形成位于所述半导体衬底上的栅极结构203。如图3C所示。其中，栅极结构203包括栅极2033、位于栅极2033下方的栅极介电层2031以及栅极侧壁2032
示例性地，步骤A3包括如下步骤：
步骤A31：形成位于所述半导体衬底上的栅极介电层2031；
步骤A32：形成位于所述栅极介电层2031上方的栅极2033。
其中，形成栅极介电层2031的方法，可以为现有技术中的各种可行的方法，例如沉积介电材料并进行刻蚀等。栅极介电层2031的材料可以为氧化硅等。
其中，形成栅极2033的方法，可以采用现有技术中的各种可行的方法，例如沉积多晶硅并进行刻蚀等。栅极2033的材料可以为多晶硅或金属。
在本步骤中，在形成栅极2033之后还可以包括形成栅极侧壁2032的步骤，形成的栅极侧壁2032的结构如图3C所示。栅极侧壁2032可以采用现有技术中的各种可行的材料，例如氧化硅等。示例性地，栅极介电层2031的材料与浅沟槽隔离部分的材料相同，且均为氧化硅。
步骤A4：通过离子注入形成位于P阱204内的源极201以及位于N阱205内的漏极202，如图3D所示。
示例性地，该离子注入所注入的离子为N+离子。
在本步骤中，还可以通过离子注入形成位于P阱204内的体电极206。其中，体电极206和源极201由第三浅沟槽隔离部分207隔离。示例性地，在形成体电极206时所注入的离子可以为P+离子。
在本实施例中，离子注入所采用的离子类型可以根据实际需要进行选择，在此并不进行限定。并且，源极201与漏极202可以在同一离子注入工艺中形成。形成源极201与漏极202的离子注入工艺，可以位于形成体电极206的离子注入工艺之前或之后，在此亦不进行限定。
步骤A5：通过离子注入形成设置在所述第一浅沟槽隔离部分2081和第二浅沟槽隔离部分2082之间的P型掺杂的耗尽区域，如图3E所示。
示例性地，该离子注入所注入的离子为P型离子，在本实施例中，离子注入所采用的离子类型可以根据实际需要进行选择，在此并不进行限定。
在本实施例中，形成P型掺杂的耗尽区域2083还可以包括形成P型轻掺杂的下耗尽区域2084和P型重掺杂的上耗尽区域2085。形成体电极206的步骤也可以与形成轻掺杂的下耗尽区域2084和重掺杂的上耗尽区域2085的步骤在同一离子注入工艺中形成，这样，有利于简化半导体器件的制造工艺，降低制造成本。
至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍。在步骤A5之后还可以包括其他步骤，在此并不进行限定。需要解释的是，在本实施例中，P型衬底200可以为独立的衬底，也可为其他衬底(例如SOI衬底)的一部分。并且，本实施例的P型衬底200，也可以采用其他类型的衬底，例如N型衬底，此时各阱区以及其他组件也需要相应对掺杂类型进行调整，在此并不进行限定。此外，在本实施例中，“N型”是指掺杂有N型离子，“P型”是指掺杂有P型离子。
本发明实施例的半导体器件的制造方法，通过离子注入形成设置在所述第一浅沟槽隔离部分2081和第二浅沟槽隔离部分2082之间的P型掺杂的耗尽区域，使得当在漏极端加高压时，本发明的耗尽层不仅存在于N阱和P型衬底之间，还存在于N阱和P型掺杂的耗尽区域2083之间。也就是说，根据本实施例的方法所制得的半导体器件，由于从N阱205的上下两端产生耗尽，使得耗尽层的面积扩大，可以具有较高的击穿电压。
根据TCAD仿真结果，本发明的LDMOS的击穿电压大于13.1V，而常规LDMOS的击穿电压大于11.4V。由此可见，本发明的LDMOS的击穿电压比常规LDMOS的击穿电压提高了15％。
图4示出了本发明的实施例的半导体器件的制造方法的流程图，用于简要示出上述方法的典型流程。具体包括：
步骤S101：提供第一掺杂类型的半导体衬底，在所述半导体衬底内形成位于拟形成的第二掺杂类型的第二阱区内的第一浅沟槽隔离部分和与所述第一浅沟槽隔离部分并列且间隔设置的第二浅沟槽隔离部分；
步骤S102：通过离子注入在所述半导体衬底内形成第一掺杂类型的第一阱区与第二掺杂类型的第二阱区，其中所述第二阱区包围所述第一浅沟槽隔离部分和所述第二浅沟槽隔离部分；
步骤S103：形成位于所述半导体衬底上的栅极结构；
步骤S104：通过离子注入形成位于所述第一阱区内的源极以及位于所述第二阱内的漏极；
步骤S105：通过离子注入形成设置在所述第一浅沟槽隔离部分和第二浅沟槽隔离部分之间的第一掺杂类型的耗尽区域。
本发明的实施例提供一种电子装置，包括上述的半导体器件。
本发明的实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括上述半导体器件的中间产品。
本发明的实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种半导体器件，包括第一掺杂类型的半导体衬底、位于所述半导体衬底内的第一掺杂类型的第一阱区与第二掺杂类型的第二阱区、位于所述第一阱区内的源极、位于所述第二阱区内的漏极、以及位于所述半导体衬底上的栅极结构，还包括位于所述第二阱区内的第一浅沟槽隔离部分和与所述第一浅沟槽隔离部分并列且间隔设置的第二浅沟槽隔离部分，其特征在于，在所述第一浅沟槽隔离部分和所述第二浅沟槽隔离部分之间设置第一掺杂类型的耗尽区域。
2.如权利要求1所述的半导体器件，其特征在于，所述半导体器件是LDMOS，所述第一掺杂类型和所述第二掺杂类型分别为P型掺杂和N型掺杂，或者，所述第一掺杂类型和所述第二掺杂类型分别为N型掺杂和P型掺杂。
3.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述第一阱区内的第三浅沟槽隔离部分。
4.如权利要求1所述的半导体器件，其特征在于，所述第一掺杂类型的耗尽区域包括轻掺杂的第一掺杂类型的下耗尽区域和重掺杂的第一掺杂类型的上耗尽区域。
5.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述第一阱区内的体电极。
6.一种半导体器件的制造方法，所述方法包括：
步骤S101：提供第一掺杂类型的半导体衬底，在所述半导体衬底内形成位于拟形成的第二掺杂类型的第二阱区内的第一浅沟槽隔离部分和与所述第一浅沟槽隔离部分并列且间隔设置的第二浅沟槽隔离部分；
步骤S102：通过离子注入在所述半导体衬底内形成第一掺杂类型的第一阱区与第二掺杂类型的第二阱区，其中所述第二阱区包围所述第一浅沟槽隔离部分和所述第二浅沟槽隔离部分；
步骤S103：形成位于所述半导体衬底上的栅极结构；
步骤S104：通过离子注入形成位于所述第一阱区内的源极以及位于所述第二阱内的漏极；
步骤S105：通过离子注入形成设置在所述第一浅沟槽隔离部分和第二浅沟槽隔离部分之间的第一掺杂类型的耗尽区域。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述半导体器件是LDMOS，所述第一掺杂类型和所述第二掺杂类型分别为P型掺杂和N型掺杂，或者，所述第一掺杂类型和所述第二掺杂类型分别为N型掺杂和P型掺杂。
8.如权利要求6所述的半导体器件的制造方法，其特征在于，所述步骤S101还包括形成位于所述第一阱区内的第三浅沟槽隔离部分的步骤。
9.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，形成所述第一掺杂类型的耗尽区域包括形成轻掺杂的第一掺杂类型的下耗尽区域和重掺杂的第一掺杂类型的上耗尽区域。
10.如权利要求6所述的半导体器件的制造方法，其特征在于，所述步骤S104还包括通过离子注入形成位于所述第一阱区内的体电极的步骤。
11.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，在同一离子注入工艺中形成位于所述第一阱区内的体电极以及形成轻掺杂的第一掺杂类型的下耗尽区域和重掺杂的第一掺杂类型的上耗尽区域。
12.一种电子装置，包括权利要求1-5之一所述的半导体器件。
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